CN101299437A - 场效应晶体管 - Google Patents

场效应晶体管 Download PDF

Info

Publication number
CN101299437A
CN101299437A CNA2008100925007A CN200810092500A CN101299437A CN 101299437 A CN101299437 A CN 101299437A CN A2008100925007 A CNA2008100925007 A CN A2008100925007A CN 200810092500 A CN200810092500 A CN 200810092500A CN 101299437 A CN101299437 A CN 101299437A
Authority
CN
China
Prior art keywords
electrode
field
effect transistor
field plate
interlayer dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2008100925007A
Other languages
English (en)
Inventor
星真一
伊藤正纪
大来英之
丸井俊治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Publication of CN101299437A publication Critical patent/CN101299437A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种能够提高高频增益特性的场效应晶体管。该场效应晶体管包括：形成于基板(10)上的有源层；在有源层上分开形成的源极电极(1)和漏极电极(3)；形成于源极电极(1)与漏极电极(3)之间的栅极电极(2)；形成于有源层上的第1层间膜(21)；第1FP电极(5)，其与栅极电极(2)连接，设置在栅极电极(2)与漏极电极(3)之间的区域中的第1层间膜(21)上；形成于第1层间绝缘膜(21)上的第2层间膜(22)；以及第2FP电极(6)，其与源极电极(1)连接，设置在第1FP电极(5)与漏极电极(3)之间的区域中的第2层间绝缘膜(22)上。

Description

场效应晶体管
技术领域
本发明涉及具有场板(field plate)电极的场效应晶体管。
背景技术
在场效应晶体管(FET：Field effect transistor)中的高输出功率FET中，漏极端子被施加高电压，所以一般要求降低栅极/漏极之间的栅极泄漏电流、或者提高栅极耐压。以往，作为应对这些要求的技术，公开了在栅极电极和漏极电极之间设置电场控制电极的方案(例如参照专利文献1)，以及栅极电极形成为在第1层间绝缘膜上向漏极侧延伸成屋檐状的场板(FP)电极结构(FP电极结构)(例如参照专利文献2)等的方案，由此缓和栅极/漏极之间的电场集中。
并且，公开了以下方案(例如参照非专利文献1、非专利文献2)，如果在第2层间绝缘膜上还设置一个与源极电极连接的场板电极(以下也称为“SFP电极”)，则相比上述FP电极结构，栅极/漏极之间的电场集中得到进一步缓和，根据这种SFP电极效应，相比以往的FP电极结构，动作电压增大，输出功率密度提高。
另外，还公开了通过设置上述SFP电极，降低栅极/漏极之间的寄生电容(Cgd)，提高高频增益特性的方案(例如参照非专利文献1)。
专利文献1日本特开2004-214471号公报
专利文献2日本特开2004-200248号公报
非专利文献1R.Therrien et al.，“A 36mm GaN-on-Si HFET Producing368W at 60V with 70％Drain Efficiency”IEDM 2005 Tech.Digest 23.1
非专利文献2Y.Nanishi et al.，“Development of AlGaN/GaN HighPower and High Frequency HFETs under NEDO’s Japanese National Project”CS MANTECH Conference，April 24-27，2006 pp.45-48
如上所述，以往具有SFP电极的场效应晶体管可以缓和栅极/漏极之间的电场集中，提高输出功率密度。另外，在上述非专利文献1中也记载到通过设置SFP电极，栅极/漏极之间的寄生电容(Cgd)降低，所以高频增益特性提高。关于这一点，在发明人的测试中，Cgd大约降低一半，高频增益提高了3dB。
但是，以往的场效应晶体管的SFP电极隔着第2层间绝缘膜设置在栅极电极和FP电极的上部。该SFP电极与源极电极连接，所以和与栅极电极连接的FP电极只能依靠第2层间绝缘膜厚来分离，存在FET的栅极/源极之间的电容(Cgs)增大，FET的高频增益特性下降的问题。因此，需要能够减小栅极/源极之间的电容(Cgs)，并能够提高高频增益特性的场效应晶体管。
发明内容
本发明的场效应晶体管具有：形成于半导体基板上的有源层；在所述有源层上分开形成的源极电极和漏极电极；形成于所述源极电极与所述漏极电极之间的栅极电极；形成于所述有源层上的第1层间绝缘膜；第1场板电极，其与所述栅极电极连接，设置在所述栅极电极与所述漏极电极之间的区域中的所述第1层间绝缘膜上；形成于所述第1层间绝缘膜上的第2层间绝缘膜；以及第2场板电极，其与所述源极电极连接，设置在所述第1场板电极与所述漏极电极之间的区域中的所述第2层间绝缘膜上。
本发明通过在第1场板电极与漏极电极之间的区域中，设置设于第2层间绝缘膜上的第2场板电极，由此可以减小栅极/源极电极之间的电容(Cgs)，可以提高高频增益特性。
附图说明
图1是表示实施方式1的场效应晶体管的结构的剖视图。
图2是说明实施方式1的场效应晶体管的结构的俯视图。
图3是表示实施方式1的SFP异层效果的图。
图4是表示实施方式1的SiN厚度效果的图。
图5是表示实施方式1的SFP效果的图。
图6是表示实施方式1的相对SFP间隔的截止频率特性的图。
图7是表示实施方式2的场效应晶体管的结构的剖视图。
图8是表示实施方式3的场效应晶体管的结构的剖视图。
图9是说明实施方式3的场效应晶体管的结构的俯视图。
图10是表示实施方式4的场效应晶体管的结构的剖视图。
具体实施方式
实施方式1
以下，参照附图说明本发明的实施方式的场效应晶体管的结构。另外，对于各个结构要素的形状、大小和配置关系，各幅附图只不过概略示出到能够理解本发明的程度。并且，以下说明了本发明的优选结构示例，但各个结构要素的材质和数值条件等只不过是优选示例。因此，本发明不限于以下任一实施方式。
关于本实施方式1的场效应晶体管，对有源层由AlGaN/GaN的异质结构构成的高电子迁移率晶体管(HEMT：High Electron MobilityTransistor，以下称为“GaN-HEMT”)的结构进行说明。另外，本发明不限于此，可以是有源层由GaAs构成的GaAs场效应晶体管，也可以使用其他材质。并且，还可以是MIS型或MOS型的场效应晶体管。
图1是表示实施方式1的场效应晶体管的结构的剖视图。在图1中，实施方式1的场效应晶体管具有源极电极1、栅极电极2、漏极电极3、作为第1场板电极的第1FP电极5、作为SFP电极的第2场板电极即第2FP电极6、基板10、缓冲层11、GaN沟道12、AlGaN电子提供层13、作为第1层间绝缘膜的第1层间膜21、和作为第2层间绝缘膜的第2层间膜22。
基板10由半绝缘性SiC晶体构成，在该基板10的主面上形成有缓冲层11。缓冲层11例如由AlN构成，例如采用MOCVD(metal organicchemical vapor deposition，金属有机物化学气相沉积)法形成为对应于设计的任意合适厚度。GaN沟道12由非掺杂GaN构成，例如采用MOCVD法在缓冲层11上形成为对应于设计的任意合适厚度。AlGaN电子提供层13由非掺杂AlGaN构成，例如采用MOCVD法生长于GaN沟道12上。由GaN沟道12和AlGaN电子提供层13形成有源层。
在GaN沟道12和AlGaN电子提供层13的异质界面处，由于晶格排列不整齐而产生的压电效应，在异质界面附近的GaN沟道12上感应蓄积电子，由该电子形成二维电子层。并且，在AlGaN电子提供层13上互相分开地设有与AlGaN电子提供层13欧姆接触的源极电极1和漏极电极3。并且，在源极电极1和漏极电极3之间设有与源极电极1和漏极电极3相分离、而与AlGaN电子提供层13肖特基接触的栅极电极2。栅极电极2与在漏极电极3侧伸出为屋檐状的第1FP电极5形成为一体。AlGaN电子提供层13的表面例如被由SiN构成的第1层间膜21覆盖，该第1层间膜21设置在第1FP电极5的正下方。
在第1层间膜21的上层形成有例如由SiN构成的第2层间膜22，利用该第2层间膜22覆盖源极电极1、栅极电极2、第1FP电极5和漏极电极3。另外，在第2层间膜22上的第1FP电极5和漏极电极3之间的区域中，与源极电极1连接的第2FP电极6被设置成为不与第1FP电极5和漏极电极3重叠(不覆盖第1FP电极5和漏极电极3)。
图2是说明实施方式1的场效应晶体管的结构的俯视图。如图2所示，第2FP电极6绕入栅极电极2和第1FP电极5的前端，并通过布线层与源极电极1连接。另外，上述图1表示图2中的a-a’剖面。
在这样构成的本实施方式中，通过将第2FP电极6设置在远离栅极电极2和第1FP电极5的栅极/漏极电极之间，可以缓和栅极/漏极电极之间的电场集中，降低第2FP电极6导致的栅极/源极之间的电容(Cgs)。下面，具体叙述发挥这种效果的本实施方式的各个构成部分的器件尺寸。另外，在以下的说明中，所说电极之间的距离是指从与基板10的表面平行的方向(相对基板表面的水平方向)、即上表面观察时的距离。
再返回图1，第2FP电极6被配置为使该第2FP电极6的电极端与第1FP电极5的电极端之间的距离(以下称为“SFP间隔”)为至少大于0μm的距离。即，第2FP电极6不与第1FP电极5重叠(不覆盖第1FP电极5)很重要。另外，优选该SFP间隔在2.0μm以下。优选2.0μm以下的理由在于，没有第1FP电极5和第2FP电极6的FET的截止频率为12GHz，所以即使增大SFP间隔也不会达到12GHz以上。
该SFP间隔受到栅极/漏极电极之间的距离(Lgd)的制约。即，优选第2FP电极6的漏极电极3侧的电极端与漏极电极3的电极端之间的距离在2.0μm以上。这是因为由于第2FP电极6与源极电极1连接，如果过度接近漏极电极3，绝缘将会被源极/漏极之间的电场破坏。
如上所述，第2FP电极6被配置成为在与基板表面垂直的方向，不与和该电极不同的电极连接的第1FP电极5重叠。下面，说明第2FP电极6相对垂直方向的配置。
首先，说明第2FP电极6的异层效果。
如上所述，隔着第2层间膜22，第2FP电极6与第1FP电极5成为不同的层。这是为了防止由于第1FP电极5(栅极连接)和第2FP电极6(源极连接)电位不同，通过第2层间膜22短路。并且由于，与处于同层的情况相比，第2FP电极6处于第2层间膜22上更加缓和电场集中。根据图3说明这样将第2FP电极6配置在与第1FP电极5不同的层上时的异层效果。
图3是表示实施方式1的SFP异层效果的图。并且，图3(a-1)是表示将第2FP电极6(SFP)配置在与第1FP电极5相同的层上时的电位分布计算结果的图，图3(a-2)是表示将第2FP电极6(SFP)配置在与第1FP电极5不同的层上时的电位分布计算结果的图，图3(b-1)是表示将第2FP电极6(SFP)配置在与第1FP电极5相同的层上时、距表面25nm处的区域的电场强度分布的图，图3(b-2)是表示将第2FP电极6(SFP)配置在与第1FP电极5不同的层上时、距表面25nm处的区域的电场强度分布的图。
另外，在图3中，设Vds＝100V、Vg＝0V，表面(depth＝0)为AlGaN电子提供层13的上表面。并且，在图3(a-1)和图3(a-2)中，利用等电位线(10V间隔)表示有源层(图中的depth＞0)的电位分布，等电位线密集的区域表示电场集中区域。并且，在图3(b-1)和图3(b-2)中利用虚线表示电场强度为106V/cm的线。
如图3所示，相比于将第2FP电极6(SFP)配置在与第1FP电极5相同的层上的情况，通过将第2FP电极6配置在与第1FP电极5不同的层、即第2层间膜22上，从而最大电场强度降低，可以减轻栅极/漏极之间的电场集中。
下面，说明基于第2层间膜22的厚度的电场集中缓和效果。
根据上述说明，第2层间膜22的厚度也作为电场集中缓和效果的参数。在模拟计算中，第2层间膜22的厚度换算为SiN时在100nm～400nm时有效。如果过薄，则异层效果消失，不能缓和电场集中，而如果过厚，则基于第2层间膜22的厚度的电场集中缓和效果被淡化。另外，换算为SiN时设为100nm以上的是实效值。换算为SiN时设为400nm以下的使用基于模拟计算的值。
根据图4说明这种基于第2层间膜22的厚度的电场集中缓和效果(SiN厚度效果)。
图4是表示实施方式1的SiN厚度效果的图。并且，图4(a-1)是表示将第2层间膜22换算为SiN时的厚度设为400nm时的电位分布计算结果的图，图4(a-2)是表示将第2层间膜22换算为SiN时的厚度设为200nm时的电位分布计算结果的图，图4(b-1)是表示将第2层间膜22换算为SiN时的厚度设为400nm时、距表面25nm处的区域的电场强度分布的图，图4(b-2)是表示表示将第2层间膜22换算为SiN时的厚度设为200nm时、距表面25nm处的区域的电场强度分布的图。
另外，在图4中，设Vds＝100V、Vg＝0V，表面(depth＝0)为AlGaN电子提供层13的上表面。并且，在图4(a-1)和图4(a-2)中，利用等电位线(10V间隔)表示有源层(图中的depth＞0)的电位分布，等电位线密集的区域表示电场集中区域。并且，在图4(b-1)和图4(b-2)中利用虚线表示电场强度为106V/cm的线。
如图4所示，在把第2层间膜22换算为SiN时的厚度设为400nm时，也能够确认到电场集中的缓和效果，与把第2层间膜22换算为SiN时的厚度设为200nm时相比，该效果下降。相比于这样把第2层间膜22换算为SiN时的厚度设为400nm时的情况，把第2层间膜22换算为SiN时的厚度设为200nm，从而最大电场强度降低，可以减轻栅极/漏极之间的电场集中。
鉴于以上情况，作为FET尺寸的合适器件尺寸的一个示例，在本实施方式1中设为以下器件尺寸。
源极/栅极电极间距离(Lsg)：1.5μm
栅极电极长度(Lg)：0.7μm
第1FP电极长度(屋檐部分)：0.9μm
SFP间隔长度：1.0μm
第2FP电极长度：1.0μm
源极/漏极电极间距离(Lgd)：4.9μm
第2FP/漏极电极间距离：2.0μm
第1层间膜厚度：100nm(换算为SiN)
第2层间膜厚度：200nm(换算为SiN)
根据图5说明这种器件尺寸中基于第2FP电极6的电场集中缓和效果(SFP效果)。
图5是表示实施方式1的SFP效果的图。并且，图5(a-1)是表示不设置第2FP电极6(SFP)时的电位分布计算结果的图，图5(a-2)是表示设置第2FP电极6(SFP)时的电位分布计算结果的图，图5(b-1)是表示不设置第2FP电极6(SFP)时、距表面25nm处的区域的电场强度分布的图，图5(b-2)是表示设置第2FP电极6(SFP)时、距表面25nm处的区域的电场强度分布的图。
另外，在图5中，设Vds＝100V、Vg＝0V，表面(depth＝0)为AlGaN电子提供层13的上表面。并且，在图5(a-1)和图5(a-2)中，利用等电位线(10V间隔)表示有源层(图中的depth＞0)的电位分布，等电位线密集的区域表示电场集中区域。并且，在图5(b-1)和图5(b-2)中利用虚线表示电场强度为106V/cm的线。
如图5所示，相比于不设置第2FP电极6(SFP)的情况，通过设置第2FP电极6(SFP)，从而最大电场强度降低，可以减轻栅极/漏极之间的电场集中。
下面，根据图6说明上述结构中关于第2FP电极6的SFP间隔的截止频率特性。
图6是表示实施方式1的关于SFP间隔的截止频率特性的图。另外，在图6中，SFP间隔的负区域表示第1FP电极5和第2FP电极6重叠(覆盖)，SFP间隔的正区域表示第1FP电极5和第2FP电极6不重叠(不覆盖)。
如图6所示，对本实施方式1所示尺寸的GaN-FET的截止频率(Ft)进行测定的结果为，截止频率(Ft)是9.5GHz。另外，作为测定条件，GaN-FET的连接是共用源极，电源电压(Vdd)是10V。并且，该GaN-FET的栅极宽度(Wg)是100μm(电极指长度50μm)。
如图6所示可知，以往结构的截止频率(Ft)是7.9GHz，通过增加SFP间隔距离，FET的截止频率增加。这样，通过把第2FP电极6配置成为不与第1FP电极5重叠(覆盖)，从而截止频率特性(Ft)提高。
另外，通过实验得知，当第2FP电极6与栅极电极2连接时，将不能提高在不降低寄生电容(Cgd)的情况下进行高频动作时的功率增益。
在以上所述的本实施方式1中，第2FP电极6被配置成为不重叠(不覆盖)在栅极电极2和第1FP电极5上，第1FP电极5与栅极连接，第2FP电极6与源极连接，隔着第2层间膜22，第2FP电极6成为与栅极电极2和第1FP电极5不同的层，此时的第2层间膜22的厚度优选100nm～400nm，当第1FP电极5和第2FP电极6之间的距离至少在100nm以上时，可以缓和栅极/漏极之间的电场集中，可以降低第2FP电极6导致的栅极/源极之间的电容(Cgs)，可以提高FET的高频增益特性。由此，与现有技术的高输出功率元件相比，可以提供高频特性良好的场效应晶体管。
实施方式2
在上述实施方式1中说明了第1FP电极5与栅极电极2形成为一体的情况，但在本实施方式2中，示出第1FP电极5通过FET外部的布线与栅极电极2连接的示例。
图7是表示实施方式2的场效应晶体管的结构的剖视图。如图7所示，本实施方式2的第1FP电极5与栅极电极2分开独立形成，通过布线层与栅极电极2连接。该第1FP电极5被设置在栅极电极2与漏极电极3之间的区域中的第1层间膜21上。并且，第2FP电极6与上述实施方式1相同，设置在第1FP电极5与漏极电极3之间的区域中。其他结构及器件尺寸与上述实施方式1相同。
根据这种结构，可以获得与上述实施方式1的GaN-FET相同的截止频率(Ft)，可以发挥与上述实施方式1相同的效果。即，只要栅极电极2和第1FP电极5是相同电位的电极，则可以获得与实施方式1相同的效果。
实施方式3
在上述实施方式1中说明了第1FP电极5与栅极电极2形成为一体的情况，但在本实施方式3中，示出第1FP电极5被栅极电极2覆盖并连接的示例。
图8是表示实施方式3的场效应晶体管的结构的剖视图。图9是说明实施方式3的场效应晶体管的结构的俯视图。另外，图9表示图8中的a-a’剖面。在图8和图9中，本实施方式3的第1FP电极5由与栅极电极2不同种类的金属形成。例如栅极电极2使用Ni/Au，第1FP电极5使用Ti/Pt/Au。并且，该第1FP电极5被栅极电极2覆盖并连接。另外如图所示，第1FP电极5被设置在栅极电极2与漏极电极3之间的区域中的第1层间膜21上。并且，第2FP电极6与上述实施方式1相同，设置在第1FP电极5与漏极电极3之间的区域中。其他结构及器件尺寸与上述实施方式1相同。
通常，在GaN-HEMT中，栅极电极2(肖特基栅极电极)使用Ni/Au。该Ni/Au金属在第1层间膜21上的紧密粘接性较差，所以不像上述实施方式1那样一体形成栅极电极2和第1FP电极5，而是像本实施方式3这样，第1FP电极5使用Ti/Pt/Au，由此可以提高在第1层间膜21上的紧密粘接性。
根据这种结构，也可以获得与上述实施方式1的GaN-FET相同的截止频率(Ft)，可以发挥与上述实施方式1相同的效果。
实施方式4
在上述实施方式1～3中，作为与源极电极1连接的场板，只使用了第2FP电极6，但在本实施方式4中说明的结构中，除第2FP电极6外，还分别隔着绝缘层间膜设置同样源极连接的第3FP电极8、第4FP电极9(以下将第1～第4FP电极统称为“各个FP电极”)，进一步缓和电场集中，可以实现高电压动作。
图10是表示实施方式4的场效应晶体管的结构的剖视图。如图10所示，除上述实施方式1～3所示的结构外，还具有作为第3层间绝缘膜的第3层间膜23、作为第3场板电极的第3FP电极8、作为第4层间绝缘膜的第4层间膜24和作为第4场板电极的第4FP电极9。
第3层间膜例如由SiN构成，形成于第2层间膜22的上层。第2FP电极6被该第3层间膜23覆盖，在第3层间膜23上的第2FP电极6和漏极电极3之间的区域中，与源极电极1连接的第3FP电极8被设置成为不与第2FP电极6和漏极电极3重叠(不覆盖第2FP电极6和漏极电极3)。
另外，在第3层间膜23的上层形成有例如由SiN构成的第4层间膜24，第3FP电极8被该第4层间膜24覆盖。在第4层间膜24上的第3FP电极8和漏极电极3之间的区域中，与源极电极1连接的第4FP电极9被设置成为不与第3FP电极8和漏极电极3重叠(不覆盖第3FP电极8和漏极电极3)。
并且，第3FP电极8被设置成为使该第3FP电极8的电极端与第2FP电极6的电极端之间的距离(SFP间隔)至少为大于0μm的距离。即，第3FP电极8不与第2FP电极6重叠(不覆盖第2FP电极6)很重要。另外，优选该SFP间隔在2.0μm以下。同样，第4FP电极9配置为，该第4FP电极9的电极端与第3FP电极8的电极端之间的距离(SFP间隔)至少为大于0μm的距离。另外，优选该SFP间隔在2.0μm以下。
在本实施方式4中，与上述实施方式1～3相同，为了提高高频增益特性，连接栅极的第1FP电极5和连接源极的第2FP电极6满足实施方式1所示的配置位置的条件是必须要素。这是因为栅极/源极之间的寄生电容(Cgs)的增大因素只会在这两个电极之间产生。但是，这些各个FP电极的数量取决于栅极/漏极电极之间的距离(Lgd)。另外也取决于层间膜的膜厚。并且，在本实施方式4中，各个FP电极彼此不重叠(不覆盖)成为缓和电场集中的条件。
这样使各个FP电极彼此不重叠(不覆盖)，如果随着靠近上层，配置在漏极侧的SFP电极的数量增加，则电场集中被缓和，但这取决于栅极/漏极电极之间的距离(Lgd)和层间膜的膜厚。因此，如果在可以由实施方式1类推的范围内显示出依赖性，则各个FP电极之间不重叠，在各个FP电极之间的距离为0＜SFP间隔≤2.0μm的范围内，当各个层间膜的合计厚度在400nm以下且最接近漏极电极3侧的SFP电极端与漏极电极3之间的距离在2.0μm以上时有效动作。
根据以上所述，在本实施方式4中，关于第2层间膜22和第3层间膜23及第4层间膜24的合计值，优选在换算为SiN膜时在大于等于100nm且小于等于400nm。
如上所述，在本实施方式4中，除上述实施方式1的效果外，还具有第3FP电极8和第4FP电极9，并设置成为使各个FP电极不重叠，由此可以进一步缓和电场集中，可以实现高电压动作。

Claims (14)

1.一种场效应晶体管，其特征在于，该场效应晶体管具有：
形成于半导体基板上的有源层；
在所述有源层上分开形成的源极电极和漏极电极；
形成于所述源极电极与所述漏极电极之间的栅极电极；
形成于所述有源层上的第1层间绝缘膜；
第1场板电极，其与所述栅极电极连接，设置在所述栅极电极与所述漏极电极之间的区域中的所述第1层间绝缘膜上；
形成于所述第1层间绝缘膜上的第2层间绝缘膜；以及
第2场板电极，其与所述源极电极连接，设置在所述第1场板电极与所述漏极电极之间的区域中的所述第2层间绝缘膜上。
2.根据权利要求1所述的场效应晶体管，其特征在于，所述第2场板电极被设置成为不与所述第1场板电极和所述漏极电极重叠。
3.根据权利要求1或2所述的场效应晶体管，其特征在于，所述第2场板电极的该第2场板电极端与所述第1场板电极端之间的距离大于0且小于等于2.0μm。
4.根据权利要求3所述的场效应晶体管，其特征在于，所述第2场板电极的该第2场板电极端与所述漏极电极端之间的距离在2.0μm以上。
5.根据权利要求1～4中任一项所述的场效应晶体管，其特征在于，所述第2层间绝缘膜换算为氮化硅膜时的膜厚为大于等于100nm且小于等于400nm。
6.根据权利要求1～5中任一项所述的场效应晶体管，其特征在于，该场效应晶体管还具有：
形成于所述第2层间绝缘膜上的第3层间绝缘膜；以及
第3场板电极，其与所述源极电极连接，设置在所述第2场板电极与所述漏极电极之间的区域中的所述第3层间绝缘膜上。
7.根据权利要求6所述的场效应晶体管，其特征在于，该场效应晶体管还具有：
形成于所述第3层间绝缘膜上的第4层间绝缘膜；以及
第4场板电极，其与所述源极电极连接，设置在所述第3场板电极与所述漏极电极之间的区域中的所述第4层间绝缘膜上。
8.根据权利要求6或7所述的场效应晶体管，其特征在于，所述第3场板电极的该第3场板电极端与所述第2场板电极端之间的距离大于0且小于等于2.0μm。
9.根据权利要求7或8所述的场效应晶体管，其特征在于，所述第4场板电极的该第4场板电极端与所述第3场板电极端之间的距离大于0且小于等于2.0μm。
10.根据权利要求6～9中任一项所述的场效应晶体管，其特征在于，所述第2层间绝缘膜和所述第3层间绝缘膜及/或所述第4层间绝缘膜换算为氮化硅膜时的膜厚的合计值为大于等于100nm以上且小于等于400nm。
11.根据权利要求1～10中任一项所述的场效应晶体管，其特征在于，所述场效应晶体管是所述有源层形成有AlGaN/GaN的异质结构层的高电子迁移率晶体管。
12.根据权利要求1～10中任一项所述的场效应晶体管，其特征在于，所述场效应晶体管是由GaAs构成所述有源层的GaAs场效应晶体管。
13.根据权利要求1～10中任一项所述的场效应晶体管，其特征在于，所述场效应晶体管的结构是MIS型。
14.根据权利要求1～10中任一项所述的场效应晶体管，其特征在于，所述场效应晶体管的结构是MOS型。
CNA2008100925007A 2007-05-01 2008-04-18 场效应晶体管 Pending CN101299437A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007-120617 2007-05-01
JP2007120617A JP2008277604A (ja) 2007-05-01 2007-05-01 電界効果トランジスタ

Publications (1)

Publication Number Publication Date
CN101299437A true CN101299437A (zh) 2008-11-05

Family

ID=39938963

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2008100925007A Pending CN101299437A (zh) 2007-05-01 2008-04-18 场效应晶体管

Country Status (3)

Country Link
US (1) US20080272443A1 (zh)
JP (1) JP2008277604A (zh)
CN (1) CN101299437A (zh)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102790086A (zh) * 2012-07-10 2012-11-21 苏州远创达科技有限公司 具有阶梯式多重不连续场板的ldmos器件及制造方法
CN103178106A (zh) * 2011-12-21 2013-06-26 电力集成公司 用于异质结构的场效应晶体管的屏蔽罩
CN103780061A (zh) * 2012-10-22 2014-05-07 富士通株式会社 晶体管控制电路和电源装置
CN104134694A (zh) * 2013-05-03 2014-11-05 德克萨斯仪器股份有限公司 形成用于场板形成的阶梯式电介质的方法
CN105322005A (zh) * 2015-04-17 2016-02-10 苏州捷芯威半导体有限公司 一种半导体器件及其制作方法
CN105826370A (zh) * 2016-05-25 2016-08-03 深圳市华讯方舟科技有限公司 晶体管
CN110112211A (zh) * 2018-02-01 2019-08-09 世界先进积体电路股份有限公司 半导体装置及其制造方法
CN111199883A (zh) * 2018-11-20 2020-05-26 意法半导体股份有限公司 具有经调整的栅极-源极距离的hemt晶体管及其制造方法
CN111312808A (zh) * 2018-12-11 2020-06-19 新唐科技股份有限公司 半导体装置及其制造方法
CN111341840A (zh) * 2020-03-04 2020-06-26 中国科学院半导体研究所 场效应晶体管器件
CN111697063A (zh) * 2019-03-15 2020-09-22 株式会社东芝 半导体装置
CN112005379A (zh) * 2018-04-19 2020-11-27 日产自动车株式会社 半导体装置及其制造方法
CN109786233B (zh) * 2019-01-17 2021-01-12 中国电子科技集团公司第十三研究所 非对称表面沟道场效应晶体管的制备方法及功率器件

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5476023B2 (ja) * 2009-04-06 2014-04-23 ルネサスエレクトロニクス株式会社 電界効果トランジスタ及び電界効果トランジスタの製造方法
WO2011007529A1 (ja) 2009-07-14 2011-01-20 パナソニック株式会社 高周波電力増幅器
JP2011249728A (ja) * 2010-05-31 2011-12-08 Toshiba Corp 半導体装置および半導体装置の製造方法
JP5712516B2 (ja) * 2010-07-14 2015-05-07 住友電気工業株式会社 半導体装置
JP5649347B2 (ja) * 2010-07-20 2015-01-07 住友電工デバイス・イノベーション株式会社 半導体装置
US20120037985A1 (en) * 2010-08-16 2012-02-16 Michael Smith Apparatus with capacitive coupling and associated methods
JP2012109492A (ja) * 2010-11-19 2012-06-07 Sanken Electric Co Ltd 化合物半導体装置
JP6016440B2 (ja) * 2012-04-26 2016-10-26 ローム株式会社 窒化物半導体装置およびその製造方法
US10192981B2 (en) 2012-06-29 2019-01-29 Power Integrations, Inc. Switching device with charge distribution structure
US20140001479A1 (en) * 2012-06-29 2014-01-02 Power Integrations, Inc. Switching device with charge distribution structure
US9245879B2 (en) 2012-06-29 2016-01-26 Power Integrations, Inc. Static discharge system
TWI577022B (zh) 2014-02-27 2017-04-01 台達電子工業股份有限公司 半導體裝置與應用其之半導體裝置封裝體
US10236236B2 (en) 2013-09-10 2019-03-19 Delta Electronics, Inc. Heterojunction semiconductor device for reducing parasitic capacitance
US10910491B2 (en) 2013-09-10 2021-02-02 Delta Electronics, Inc. Semiconductor device having reduced capacitance between source and drain pads
JP2015056457A (ja) * 2013-09-10 2015-03-23 株式会社東芝 半導体装置
US10665709B2 (en) 2013-09-10 2020-05-26 Delta Electronics, Inc. Power semiconductor device integrated with ESD protection circuit under source pad, drain pad, and/or gate pad
US10833185B2 (en) 2013-09-10 2020-11-10 Delta Electronics, Inc. Heterojunction semiconductor device having source and drain pads with improved current crowding
JP6879662B2 (ja) * 2014-12-23 2021-06-02 パワー・インテグレーションズ・インコーポレーテッド 高電子移動度トランジスタ
US9564224B2 (en) 2015-02-06 2017-02-07 Kabushiki Kaisha Toshiba Semiconductor device
JP6660631B2 (ja) 2015-08-10 2020-03-11 ローム株式会社 窒化物半導体デバイス
WO2017069464A1 (ko) * 2015-10-22 2017-04-27 (주)기가레인 고전자이동도 트랜지스터 및 그의 제조방법
US10553689B2 (en) * 2015-12-23 2020-02-04 Intel Corporation Multiple stacked field-plated GaN transistor and interlayer dielectrics to improve breakdown voltage and reduce parasitic capacitances
JP2017123432A (ja) * 2016-01-08 2017-07-13 株式会社東芝 半導体装置
JP2017220508A (ja) * 2016-06-06 2017-12-14 サンケン電気株式会社 半導体装置
US10249725B2 (en) * 2016-08-15 2019-04-02 Delta Electronics, Inc. Transistor with a gate metal layer having varying width
JP6874928B2 (ja) 2017-10-24 2021-05-19 住友電工デバイス・イノベーション株式会社 半導体装置
JP7161915B2 (ja) * 2017-11-02 2022-10-27 ローム株式会社 半導体装置
US10700188B2 (en) * 2017-11-02 2020-06-30 Rohm Co., Ltd. Group III nitride semiconductor device with first and second conductive layers
JP7095982B2 (ja) 2017-12-07 2022-07-05 住友電工デバイス・イノベーション株式会社 半導体装置
JP7227048B2 (ja) * 2019-03-25 2023-02-21 株式会社アドバンテスト 半導体装置
RU2707402C1 (ru) * 2019-03-28 2019-11-26 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский Томский государственный университет" (ТГУ, НИ ТГУ) Способ изготовления высокочастотного транзистора с дополнительным активным полевым электродом
EP3905335A1 (en) * 2020-04-28 2021-11-03 Infineon Technologies AG Group iii nitride-based transistor device
CN113658998A (zh) * 2021-07-19 2021-11-16 中国船舶重工集团公司第七二三研究所 一种具有沟槽源极场板的AlGaN/GaN高电子迁移率晶体管

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3173268B2 (ja) * 1994-01-06 2001-06-04 富士電機株式会社 Ｍｉｓ電界効果トランジスタを備えた半導体装置
JP4385205B2 (ja) * 2002-12-16 2009-12-16 日本電気株式会社 電界効果トランジスタ
JP4385206B2 (ja) * 2003-01-07 2009-12-16 日本電気株式会社 電界効果トランジスタ
JP2006253654A (ja) * 2005-02-10 2006-09-21 Nec Electronics Corp 電界効果トランジスタおよび電界効果トランジスタの製造方法
US7800131B2 (en) * 2005-06-10 2010-09-21 Nec Corporation Field effect transistor
CN101976686A (zh) * 2005-06-10 2011-02-16 日本电气株式会社 场效应晶体管
WO2008027027A2 (en) * 2005-09-07 2008-03-06 Cree, Inc Transistor with fluorine treatment
EP1921669B1 (en) * 2006-11-13 2015-09-02 Cree, Inc. GaN based HEMTs with buried field plates

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10002957B2 (en) 2011-12-21 2018-06-19 Power Integrations, Inc. Shield wrap for a heterostructure field effect transistor
CN103178106A (zh) * 2011-12-21 2013-06-26 电力集成公司 用于异质结构的场效应晶体管的屏蔽罩
US10199488B2 (en) 2011-12-21 2019-02-05 Power Integrations, Inc. Shield wrap for a heterostructure field effect transistor
CN103178106B (zh) * 2011-12-21 2016-10-05 电力集成公司 用于异质结构的场效应晶体管的屏蔽罩
WO2014008767A1 (zh) * 2012-07-10 2014-01-16 苏州远创达科技有限公司 具有阶梯式多重不连续场板的ldmos器件及制造方法
CN102790086B (zh) * 2012-07-10 2016-03-30 苏州远创达科技有限公司 具有阶梯式多重不连续场板的ldmos器件及制造方法
CN102790086A (zh) * 2012-07-10 2012-11-21 苏州远创达科技有限公司 具有阶梯式多重不连续场板的ldmos器件及制造方法
CN103780061A (zh) * 2012-10-22 2014-05-07 富士通株式会社 晶体管控制电路和电源装置
CN103780061B (zh) * 2012-10-22 2016-05-25 富士通株式会社 晶体管控制电路和电源装置
CN104134694A (zh) * 2013-05-03 2014-11-05 德克萨斯仪器股份有限公司 形成用于场板形成的阶梯式电介质的方法
CN105322005B (zh) * 2015-04-17 2018-07-06 苏州捷芯威半导体有限公司 一种半导体器件及其制作方法
CN105322005A (zh) * 2015-04-17 2016-02-10 苏州捷芯威半导体有限公司 一种半导体器件及其制作方法
CN105826370A (zh) * 2016-05-25 2016-08-03 深圳市华讯方舟科技有限公司 晶体管
WO2017201947A1 (zh) * 2016-05-25 2017-11-30 华讯方舟科技有限公司 具备场板和低掺杂漏区的晶体管
CN110112211A (zh) * 2018-02-01 2019-08-09 世界先进积体电路股份有限公司 半导体装置及其制造方法
CN112005379A (zh) * 2018-04-19 2020-11-27 日产自动车株式会社 半导体装置及其制造方法
CN111199883A (zh) * 2018-11-20 2020-05-26 意法半导体股份有限公司 具有经调整的栅极-源极距离的hemt晶体管及其制造方法
US12062715B2 (en) 2018-11-20 2024-08-13 Stmicroelectronics S.R.L. HEMT transistor with adjusted gate-source distance, and manufacturing method thereof
CN111199883B (zh) * 2018-11-20 2023-08-11 意法半导体股份有限公司 具有经调整的栅极-源极距离的hemt晶体管及其制造方法
CN111312808B (zh) * 2018-12-11 2023-08-08 新唐科技股份有限公司 半导体装置及其制造方法
CN111312808A (zh) * 2018-12-11 2020-06-19 新唐科技股份有限公司 半导体装置及其制造方法
CN109786233B (zh) * 2019-01-17 2021-01-12 中国电子科技集团公司第十三研究所 非对称表面沟道场效应晶体管的制备方法及功率器件
CN111697063A (zh) * 2019-03-15 2020-09-22 株式会社东芝 半导体装置
CN111697063B (zh) * 2019-03-15 2023-12-12 株式会社东芝 半导体装置
CN111341840B (zh) * 2020-03-04 2021-07-16 中国科学院半导体研究所 场效应晶体管器件
CN111341840A (zh) * 2020-03-04 2020-06-26 中国科学院半导体研究所 场效应晶体管器件

Also Published As

Publication number Publication date
US20080272443A1 (en) 2008-11-06
JP2008277604A (ja) 2008-11-13

Similar Documents

Publication Publication Date Title
CN101299437A (zh) 场效应晶体管
US20230420526A1 (en) Wide bandgap transistors with gate-source field plates
TWI485785B (zh) 具源極連接場板之寬能帶隙高電子移動性電晶體
JP4417677B2 (ja) 電力用半導体装置
EP1751804B1 (en) Wide bandgap transistors with multiple field plates
US7737467B2 (en) Nitride semiconductor device with a hole extraction electrode
JP5691267B2 (ja) 半導体装置
JP5427168B2 (ja) ゲートとドレイン間に減少した電界を有するｉｉｉ−族窒化物半導体デバイス
CN103022118B (zh) 氮化物半导体装置
CN104201201B (zh) 一种用于GaN基HEMT器件的自适应偏置场板
CN104347698A (zh) 半导体装置
US11694954B2 (en) Semiconductor device and method for producing same
WO2019003746A1 (ja) 半導体装置
US20180026105A1 (en) Semiconductor device and method of manufacturing the same
US20120274402A1 (en) High electron mobility transistor
US7821034B2 (en) Integrated III-nitride devices
US20220376105A1 (en) Field effect transistor with selective channel layer doping
JP2023546727A (ja) 少なくとも部分的に埋め込まれたフィールド・プレートを有する電界効果トランジスタ
JP2013239735A (ja) 電界効果トランジスタ
JP2013172108A (ja) 半導体装置およびその製造方法
CN106373996B (zh) 半导体装置
CN108493245B (zh) 一种常闭型氮化镓hemt器件
JP2011192944A (ja) 半導体装置及び半導体装置の動作方法
US20220406925A1 (en) Hemt transistor
KR20220006402A (ko) 고전자 이동도 트랜지스터

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20081105