JP2015149382A - 半導体装置 - Google Patents

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Abstract

【課題】ノイズ電圧に起因した誤作動が抑制された半導体装置を提供すること。【解決手段】 半導体装置１は、電子走行層１２、電子供給層１４、ソース領域１６、ドレイン電極２２、ソース電極２８及び絶縁ゲート部２５を備えている。ドレイン電極２２と絶縁ゲート部２５の間において、電子走行層１２と電子供給層１４のヘテロ接合面に２次元電子ガス層２ＤＥＧが発生するように構成されている。絶縁ゲート部２５の一部が、ソース領域１６に対向するように構成されている。【選択図】図１

Description

本明細書で開示される技術は、ヘテロ接合を有する半導体装置に関する。
バンドギャップの異なる電子走行層と電子供給層のヘテロ接合面に形成される２次元電子ガス層を利用する半導体装置が開発されている。この種の半導体装置では、ドレイン電極とソース電極の間にゲート部が設けられており、そのゲート部に印加される電圧に応じてドレイン電極とソース電極の間を流れる電流量が制御される。特許文献１には、このような半導体装置の一例が開示されている。
特開２００７−９６２０３号公報
この種の従来の半導体装置では、ドレイン電極とソース電極の間において、ゲート・ドレイン間のインピーダンス素子及びゲート・ソース間のインピーダンス素子が直列に接続された等価回路が存在する。ドレイン電極に過大なノイズ電圧が入力した場合、この等価回路が分圧回路として作用するので、直列に接続されたインピーダンス素子の中間点であるゲート電極の電圧は、ゲート・ドレイン間のインピーダンスとゲート・ソース間のインピーダンスで定まる分圧比に基づいて上昇する。このため、従来の半導体装置では、ドレイン電極に過大なノイズ電圧が入力した場合、ゲート電極の電圧上昇による誤動作（セルフターンオンという）が問題となっている。
ゲート電極の電圧上昇を抑えるためには、ゲート・ソース間のインピーダンスを低下させるのが望ましい。ゲート・ソース間のインピーダンスは、ゲート・ソース間の寄生容量に強く依存する。このため、ゲート・ソース間のインピーダンスを低下させるためには、ゲート・ソース間の寄生容量を増加させればよい。
従来の半導体装置では、ゲート・ソース間の寄生容量が、ゲート電極とソース電極の間の空乏層幅に依存している。このため、ドレイン電極に過大なノイズ電圧が入力すると、ゲート電極とソース電極の間の空乏層幅が広くなり、ゲート・ソース間の寄生容量が低下する。このように、ゲート・ソース間の寄生容量が空乏層幅に依存する従来の半導体装置では、ゲート・ソース間の寄生容量を増加させることが難しい。このため、従来の半導体装置では、ゲート・ソース間のインピーダンスを低下させることが難しく、誤作動が効果的に抑えられなかった。
本願明細書で開示される技術は、誤動作が抑えられた半導体装置を提供することを目的としている。
本明細書で開示される半導体装置は、半導体積層体、半導体積層体上に設けられているドレイン電極、半導体積層体上に設けられているとともにドレイン電極から離れて配置されているソース電極、及び、半導体積層体上に設けられているとともにドレイン電極とソース電極の間に配置されている絶縁ゲート部を備える。半導体積層体は、第１半導体層、及び、第１半導体層上に設けられているとともに第１半導体層とは異なるバンドギャップを有する第２半導体層を有する。ドレイン電極と絶縁ゲート部の間において、第１半導体層と第２半導体層のヘテロ接合面に２次元電子ガス層が発生するように構成されている。絶縁ゲート部の一部が、ソース電極と同電位となる部分に対向するように構成されている。
上記実施形態の半導体装置では、絶縁ゲート部の一部が、ソース電極と同電位となる部分に対向することにより、この部分にキャパシタが構成されることを特徴とする。ゲート・ソース間の寄生容量は、このキャパシタで定まる容量が支配的となり、ゲート電極とソース電極の間の空乏層幅に依存しない。これにより、上記実施形態の半導体装置では、ゲート・ソース間の寄生容量を増加させることができ、ゲート・ソース間のインピーダンスを低下させることができるので、誤動作が抑えられる。
図１は、実施例１の半導体装置の要部断面図を模式的に示す。 図２は、実施例１の半導体装置の等価回路を示す。 図３は、実施例１の半導体装置の等価回路を示す。 図４は、実施例１の半導体装置の変形例の要部断面図を模式的に示す。 図５は、実施例１の半導体装置の変形例の要部断面図を模式的に示す。 図６は、実施例２の半導体装置の要部断面図を模式的に示す。 図７は、実施例２の半導体装置の変形例の要部断面図を模式的に示す。
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
本明細書で開示される半導体装置は、半導体積層体、ドレイン電極、ソース電極及び絶縁ゲート部を備えていてもよい。ドレイン電極は、半導体積層体上に設けられていてもよい。ソース電極は、半導体積層体上に設けられており、ドレイン電極から離れて配置されていてもよい。絶縁ゲート部は、半導体積層体上に設けられており、ドレイン電極とソース電極の間に配置されていてもよい。半導体積層体は、第１半導体層及び第２半導体層を有していてもよい。第２半導体層は、第１半導体層上に設けられており、第１半導体層とは異なるバンドギャップを有していてもよい。半導体装置は、ドレイン電極と絶縁ゲート部の間において、第１半導体層と第２半導体層のヘテロ接合面に２次元電子ガス層が発生するように構成されていてもよい。さらに、半導体装置は、絶縁ゲート部の一部がソース電極と同電位となる部分に対向するように構成されていてもよい。ソース電極と同電位となる部分は、導体で形成されていてもよく、ドーパントが高濃度に導入された半導体で形成されていてもよい。
半導体積層体の材料は、特に限定されるものではない。典型的には、半導体積層体の材料には、窒化物系の化合物半導体を用いるのが望ましい。例えば、第１半導体層の半導体材料は、ＩｎＸａＡｌＹａＧａ１−Ｘａ−ＹａＮ（０≦Ｘａ≦１、０≦Ｙａ≦１、０≦Ｘａ＋Ｙａ≦１）であり、第２半導体層の半導体材料は、ＩｎＸｂＡｌＹｂＧａ１−Ｘｂ−ＹｂＮ（０≦Ｘｂ≦１、０≦Ｙｂ≦１、０≦Ｘｂ＋Ｙｂ≦１）であり、ＩｎＸｂＡｌＹｂＧａ１−Ｘｂ−ＹｂＮのバンドギャップがＩｎＸａＡｌＹａＧａ１−Ｘａ−ＹａＮのバンドギャップよりも大きいのが望ましい。
本明細書で開示される半導体装置の一実施形態では、半導体積層体が、ソース電極に電気的に接続されているｎ型のソース領域をさらに有していてもよい。この場合、絶縁ゲート部の一部が、ソース領域に対向してもよい。この形態の半導体装置は、絶縁ゲート部とソース領域で構成されるキャパシタを有する。ゲート・ソース間距離は、絶縁ゲート部の絶縁膜の厚みとなるので、ゲート・ソース間の寄生容量を大きくすることができ、ゲート・ソース間のインピーダンスを低下させることができる。
本明細書で開示される半導体装置の一実施形態では、絶縁ゲート部がリセス型であってもよい。リセス型の絶縁ゲート部は、第２半導体層を貫通して第１半導体層に達していてもよい。第１半導体層に達するリセス型の絶縁ゲート部を有する半導体装置は、ノーマリオフで動作することができる。
本明細書で開示される半導体装置の一実施形態では、ソース領域がリセス型の絶縁ゲート部の側面に接していてもよい。この形態では、絶縁ゲート部の側面にもキャパシタが構成されるので、ゲート・ソース間の寄生容量をさらに大きくすることができ、ゲート・ソース間のインピーダンスをさらに低下させることができる。
本明細書で開示される半導体装置の他の一実施形態では、絶縁ゲート部の一部が、ソース電極上に延びていてもよい。この形態の半導体装置は、絶縁ゲート部とソース電極で構成されるキャパシタを有する。ゲート・ソース間距離は、絶縁ゲート部の絶縁膜の厚みとなるので、ゲート・ソース間の寄生容量が大きくなり、ゲート・ソース間のインピーダンスが低下する。
本明細書で開示される半導体装置の他の一実施形態では、絶縁ゲート部がリセス型であってもよい。リセス型の絶縁ゲート部は、第２半導体層を貫通して第１半導体層に達していてもよい。第１半導体層に達するリセス型の絶縁ゲート部を有する半導体装置は、ノーマリオフで動作することができる。
以下、図面を参照して各実施例を説明する。なお、共通する構成要素については共通の符号を付し、その説明を省略する。
図１に示されるように、半導体装置１は、ＨＥＭＴ（High Electron Mobility Transistor）又はＨＦＥＴ（Heterostructure Field Effect Transistor）と称される種類であり、半導体積層体１０、ドレイン電極２２、絶縁ゲート部２５及びソース電極２８を備える。半導体積層体１０は、電子走行層１２、電子供給層１４及びソース領域１６を有する。
電子走行層１２の材料には、ノンドープの窒化ガリウム（GaN）が用いられている。電子走行層１２は、有機金属気相成長法（MOCVD: Metal Organic Chemical Vapor Deposition）を利用して、図示省略した下地基板上に形成されている。なお、電子走行層１２は、特許請求の範囲に記載の第１半導体層の一例である。
電子供給層１４は、電子走行層１２上に設けられており、その材料には、ノンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）が用いられている。電子供給層１４のアルミニウムの組成比は約１５〜３０％であり、その厚みは約２０〜３０ｎｍであるのが望ましい。一例では、電子供給層１４のアルミニウムの組成比が約２５％であり、その厚みが約２５ｎｍである。電子供給層１４は、有機金属気相成長法を利用して、電子走行層１２上に形成されている。電子供給層１４のバンドギャップは、電子走行層１２のバンドギャップよりも大きい。このため、電子走行層１２と電子供給層１４のヘテロ接合面には、２次元電子ガス（２ＤＥＧ）が形成される。また、半導体積層体１０の表面に直交する方向から観測したときに（以下、「平面視したときに」という）、電子走行層１２と電子供給層１４のヘテロ接合面に発生する２次元電子ガス層は、ドレイン電極２２と絶縁ゲート部２５の間を延びている。なお、電子供給層１４は、特許請求の範囲に記載の第２半導体層の一例である。
ソース領域１６は、半導体積層体１０の表層部の一部に設けられており、不純物としてシリコンが高濃度に導入されている。ソース領域１６は、イオン注入技術を利用して、電子走行層１２及び電子供給層１４の一部にシリコンを導入して形成されてもよい。あるいは、ソース領域１６は、半導体積層体１０の表層部の一部にトレンチを形成し、有機金属気相成長法を利用して、そのトレンチ内にｎ型の窒化ガリウム（GaN）を結晶成長させて形成してもよい。
ドレイン電極２２は、半導体積層体１０上に設けられており、ソース電極２８から所定距離を離れて配置されている。ドレイン電極２２とソース電極２８の間の所定距離は、所望される耐圧に応じて適宜に調整される。ドレイン電極２２の材料には、窒化物系の半導体材料に対してオーミック接触可能な材料が用いられるのが望ましい。一例では、ドレイン電極２２には、チタン（Ｔｉ）とアルミニウム（Ａｌ）が積層した積層電極が用いられている。これにより、ドレイン電極２２は、電子走行層１２及び電子供給層１４のヘテロ接合面に形成される２次元電子ガス層に対してオーミック接触可能に構成されている。また、ドレイン電極２２のオーミック性は、シンタ処理（一例では、６００℃，５分）を利用して向上されるのが望ましい。
絶縁ゲート部２５は、半導体積層体１０上に設けられており、ドレイン電極２２とソース電極２８の間に配置されている。絶縁ゲート部２５は、ゲート絶縁膜２４とゲート電極２６を有している。ゲート電極２６は、ゲート絶縁膜２４を介して半導体積層体１０に対向している。一例では、ゲート絶縁膜２４の材料には窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）又は酸化アルミニウム（Ａｌ２Ｏ３）が用いられており、ゲート電極２６の材料にはニッケル（Ｎｉ）とアルミニウム（Ａｌ）の積層電極が用いられている。また、絶縁ゲート部２５は、平面視したときに、その一部がソース領域１６と重複するように配置されている。この重複部分では、ゲート電極２６とソース領域１６がゲート絶縁膜２４を介して対向している。このため、この重複部分にはキャパシタが構成されている。
ソース電極２８は、半導体積層体１０上に設けられており、ソース領域１６に接触している。ソース電極２８の材料には、窒化物系の半導体材料に対してオーミック接触可能な材料が用いられるのが望ましい。一例では、ソース電極２８には、チタン（Ｔｉ）とアルミニウム（Ａｌ）が積層した積層電極が用いられている。これにより、ソース電極２８は、ソース領域１６にオーミック接触可能に構成されている。また、ソース電極２８のオーミック性は、シンタ処理（一例では、６００℃，５分）を利用して向上されるのが望ましい。
次に、半導体装置１の動作を説明する。半導体装置１は、ドレイン電極２２に正電圧が印加され、ソース電極２８に接地電圧が印加されて用いられる。絶縁ゲート部２５のゲート電極２６に負電圧が印加されているとき、絶縁ゲート部２５の下方において、電子走行層１２と電子供給層１４のヘテロ接合面の２次元電子ガス層が消失する。このため、ドレイン電極２２とソース電極２８の間の電流経路は、この絶縁ゲート部２５が対向するヘテロ接合面において遮断され、半導体装置１はオフになる。
絶縁ゲート部２５のゲート電極２６に接地電圧又は正電圧が印加されると、絶縁ゲート部２５の下方においても、電子走行層１２と電子供給層１４のヘテロ接合面に２次元電子ガス層が発生する。ソース電極２８から注入された電子は、ソース領域１６及び２次元電子ガス層を介してドレイン電極２２に流れ、半導体装置１はオンになる。
次に、半導体装置１がオフ状態において、ドレイン電極２２に過大なノイズ電圧が印加する場合を考える。図２に示されるように、半導体装置１には、ゲート・ドレイン間のインピーダンス素子及びゲート・ソース間のインピーダンス素子が直列に接続された等価回路が存在する。ここで、ゲート・ドレイン間のインピーダンスをＺＧＤとし、ゲート・ソース間のインピーダンスをＺＧＳとする。ドレイン端子を介してドレイン電極２２に過大なノイズ電圧ＶＤＮが入力した場合、この等価回路が分圧回路として作用するので、直列に接続されたインピーダンス素子の中間点であるゲート電極２６の電圧ＶＧＮは、数式１に示すように、ゲート・ドレイン間のインピーダンスＺＧＤとゲート・ソース間のインピーダンスＺＧＳで定まる分圧比に基づいて上昇する。
Figure 2015149382
ゲート電極２６の電圧上昇は、誤動作（セルフターンオンという）の原因となるので、低く抑えられるのが望ましい。数式１から明らかなように、ゲート電極２６の電圧上昇を抑えるためには、ゲート・ソース間のインピーダンスＺＧＳがゲート・ドレイン間のインピーダンスＺＧＤよりも相対的に小さいのが望ましい。ここで、ゲート・ドレイン間のインピーダンスＺＧＤはゲート・ドレイン間の寄生容量に強く依存し、ゲート・ソース間のインピーダンスＺＧＳはゲート・ソース間の寄生容量に強く依存する。したがって、図３に示されるように、ゲート電極２６の電圧上昇を抑えるためには、ゲート・ソース間の寄生容量ＣＧＳがゲート・ドレイン間の寄生容量ＣＧＤよりも相対的に大きいのが望ましい。
図１に示されるように、半導体装置１では、ソース領域１６とゲート電極２６がゲート絶縁膜２４を介して対向しているので、この部分にキャパシタが構成されている。ソース領域１６は、ソース電極２８に電気的に接続されているので、ソース電極２８と同電位に固定されている。このため、ゲート・ソース間の寄生容量ＣＧＳには、キャパシタの容量が含まれる。キャパシタの容量は、ゲート絶縁膜の材料と厚み、さらに、ソース領域１６とゲート電極２６の対向面積に依存する。特に、ゲート絶縁膜の厚みが非常に薄いので、キャパシタの容量は非常に大きい。このため、ゲート・ソース間の寄生容量ＣＧＳについては、キャパシタの容量が支配的となり、キャパシタの容量に強く依存するようになる。換言すれば、ゲート・ソース間の寄生容量ＣＧＳについては、ゲート・ソース間の空乏層に起因する寄生容量の影響が小さくなる。前記したように、キャパシタの容量は非常に大きいので、ゲート・ソース間の寄生容量ＣＧＳがゲート・ドレイン間の寄生容量ＣＧＤよりも相対的に大きい関係が得られる。この結果、半導体装置１では、ゲート・ソース間のインピーダンスＺＧＳがゲート・ドレイン間のインピーダンスＺＧＤよりも相対的に小さくなり、ゲート電極２６の電圧上昇が抑えられ、誤作動が抑えられる。
特に、半導体装置１では、ソース領域１６とゲート電極２６の対向面積を調整することで、ゲート・ソース間の寄生容量ＣＧＳを所望の値に設定することができる。ソース領域１６とゲート電極２６の対向面積は、半導体装置１の耐圧に影響を与えない。このように、半導体装置１は、耐圧を犠牲にすることなく、ノイズに対して耐性を有することができる。
図４に示されるように、半導体装置１の絶縁ゲート部２５は、リセス型であってもよい。この絶縁ゲート部２５は、電子供給層１４を貫通して電子走行層１２に達している。この変形例の半導体装置１では、リセス型の絶縁ゲート部２５の底部に生成される反転層ＩＬを利用してオン・オフが制御される。半導体装置１は、ゲート電極２６に正電圧が印加されているときにオンになり、ゲート電極２６に接地電圧が印加されているときにオフになる。即ち、半導体装置１は、ノーマリオフで動作することができる。
また、図５に示されるように、変形例の半導体装置１では、ソース領域１６が絶縁ゲート部２５の側面に接していてもよい。この例では、絶縁ゲート部２５の側面にもキャパシタが構成されるので、ゲート・ソース間の寄生容量ＣＧＳがより大きくなる。あるいは、同一のゲート・ソース間の寄生容量ＣＧＳを確保する場合、半導体装置１を小型に構成することができる。
図６に示されるように、半導体装置２は、ソース電極２８上に延びている絶縁ゲート部１２５を備えることを特徴としている。絶縁ゲート部１２５は、平面視したときに、その一部がソース電極２８と重複するように配置されている。この重複部分では、ゲート電極１２６とソース電極２８がゲート絶縁膜１２４を介して対向している。このため、この重複部分にはキャパシタが構成されている。
半導体装置２でも、キャパシタの容量が大きいので、ゲート・ソース間の寄生容量ＣＧＳがゲート・ドレイン間の寄生容量ＣＧＤよりも相対的に大きい関係が得られる。この結果、半導体装置２でも、ゲート・ソース間のインピーダンスＺＧＳがゲート・ドレイン間のインピーダンスＺＧＤよりも相対的に小さくなり、ゲート電極２６の電圧上昇が抑えられ、誤作動が抑えられる。
図７に示されるように、半導体装置２の絶縁ゲート部１２５は、リセス型であってもよい。この絶縁ゲート部１２５は、電子供給層１４を貫通して電子走行層１２に達している。この変形例の半導体装置２では、リセス型の絶縁ゲート部１２５の底部に生成される反転層ＩＬを利用してオン・オフが制御される。半導体装置２は、ゲート電極１２６に正電圧が印加されているときにオンになり、ゲート電極１２６に接地電圧が印加されているときにオフになる。即ち、半導体装置２は、ノーマリオフで動作することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１：半導体装置
１０：半導体積層体
１２：電子走行層
１４：電子供給層
１６：ソース領域
２２：ドレイン電極
２４：ゲート絶縁膜
２５：絶縁ゲート部
２６：ゲート電極
２８：ソース電極

Claims (6)

  1. 半導体積層体と、
    前記半導体積層体上に設けられているドレイン電極と、
    前記半導体積層体上に設けられており、前記ドレイン電極から離れて配置されているソース電極と、
    前記半導体積層体上に設けられており、前記ドレイン電極と前記ソース電極の間に配置されている絶縁ゲート部と、を備えており、
    前記半導体積層体は、
    第１半導体層と、
    前記第１半導体層上に設けられており、前記第１半導体層とは異なるバンドギャップを有する第２半導体層と、を有しており、
    前記ドレイン電極と前記絶縁ゲート部の間において、前記第１半導体層と前記第２半導体層のヘテロ接合面に２次元電子ガス層が発生するように構成されており、
    前記絶縁ゲート部の一部が、前記ソース電極と同電位となる部分に対向するように構成されている半導体装置。
  2. 前記半導体積層体は、前記ソース電極に電気的に接続されているｎ型のソース領域をさらに有しており、
    前記絶縁ゲート部の一部が、前記ソース領域に対向する請求項１に記載の半導体装置。
  3. 前記絶縁ゲート部は、前記第２半導体層を貫通して前記第１半導体層に達するリセス型である請求項２に記載の半導体装置。
  4. 前記ソース領域は、リセス型の前記絶縁ゲート部の側面に接する請求項３に記載の半導体装置。
  5. 前記絶縁ゲート部の一部が、前記ソース電極上に延びている請求項１に記載の半導体装置。
  6. 前記絶縁ゲート部は、前記第２半導体層を貫通して前記第１半導体層に達するリセス型である請求項５に記載の半導体装置。
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