JP7468432B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関する。
特許文献１は、ｎ型酸化ガリウム半導体とｐ型半導体とのヘテロ接合を有する半導体装置、より具体的には、ｎ型酸化ガリウム半導体とｐ型半導体とを用いた、ジャンクションバリアショットキー（ＪＢＳ）ダイオードを開示している。同文献は、ｎ型酸化ガリウム半導体が有しているトレンチ構造が有するメサ形状部分の幅は、０．２５μｍ～５μｍであることが好ましい旨を記載している。
特開２０１９－３６５９３号公報
例えば特許文献１が開示するような、ｎ型酸化ガリウム半導体とｐ型半導体とのヘテロ接合を有する半導体装置において、耐圧性の向上及び抵抗の低減の両立が求められている。
本開示は、耐圧性の向上及び抵抗の低減を両立させた、半導体装置を提供することを目的とする。
本開示者は、以下の手段により上記課題を達成することができることを見出した：
《態様１》
第１の電極体層、複数のｐ型半導体層、ｎ型酸化ガリウム半導体層、及び第２の電極体層を有しており、
複数の前記ｐ型半導体層は、前記ｎ型酸化ガリウム半導体層と接するようにして、前記ｎ型酸化ガリウム半導体層の一方の面側に積層されており、
前記第１の電極体層は、複数の前記ｐ型半導体層と接し、かつ複数の前記ｐ型半導体層同士が離間している部分において前記ｎ型酸化ガリウム半導体層と接するようにして、前記ｎ型酸化ガリウム半導体層の前記一方の面側に積層されており、
前記第２の電極体層は、前記ｎ型酸化ガリウム半導体層と接するようにして、前記ｎ型酸化ガリウム半導体層の他方の面側に積層されている、
半導体装置であって、
前記ｐ型半導体層のそれぞれに対して最も近接している前記ｐ型半導体層までの最短距離は、０．４μｍ～１．０μｍｍである、
半導体装置。
《態様２》
前記ｎ型酸化ガリウム半導体層は、複数の前記ｐ型半導体層が積層されている側に、複数のトレンチ構造を有しており、
複数の前記ｐ型半導体層は、
複数の前記トレンチ構造の凹部内に、前記凹部の深さよりも低い厚さで積層されている、第１のｐ型半導体層、及び
複数の前記トレンチ構造間の凸部上に積層されている、第２のｐ型半導体層を有しており、かつ
前記第１のｐ型半導体層と前記第２のｐ型半導体層とが、最も近接しており、
前記第１の電極体層は、前記第１のｐ型半導体層及び前記第２のｐ型半導体層と接し、かつ複数の前記トレンチ構造の側面において、前記ｎ型酸化ガリウム半導体層と接するようにして積層されている、態様１に記載の半導体装置。
《態様３》
前記第１の電極体層の前記第２の電極体層に対する相対電位が０Ｖの状態において、前記第１のｐ型半導体層と前記ｎ型酸化ガリウム半導体層との間に形成される、第１の空乏層と、前記第２のｐ型半導体層と前記ｎ型酸化ガリウム半導体層との間に形成される、第２の空乏層とが、互いに連結するように、隣り合う前記第１のｐ型半導体層と前記第２のｐ型半導体層の最短距離及び前記ｎ型酸化ガリウム半導体層におけるドーピング密度が設計されており、かつ
前記第２の電極体層がオーミック電極である、
態様２に記載の半導体装置。
《態様４》
複数の前記トレンチ構造を有している周辺耐圧構造を更に有しており、
前記周辺耐圧構造において、
複数の前記トレンチ構造の凹部内に、前記凹部の深さよりも低い厚さで積層されている、第３のｐ型半導体層、及び
複数の前記トレンチ構造間の凸部上に積層されている、第４のｐ型半導体層を有しており、かつ
前記第３のｐ型半導体層と前記第４のｐ型半導体層とが、最も近接している、
態様２又は３に記載の半導体装置。
《態様５》
複数の前記第３のｐ型半導体層は、厚さが互いに異なるものを２つ以上有している、
態様４に記載の半導体装置。
《態様６》
半導体装置の中央側から外側に向かうにつれて、最も近接している前記第３のｐ型半導体層と前記第４のｐ型半導体層との最短距離が大きくなっている、
態様４に記載の半導体装置。
《態様７》
前記ｎ型酸化ガリウム半導体層は、ドーピング密度が３×１０１７ｃｍ－３以上である酸化ガリウム基板である、態様１～６のいずれか一つに記載の半導体装置。
本開示によれば、耐圧性の向上及び抵抗の低減を両立させた、半導体装置を提供することができる。
図１Ａは、本開示の第１の実施形態に従う半導体装置を示す模式図である。 図１Ｂは、本開示の第１の実施形態に従う半導体装置を製造する工程の一例を示す模式図である。 図１Ｃは、本開示の第１の実施形態に従う半導体装置を製造する工程の一例を示す模式図である。 図１Ｄは、本開示の第１の実施形態に従う半導体装置を製造する工程の一例を示す模式図である。 図１Ｅは、本開示の第１の実施形態に従う半導体装置を製造する工程の一例を示す模式図である。 図１Ｆは、本開示の第１の実施形態に従う半導体装置を製造する工程の一例を示す模式図である。 図１Ｇは、本開示の第１の実施形態に従う半導体装置を製造する工程の一例を示す模式図である。 図２Ａは、本開示の第２の実施形態に従う半導体装置を示す模式図である。 図２Ｂは、本開示の第２の実施形態に従う半導体装置を製造する工程の一例を示す模式図である。 図３は、本開示の第３の実施形態に従う半導体装置の周辺耐圧構造を示す模式図である。 図４Ａは、参考例１の半導体装置を製造する工程の一例を示す模式図である。 図４Ｂは、参考例１の半導体装置を製造する工程の一例を示す模式図である。 図４Ｃは、参考例１の半導体装置を製造する工程の一例を示す模式図である。 図４Ｄは、参考例１の半導体装置を製造する工程の一例を示す模式図である。 図４Ｅは、参考例１の半導体装置を製造する工程の一例を示す模式図である。 図５は、参考例１～１０の半導体装置に関する耐圧とピッチの長さとの関係を示すグラフである。 図６は、実施例１～５及び比較例１～８の半導体装置に関する耐圧とピッチの長さとの関係を示すグラフである。
以下、本開示の実施の形態について詳述する。なお、本開示は、以下の実施の形態に限定されるのではなく、開示の本旨の範囲内で種々変形して実施できる。
《第１の実施形態》
本開示の第１の実施形態に従う半導体装置は、第１の電極体層、複数のｐ型半導体層、ｎ型酸化ガリウム半導体層、及び第２の電極体層を有しており、複数のｐ型半導体層は、ｎ型酸化ガリウム半導体層と接するようにして、ｎ型酸化ガリウム半導体層の一方の面側に積層されており、第１の電極体層は、複数のｐ型半導体層と接し、かつ複数のｐ型半導体層同士が離間している部分においてｎ型酸化ガリウム半導体層と接するようにして、ｎ型酸化ガリウム半導体層の一方の面側に積層されており、第２の電極体層は、ｎ型酸化ガリウム半導体層と接するようにして、ｎ型酸化ガリウム半導体層の他方の面側に積層されている、半導体装置であって、ｐ型半導体層のそれぞれに対して最も近接しているｐ型半導体層までの最短距離は、０．４μｍ～１．０μｍｍである。
原理によって限定されるものではないが、本開示の第１の実施形態に従う半導体装置において、耐圧性の向上及び抵抗の低減が両立される原理は、以下のとおりである。
図１Ａに示すような、半導体装置１において、耐圧性の向上及び抵抗の低減を両立することを検討した。ここで、この半導体装置１は、第１の電極体層１０、複数のｐ型半導体層２０、ｎ型酸化ガリウム半導体層３０、及び第２の電極体層４０を有しており、複数のｐ型半導体層２０は、ｎ型酸化ガリウム半導体層３０と接するようにして、ｎ型酸化ガリウム半導体層３０の一方の面側に積層されており、第１の電極体層１０は、複数のｐ型半導体層２０と接し、かつ複数のｐ型半導体層２０同士が離間している部分においてｎ型酸化ガリウム半導体層３０と接するようにして、ｎ型酸化ガリウム半導体層３０の一方の面側に積層されており、第２の電極体層４０は、ｎ型酸化ガリウム半導体層３０と接するようにして、ｎ型酸化ガリウム半導体層３０の他方の面側に積層されている。
上記のような構成を有する半導体装置１において、耐圧性の向上を図るためには、ｐ型半導体層２０のそれぞれに対して最も近接しているｐ型半導体層２０までの最短距離ｄ１を小さくすることが考えられる。しかしながら、この距離が小さくなるにつれて、半導体装置１の抵抗が増加する。すなわち、耐圧性の向上と抵抗の低減とは、トレードオフの関係にある。
この点に関して、ｐ型半導体層２０のそれぞれに対して最も近接しているｐ型半導体層２０までの最短距離を、１．０μｍ以下とすることで、特に耐圧性を向上させることができる。しかしながら、ｐ型半導体層２０のそれぞれに対して最も近接しているｐ型半導体層２０までの最短距離を、０．４μｍ未満とすると、抵抗が急激に増加する。
本開示の第１の実施形態に従う半導体装置１は、ｐ型半導体層２０のそれぞれに対して最も近接しているｐ型半導体層２０までの最短距離ｄ１が、０．４μｍ～１．０μｍであるため、耐圧性の向上及び抵抗の低減が両立される。
なお、図１Ａは、本開示の半導体装置を限定する趣旨ではない。
《第１の電極体層》
第１の電極体層は、複数のｐ型半導体層と接し、かつ複数のｐ型半導体層同士が離間している部分においてｎ型酸化ガリウム半導体層と接するようにして、ｎ型酸化ガリウム半導体層の一方の面側に積層されている。
第１の電極体層は、ｎ型酸化ガリウム半導体層とショットキー接触している。第１の電極体層は、少なくともｎ型酸化ガリウム半導体層と接触している部分が、ｎ型酸化ガリウム半導体層とショットキー接触することができる任意の材料、例えばＦｅ、Ｃｕ、Ｍｏ、又はＷ等の金属から構成されていることができる。
《ｐ型半導体層》
複数のｐ型半導体層は、ｎ型酸化ガリウム半導体層と接するようにして、ｎ型酸化ガリウム半導体層の一方の面側に積層されている。複数のｐ型半導体層同士は、ｎ型酸化ガリウム半導体層の一方の面側において、互いに離間して配置されている。
ｐ型半導体層の材料は、例えばＧａ２Ｏ３、ＮｉＯ、ＣｕＯ２、ＳｎＯ、ＺｅＳｅ、ＧａＮ、ＳｉＣ、Ｓｉ、及びＧａＡｓ等を挙げることができるが、これらに限定されない。
ｐ型半導体層のそれぞれに対して最も近接しているｐ型半導体層までの最短距離は、０．４μｍ～１．０μｍである。
ｐ型半導体層のそれぞれに対して最も近接しているｐ型半導体層までの最短距離は、０．４μｍ以上、０．５μｍ以上、０．６μｍ以上、又は０．７μｍ以上であってよく、１．０μｍ以下、０．９μｍ以下、０．８μｍ以下、又は０．７μｍ以下であってよい。
《ｎ型酸化ガリウム半導体層》
ｎ型酸化ガリウム半導体層は、任意の手法で作製したＧａ２Ｏ３単結晶基板又は市販のＧａ２Ｏ３単結晶基板を用いることができる。Ｇａ２Ｏ３単結晶基板は、α－Ｇａ２Ｏ３単結晶、β－Ｇａ２Ｏ３単結晶、又は他の結晶構造を有するＧａ２Ｏ３単結晶であることができ、好ましくはβ－Ｇａ２Ｏ３単結晶である。ｎ型酸化ガリウム半導体層は、これらの基板に、例えばＳｉ又はＳｎ等がドープされることにより、ｎ型半導体層となっていることができる。
ｎ型酸化ガリウム半導体層は、ドーピング密度が３×１０１７ｃｍ３以上である酸化ガリウム基板であってよい。
ｎ型酸化ガリウム半導体層におけるドーピング密度は、３×１０１７ｃｍ－３～９×１０１８ｃｍ－３であってよい。ｎ型酸化ガリウム半導体層におけるドーピング密度は、３×１０１７ｃｍ－３以上、５×１０１７ｃｍ－３以上、７×１０１７ｃｍ－３以上、又は９×１０１７ｃｍ－３以上であってよく、９×１０１８ｃｍ－３以下、７×１０１８ｃｍ－３以下、５×１０１８ｃｍ－３以下、又は３×１０１８ｃｍ－３以下であってよい。
《第２の電極体層》
第２の電極体層は、ｎ型酸化ガリウム半導体層と接するようにして、ｎ型酸化ガリウム半導体層の他方の面側に積層されている。
第２の電極体層は、ｎ型酸化ガリウム半導体層とオーミック接触している。
第２の電極体層は、少なくともｎ型酸化ガリウム半導体層と接触している部分が、ｎ型酸化ガリウム半導体層とオーミック接触することができる任意の材料、例えばＴｉ等の金属から構成されていることができる。また、第２の電極体層は、ｎ型酸化ガリウム半導体層上に配置した電極体層に熱処理を行うことによって、オーミック接触としたものであってもよい。
《製造方法》
本開示の第１の実施形態に従う半導体装置は、例えば図１Ｂ～Ｆに示す方法によって製造することができる。
まず、図１Ｂに示すｎ型酸化ガリウム半導体層３０に対して、図１Ｃに示すように、マスキング１００を形成する。次いで、図１Ｄに示すように、エッチングによりｎ型酸化ガリウム半導体層３０の一方の面側にトレンチ構造３１を形成し、図１Ｅに示すように、マスキング１００を除去する。その後、図１Ｆに示すように、ｐ型半導体層２１、２３を堆積させる。ここで、図１Ｇに示すように、ｐ型半導体層２１，２３のうち、トレンチ構造３１の凹部内に堆積したｐ型半導体層２１は残して、トレンチ構造３１の凸部３３上に堆積したｐ型半導体層２３を除去する。最後に、ｎ型酸化ガリウム半導体層３０の一方の面、すなわちｐ型半導体層２１が積層されている側の面上に、第１の電極体層１０を配置し、ｎ型酸化ガリウム半導体層３０の他方の面に、第２の電極体層４０を配置して、図１Ａに示すような、半導体装置１が形成される。
なお、図１Ｂ～Ｆは、本開示の半導体装置を限定する趣旨ではない。
また、マスキング、エッチング、及びｐ型半導体層の堆積は、半導体装置を製造するために用いられる任意の方法を採用することができる。
《第２の実施形態》
本開示の第２の実施形態に従う半導体装置は、上記の本開示の第１の実施形態を前提として、ｎ型酸化ガリウム半導体層が、複数のｐ型半導体層が積層されている側に、複数のトレンチ構造を有している。ここで、複数のｐ型半導体層は、複数のトレンチ構造の凹部内に、凹部の深さよりも低い厚さで積層されている、第１のｐ型半導体層、及び複数のトレンチ構造間の凸部上に積層されている、第２のｐ型半導体層を有している。また、複数のｐ型半導体層それぞれのうち、第１のｐ型半導体層と第２のｐ型半導体層とが、最も近接している。そして、第１の電極体層は、第１のｐ型半導体層及び第２のｐ型半導体層と接し、かつ複数のトレンチ構造の側面において、ｎ型酸化ガリウム半導体層と接するようにして積層されている。
より具体的には、本開示の第２の実施形態に従う半導体装置は、例えば図２Ａに示すような構造を有している。
図２Ａは、本開示の第２の実施形態に従う半導体装置２を示す模式図である。
図２Ａに示すように、本開示の第２の実施形態に従う半導体装置２において、ｎ型酸化ガリウム半導体層３０は、複数のｐ型半導体層２１、２３が積層されている側に、複数のトレンチ構造３１を有している。複数のｐ型半導体層２１，２３は、複数のトレンチ構造３１の凹部内に、凹部の深さよりも低い厚さで積層されている、第１のｐ型半導体層２１、及び複数のトレンチ構造３１間の凸部３３上に積層されている、第２のｐ型半導体層２３を有している。ここで、複数のｐ型半導体層２１，２３それぞれのうち、第１のｐ型半導体層２１及び第２のｐ型半導体層２３が、最も近接している。そして、第１の電極体層１０は、第１のｐ型半導体層２１及び第２のｐ型半導体層２３と接し、かつ複数のトレンチ構造３１の側面において、ｎ型酸化ガリウム半導体層３０と接するようにして積層されている。
図２Ａにおいて、第１のｐ型半導体層２１と第２のｐ型半導体層２３との間の最短距離ｄ２は、０．４μｍ～１．０μｍである。
ｎ型酸化ガリウム半導体層と異種材料であるｐ型半導体層とを用いた半導体装置を形成する場合、ｎ型酸化ガリウム半導体層にイオン注入を行うことによってｐ型半導体層を形成することはできない。このような場合、例えば、上記で説明した、図１Ｂ～１Ｇに示す方法によって図１Ａに示すような構成の半導体装置１を製造することが考えられる。
図１Ａが示すような構成において、耐圧性の向上及び抵抗の低減を両立するためには、トレンチ構造３１間の凸部３３の幅を０．４μｍ～１．０μｍで形成することが求められる。
しかしながら、この様な狭い幅でトレンチ構造３１を形成するためには、微細な加工を要する。
この点に関して、本開示の第２の実施形態に従う半導体装置２は、複数のトレンチ構造３１の凹部内に、凹部の深さよりも低い厚さで積層されている、第１のｐ型半導体層２１、及び複数のトレンチ構造３１間の凸部３３上に積層されている、第２のｐ型半導体層２３が、最も近接している２つのｐ型半導体層２１、２３同士となる。そのため、最も近接しているｐ型半導体層２１、２３同士の最小距離ｄ２は、半導体装置の厚さ方向になる。
したがって、本開示の第２の実施形態に従う半導体装置２では、トレンチ構造３１の深さ及び／又は第１のｐ型半導体層２１の厚さを調節することで、最小距離ｄ２を調節できる。これにより、最も近接している２つのｐ型半導体層２１、２３同士の距離ｄ２が０．４μｍ～１．０μｍである半導体装置を、より簡易な方法によって製造することができる。
本開示の第２の実施形態に従う半導体装置２は、例えば図１Ｂ～１Ｅ及び図２Ｂに示すようにして形成することができる。具体的には、図１Ｂ～１Ｅに示すようにしてｎ型酸化ガリウム半導体層３０にエッチングを行った後、図２Ｂに示すようにして、ｎ型酸化ガリウム半導体層３０の一方の面、すなわちトレンチ構造が形成された面に、第１のｐ型半導体層２１及び第２のｐ型半導体層２３を積層する。最後に、ｎ型酸化ガリウム半導体層３０の一方の面、すなわち第１のｐ型半導体層２１及び第２のｐ型半導体層２３が積層されている側の面上に、第１の電極体層１０を配置し、ｎ型酸化ガリウム半導体層３０の他方の面に、第２の電極体層４０を配置して、図２Ａに示すような、半導体装置２が形成される。
なお、図２Ａ及びＢは、本開示の半導体装置を限定する趣旨ではない。
ここで、第１の空乏層と第２の空乏層とがそれぞれ形成される位置関係は、隣り合う第１のｐ型半導体層と第２のｐ型半導体層の最短距離の大きさによって制御することができる。また、空乏層の大きさは、ｎ型酸化ガリウム半導体層におけるドーピング密度によって制御することができる。
したがって、第１の電極体層の第２の電極体層に対する相対電位が０Ｖの状態において、第１のｐ型半導体層とｎ型酸化ガリウム半導体層との間に形成される、第１の空乏層と、第２のｐ型半導体層とｎ型酸化ガリウム半導体層との間に形成される、第２の空乏層とが、互いに連結するように、隣り合う第１のｐ型半導体層と第２のｐ型半導体層の最短距離及びｎ型酸化ガリウム半導体層におけるドーピング密度を設計することができる。
《第３の実施形態》
本開示の第３の実施形態に従う半導体装置は、上記の本開示の第２の実施形態を前提として、複数のトレンチ構造を有している周辺耐圧構造を更に有している。本開示の第３の実施形態に従う半導体装置は、周辺耐圧構造において、複数のトレンチ構造の凹部内に、凹部の深さよりも低い厚さで積層されている、第３のｐ型半導体層、及び複数のトレンチ構造間の凸部上に積層されている、第４のｐ型半導体層を有している。また、複数のｐ型半導体層それぞれのうち、第３のｐ型半導体層及び第４のｐ型半導体層が、最も近接している。
複数の第３のｐ型半導体層は、厚さが互いに異なるものを２つ以上有していることができる。すなわち、第３のｐ型半導体層と第４のｐ型半導体層との最短距離が異なる、２つ以上の第３のｐ型半導体層と第４のｐ型半導体層との組合せが存在していることができる。
特に、半導体装置の中央側から外側に向かうにつれて、最も近接している第３のｐ型半導体層と第４のｐ型半導体層との最短距離が大きくなっていることができる。なお、半導体装置の中央側とは、第１の電極体層が配置されている側である。すなわち、言い換えると、周辺耐圧構造は、第１の電極体層から近い側から遠い側に向かうにつれて、第３のｐ型半導体層と第４のｐ型半導体層との最短距離が大きくなっていることができる。
図３は、本開示の第３の実施形態に従う半導体装置における、周辺耐圧構造３を示す模式図である。
図３に示すように、周辺耐圧構造３は、複数のトレンチ構造３１を有している。周辺耐圧構造３は、第３のｐ型半導体層５１及び第４のｐ型半導体層５３を有している。第３のｐ型半導体層５１は、複数のトレンチ構造３１の凹部内に、凹部の深さよりも小さい厚さで積層されている。第４のｐ型半導体層５３は、複数のトレンチ構造３１間の凸部３３上に積層されている。複数のｐ型半導体層５１、５３それぞれのうち、第３のｐ型半導体層５１及び第４のｐ型半導体層５３が、最も近接している。
ここで、図３に示すように、周辺耐圧構造３は、中央側から外側に向かうにつれて、第３のｐ型半導体層５１の厚さが小さくなっている。これにより、周辺耐圧構造３は、中央側から外側に向かうにつれて、第３のｐ型半導体層５１と第４のｐ型半導体層５３との最短距離ｄ３ａ～ｄが大きくなっている。
なお、図３は、本開示の半導体装置を限定する趣旨ではない。
《参考例１～１０》
〈参考例１〉
ＳｉＣを用いて、ＪＢＳダイオード、すなわち参考例１～１０の半導体装置を作製した。ｎ型半導体層のドーピング密度は、２．４×１０１６ｃｍ－３であった。ｐ型半導体層は、ＳｉＣにアクセプタとしてのＡｌをイオン注入（１×１０１９ｃｍ－３）して形成した。ｐ型半導体層のそれぞれに対して最も近接しているｐ型半導体層までの最短距離（ピッチ）は、１．０μｍとした。
具体的には、図４Ａ～Ｅに示すような方法によって形成した。
すなわち、まず、図４Ａに示すように、ＳｉＣにドーパントをドープしてｎ型半導体層６０を形成した。次いで、図４Ｂに示すように、ｎ型半導体層６０の一方の表面に、一定の間隔をあけてマスキング１００を配置した。その後、図４Ｃに示すように、Ａｌをイオン注入して、複数のｐ型半導体層７０を形成した。次いで、図４Ｄに示すように、ｎ型半導体層６０の一方の表面からマスキング１００を除去した。最後に、図４Ｅに示すように、ｎ型半導体層６０の両面に第１の電極体層１０及び第２の電極体層４０を配置した。
表１に参考例１の構成を示す。
〈参考例２～１０〉
ｐ型半導体層のそれぞれに対して最も近接しているｐ型半導体層までの最短距離（ピッチ）を、それぞれ順に２．０μｍ、３．０μｍ、４．０μｍ、５．０μｍ、７．０μｍ、８．０μｍ、９．０μｍ、１０．０μｍ、及び１２．０μｍとしたことを除いて参考例１と同様にして、参考例２～１０の半導体装置を作製した。
表１に参考例２～１０の構成を示す。
〈試験〉
各例の半導体装置の電極体間に、順方向に電流を流し、１．０ｍＡとなるときの電極体間の電圧値（Ｖ）を測定した。また、１００Ａ／ｃｍ２におけるオン抵抗を測定した。
表１に各例の試験結果を示す。
〈結果〉
表１に参考例１～１０の半導体装置の構成及び試験結果を示す。また、図５に参考例１～１０の半導体装置に関する耐圧とピッチの長さとの関係を示す。
Figure 0007468432000001
表１及び図５に示すようにピッチ、すなわちｐ型半導体層のそれぞれに対して最も近接しているｐ型半導体層までの最短距離が小さくなるに従い、耐圧は増加し、同時にオン抵抗も増加した。
《実施例１～５及び比較例１～８》
〈実施例１〉
ｎ型酸化ガリウム半導体層（ドープ密度５×１０１７ｃｍ－３）、及びｐ型半導体層としてのＮｉＯを用いて、図１Ａ～１Ｇに示すような方法によって、実施例１の半導体装置を作製した。
具体的には、まず、図１Ｂに示すｎ型酸化ガリウム半導体層３０に対して、図１Ｃに示すように、マスキング１００を形成した。次いで、図１Ｄに示すように、エッチングによりｎ型酸化ガリウム半導体層３０の一方の面側にトレンチ構造３１を形成し、図１Ｅに示すように、マスキング１００を除去した。その後、図１Ｆに示すように、ｐ型半導体層２１、２３を堆積させた。ここで、図１Ｇに示すように、ｐ型半導体層２１、２３のうち、トレンチ構造３１の凹部内に堆積したｐ型半導体層２１は残して、トレンチ構造３１の凸部３３上に堆積したｐ型半導体層２３を除去した。最後に、ｎ型酸化ガリウム半導体層３０の一方の面、すなわちｐ型半導体層２１が積層されている側の面上に、第１の電極体層１０を配置し、ｎ型酸化ガリウム半導体層３０の他方の面に、第２の電極体層４０を配置して、図１Ａに示すような、半導体装置１を作製した。
ここで、ピッチ、すなわちｐ型半導体層２１のそれぞれに対して最も近接しているｐ型半導体層２１までの最短距離ｄ１は、０．４μｍであった。
表２に実施例１の構成を示す。
〈実施例２～４〉
ピッチ、すなわちｐ型半導体層のそれぞれに対して最も近接しているｐ型半導体層までの最短距離を、それぞれ順に、０．５μｍ、０．７μｍ、及び１．０μｍとしたことを除いて実施例１と同様にして、実施例２～４の半導体装置を作製した。
表２に実施例２～４の構成を示す。
〈実施例５〉
ｎ型酸化ガリウム半導体層（ドープ密度５×１０１７ｃｍ－３）、及びｐ型半導体層としてのＮｉＯを用いて、図１Ｂ～１Ｅ及び図２Ｂに示すような方法によって、実施例５の半導体装置を作製した。
具体的には、図１Ｂ～１Ｅに示すようにしてｎ型酸化ガリウム半導体層３０にエッチングを行った後、図２Ｂに示すようにして、ｎ型酸化ガリウム半導体層３０の一方の面、すなわちトレンチ構造３１が形成された面に、第１のｐ型半導体層２１及び第２のｐ型半導体層２３を積層した。最後に、ｎ型酸化ガリウム半導体層３０の一方の面、すなわちｐ型半導体層２１、２３が積層されている側の面上に、第１の電極体層１０を配置し、ｎ型酸化ガリウム半導体層３０の他方の面に、第２の電極体層４０を配置した。
ここで、ピッチ、すなわち第１のｐ型半導体層２１と第２のｐ型半導体層２３との最短距離ｄ２は、１．０μｍであった。なお、実施例５におけるピッチは、実施例１～４と異なり、半導体装置２の厚さ方向に関する、第１のｐ型半導体層２１と第２のｐ型半導体層２３との距離である。
表２に実施例５の構成を示す。
〈試験〉
各例の半導体装置の電極体間に、順方向に電流を流し、１．０ｍＡとなるときの電極体間の電圧値（Ｖ）を測定した。また、１００Ａ／ｃｍ２におけるオン抵抗を測定した。
表２に各例の試験結果を示す。
〈比較例１～８〉
ピッチ、すなわちｐ型半導体層のそれぞれに対して最も近接しているｐ型半導体層までの最短距離を、それぞれ順に、０．２μｍ、０．３μｍ、１．５μｍ、２．０μｍ、２．５μｍ、３．０μｍ、３．５μｍ、及び４．０μｍとしたことを除いて実施例１と同様にして、比較例１～８の半導体装置を作製した。
表２に比較例１～８の構成を示す。
〈結果〉
表２に実施例１～５及び比較例１～８の半導体装置の構成及び試験結果を示す。また、図６に実施例１～５及び比較例１～８の半導体装置に関する耐圧とピッチの長さとの関係を示す。
Figure 0007468432000002
表２及び図６に示すように、ピッチ、すなわちｐ型半導体層のそれぞれに対して最も近接しているｐ型半導体層までの最短距離が小さくなるに従い、耐圧は増加し、同時にオン抵抗も増加した。
また、表２及び図６に示すように、ピッチが１．０μｍ以上であった実施例１～５とピッチが１．０μｍ超であった比較例３～８を比較すると、ピッチが１．０μｍ以下になると、耐圧が急激に増加した。他方、表２及び図６に示すように、ピッチが１．０μｍ以上であった実施例１～５とピッチが０．４μｍ未満であった比較例１及び２を比較すると、ピッチが０．４μｍ未満となると、耐圧の増加に対するオン抵抗の増加が急激に大きくなった。
１及び２ 半導体装置
３ 周辺耐圧構造
１０ 第１の電極体層
２０ ｐ型半導体層
２１ 第１のｐ型半導体層
２３ 第２のｐ型半導体層
３０ ｎ型酸化ガリウム半導体層
３１ トレンチ構造
３３ 凸部
４０ 第２の電極体層
５１ 第３のｐ型半導体層
５３ 第４のｐ型半導体層
６０ ｎ型半導体層
７０ ｐ型半導体層
１００ マスキング

Claims (5)

  1. 第１の電極体層、複数のｐ型半導体層、ｎ型酸化ガリウム半導体層、及び第２の電極体層を有しており、
    複数の前記ｐ型半導体層は、前記ｎ型酸化ガリウム半導体層と接するようにして、前記ｎ型酸化ガリウム半導体層の一方の面側に積層されており、
    前記第１の電極体層は、複数の前記ｐ型半導体層と接し、かつ複数の前記ｐ型半導体層同士が離間している部分において前記ｎ型酸化ガリウム半導体層と接するようにして、前記ｎ型酸化ガリウム半導体層の前記一方の面側に積層されており、
    前記第２の電極体層は、前記ｎ型酸化ガリウム半導体層と接するようにして、前記ｎ型酸化ガリウム半導体層の他方の面側に積層されている、
    半導体装置であって、
    前記ｐ型半導体層のそれぞれに対して最も近接している前記ｐ型半導体層までの最短距離は、０．４μｍ～１．０μｍｍであり、
    前記ｎ型酸化ガリウム半導体層は、複数の前記ｐ型半導体層が積層されている側に、複数のトレンチ構造を有しており、
    複数の前記ｐ型半導体層は、
    複数の前記トレンチ構造の凹部内に、前記凹部の深さよりも低い厚さで積層されている、第１のｐ型半導体層、及び
    複数の前記トレンチ構造間の凸部上に積層されている、第２のｐ型半導体層を有しており、かつ
    前記第１のｐ型半導体層と前記第２のｐ型半導体層とが、最も近接しており、
    前記第１の電極体層は、前記第１のｐ型半導体層及び前記第２のｐ型半導体層と接し、かつ複数の前記トレンチ構造の側面において、前記ｎ型酸化ガリウム半導体層と接するようにして積層されており、
    複数の前記トレンチ構造を有している周辺耐圧構造を更に有しており、
    前記周辺耐圧構造において、
    複数の前記トレンチ構造の凹部内に、前記凹部の深さよりも低い厚さで積層されている、第３のｐ型半導体層、及び
    複数の前記トレンチ構造間の凸部上に積層されている、第４のｐ型半導体層を有しており、かつ
    前記第３のｐ型半導体層と前記第４のｐ型半導体層とが、最も近接している、
    半導体装置。
  2. 前記第１の電極体層の前記第２の電極体層に対する相対電位が０Ｖの状態において、前記第１のｐ型半導体層と前記ｎ型酸化ガリウム半導体層との間に形成される、第１の空乏層と、前記第２のｐ型半導体層と前記ｎ型酸化ガリウム半導体層との間に形成される、第２の空乏層とが、互いに連結するように、隣り合う前記第１のｐ型半導体層と前記第２のｐ型半導体層の最短距離及び前記ｎ型酸化ガリウム半導体層におけるドーピング密度が設計されており、かつ
    前記第２の電極体層がオーミック電極である、
    請求項１に記載の半導体装置。
  3. 複数の前記第３のｐ型半導体層は、厚さが互いに異なるものを２つ以上有している、
    請求項１又は２に記載の半導体装置。
  4. 半導体装置の中央側から外側に向かうにつれて、最も近接している前記第３のｐ型半導体層と前記第４のｐ型半導体層との最短距離が大きくなっている、
    請求項１～３のいずれか一項に記載の半導体装置。
  5. 前記ｎ型酸化ガリウム半導体層は、ドーピング密度が３×１０１７ｃｍ－３以上である酸化ガリウム基板である、請求項１～４のいずれか一項に記載の半導体装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024122610A1 (ja) * 2022-12-09 2024-06-13 株式会社タムラ製作所 ジャンクションバリアショットキーダイオード及びその製造方法
CN118073402A (zh) * 2024-04-19 2024-05-24 无锡松煜科技有限公司 一种氧化镓sbd器件及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008235588A (ja) 2007-03-20 2008-10-02 Sanyo Electric Co Ltd ショットキーバリアダイオード
JP2014060322A (ja) 2012-09-19 2014-04-03 Mitsubishi Electric Corp 半導体装置
JP2014120685A (ja) 2012-12-18 2014-06-30 Toshiba Corp 半導体装置
JP2017050398A (ja) 2015-09-02 2017-03-09 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP2019036593A (ja) 2017-08-10 2019-03-07 株式会社タムラ製作所 ダイオード
WO2020013242A1 (ja) 2018-07-12 2020-01-16 株式会社Flosfia 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008235588A (ja) 2007-03-20 2008-10-02 Sanyo Electric Co Ltd ショットキーバリアダイオード
JP2014060322A (ja) 2012-09-19 2014-04-03 Mitsubishi Electric Corp 半導体装置
JP2014120685A (ja) 2012-12-18 2014-06-30 Toshiba Corp 半導体装置
JP2017050398A (ja) 2015-09-02 2017-03-09 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP2019036593A (ja) 2017-08-10 2019-03-07 株式会社タムラ製作所 ダイオード
WO2020013242A1 (ja) 2018-07-12 2020-01-16 株式会社Flosfia 半導体装置

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