CN110832644B - 肖特基势垒二极管 - Google Patents
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Abstract
提供一种包括Ga2O3系半导体的肖特基势垒二极管，其具有比以往的肖特基势垒二极管低的开启电压。作为一个实施方式，提供肖特基势垒二极管(1)，其具备：半导体层(10)，其包括Ga2O3系单晶；阳极电极(11)，其与导体层(10)形成肖特基接合，并且与半导体层(10)接触的部分包括Mo或者W；以及阴极电极(12)，肖特基势垒二极管(1)的开启电压为0.3V以上且0.5V以下。
Description
技术领域
本发明涉及肖特基势垒二极管。
背景技术
以往，已知有包括Pt的肖特基电极连接到Ga2O3单晶的肖特基势垒二极管(例如，参照非专利文献1)。非专利文献1所记载的肖特基势垒二极管的开启电压(正向电压)为1.23V。
另外，以往已知有具有Ni/Au层叠结构的肖特基电极连接到Ga2O3单晶上的肖特基势垒二极管(例如，参照非专利文献2)。
另外，以往已知具有包含从Au、Pd、Pt、Ni、Mo、W、Ta、Nb、Cr、Ag、In、以及Al的组选出的其中1者的肖特基电极的肖特基二极管(例如，参照专利文献1)。
另外，已知在半导体层中使用了Si的沟槽MOS型肖特基势垒二极管和在半导体层中使用了SiC的沟槽MOS型肖特基势垒二极管(例如，非专利文献3、4)。
现有技术文献
专利文献
专利文献1：特许第5874946号公报
非专利文献
非专利文献1：Kohei Sasaki et al.,“Ga2O3 Schottky Barrier DiodesFabricated by Using Single-Crystalβ-Ga2O3(010)Substrates”,IEEE ElectronDevice Letters,April 2013,Vol.34,No.4,pp.493-495.
非专利文献2：Toshiyuki Oishi et al.,“Conduction mechanism in highlydopedβ-Ga2O3(-201)single crystals grown by edge-defined film-fed growthmethod and their Schottky barrier diodes”,Japanese Journal of AppliedPhysics,2016,55,030305.
非专利文献3：T.Shimizu et al.,Proceedings of 2001InternationalSymposium on Power Semiconductor Devices&ICs,Osaka,pp.243-246(2001).
非专利文献4：V.Khemka,et al.,IEEE ELECTRON DEVICE LETTERS,VOL.21,NO.5,MAY 2000,pp.286-288
发明内容
发明要解决的问题
一般，肖特基势垒二极管需要根据其用途来变更开启电压。因此，对于具有Ga2O3系的半导体层的肖特基势垒二极管，也要求其具有与以往不同的范围的开启电压，特别是要求其具有能够将正向损耗抑制得低的低的开启电压。
因此，本发明的目的在于，提供一种包括Ga2O3系半导体的肖特基势垒二极管，其具有比以往的肖特基势垒二极管低的开启电压。
用于解决问题的方案
为了达到上述目的，本发明的一方面提供下述[1]～[3]的肖特基势垒二极管。
[1]一种肖特基势垒二极管，具备：半导体层，其包括Ga2O3系单晶；阳极电极，其与上述半导体层形成肖特基接合，并且与上述半导体层接触的部分包括Mo或者W；以及阴极电极，开启电压为0.3V以上且0.5V以下。
[2]一种肖特基势垒二极管，具备：第1半导体层，其包括Ga2O3系单晶，具有在其一个面上开口的沟槽；第2半导体层，其层叠于上述第1半导体层的上述沟槽未开口的面，包括Ga2O3系单晶；绝缘膜，其覆盖上述沟槽的内表面；沟槽MOS势垒，其以被上述绝缘膜覆盖的方式埋入在上述沟槽内；阳极电极，其与上述沟槽MOS势垒接触，与上述第1半导体层形成肖特基接合，并且与上述第1半导体层接触的部分包括Mo或者W；以及阴极电极，其连接到上述第2半导体层。
[3]根据上述[2]所述的肖特基势垒二极管，开启电压为0.4V以上且0.6V以下。
发明效果
根据本发明，能够提供一种包括Ga2O3系半导体的肖特基势垒二极管，其具有比以往的肖特基势垒二极管低的开启电压。
附图说明
图1是第1实施方式的肖特基势垒二极管1的垂直截面图。
图2A是第2实施方式的沟槽MOS型肖特基势垒二极管的垂直截面图。
图2B是将沟槽MOS势垒与阳极电极形成为一体的情况下的沟槽的周边进行了放大的图。
图3A是示出第2实施方式的沟槽MOS型肖特基势垒二极管的制造工序的垂直截面图。
图3B是示出第2实施方式的沟槽MOS型肖特基势垒二极管的制造工序的垂直截面图。
图3C是示出第2实施方式的沟槽MOS型肖特基势垒二极管的制造工序的垂直截面图。
图4A是示出第2实施方式的沟槽MOS型肖特基势垒二极管的制造工序的垂直截面图。
图4B是示出第2实施方式的沟槽MOS型肖特基势垒二极管的制造工序的垂直截面图。
图4C是示出第2实施方式的沟槽MOS型肖特基势垒二极管的制造工序的垂直截面图。
图5A是示出第2实施方式的沟槽MOS型肖特基势垒二极管的制造工序的垂直截面图。
图5B是示出第2实施方式的沟槽MOS型肖特基势垒二极管的制造工序的垂直截面图。
图6是示出实施例1的、阳极电极的材料与肖特基势垒二极管的开启电压的关系的坐标图。
图7A示出实施例2的沟槽MOS型肖特基势垒二极管和比较例的通常的肖特基势垒二极管的正向特性。
图7B示出实施例2的沟槽MOS型肖特基势垒二极管和比较例的通常的肖特基势垒二极管的反向特性。
图8A示出实施例2的沟槽MOS型肖特基势垒二极管和比较例的市售的SiC肖特基势垒二极管的正向特性。
图8B示出实施例2的沟槽MOS型肖特基势垒二极管和比较例的市售的SiC肖特基势垒二极管的反向特性。
具体实施方式
〔第1实施方式〕
(肖特基势垒二极管的构成)
图1是第1实施方式的肖特基势垒二极管1的垂直截面图。肖特基势垒二极管1是纵型的肖特基势垒二极管，具有：半导体层10；阳极电极11，其形成在半导体层10的一个面上；以及阴极电极12，其形成在半导体层10的另一个面上。
半导体层10是包括Ga2O3系单晶的平板状的构件，典型的是Ga2O3系基板。半导体层10可以是无掺杂(未有意掺杂)的，也可以含有Si、Sn等掺杂物。例如优选半导体层10的载流子浓度为1×1015cm-3以上且1×1018cm-3以下。
在此，所谓Ga2O3系单晶，是指Ga2O3单晶或者添加有Al、In等元素的Ga2O3单晶。例如，可以是作为添加有Al和In的Ga2O3单晶的(GaxAlyIn(1-x-y))2O3(0＜x≤1，0≤y＜1，0＜x+y≤1)单晶。在添加了Al的情况下，带隙会变宽，在添加了In的情况下，带隙会变窄。此外，上述的Ga2O3单晶例如具有β型的晶体结构。
为了确保肖特基势垒二极管1的足够的耐压特性，优选半导体层10的厚度为100nm以上。肖特基势垒二极管1的耐压由半导体层10的厚度和载流子浓度决定。此外，半导体层10的厚度的上限没有特别限制，但随着厚度的增加，厚度方向的电阻会增加，因此，优选在能得到所要求的耐压特性的范围内使半导体层10的厚度尽可能薄。
另外，半导体层10也可以具有包括2层以上的Ga2O3系单晶层的多层结构。在该情况下，例如，半导体层10包括：Ga2O3系单晶基板；以及Ga2O3系单晶膜，其在Ga2O3系单晶基板上外延生长。在阳极电极11连接到Ga2O3系单晶膜且阴极电极12连接到Ga2O3系单晶基板的情况下，例如，Ga2O3系单晶膜的载流子浓度设定为1×1015cm-3以上且1×1017cm-3以下，Ga2O3系单晶基板的载流子浓度设定为1×1017cm-3以上且4×1019cm-3以下。
阳极电极11的与半导体层10接触的部分包括Mo(钼)或者W(钨)。即，在阳极电极11具有单层结构的情况下，其整体包括Mo或者W，在阳极电极11具有多层结构的情况下，其中的与半导体层10接触的层包括Mo或者W。在任何一个情况下，均在阳极电极11的包括Mo或者W的部分与半导体层10的界面形成肖特基势垒，在阳极电极11与半导体层10之间形成肖特基接合。
在阳极电极11的与半导体层10接触的部分包括Mo的情况下，肖特基势垒二极管1的开启电压为0.3V以上且0.5V以下。另外，在阳极电极11的与半导体层10接触的部分包括W的情况下，肖特基势垒二极管1的开启电压为0.3V以上且0.5V以下。
优选阳极电极11的包括Mo或者W的部分的厚度为10nm以上。在厚度不到10nm的情况下，有可能产生针孔而得不到良好的整流性。若阳极电极11的包括Mo或者W的部分的厚度为10nm以上，则能得到良好的整流性。另外，在阳极电极11具有单层结构的情况下，电流值上升后的微分导通电阻变小。
另外，对于阳极电极11的包括Mo或者W的部分的厚度的上限，没有来自元件的性能方面的制约。
在阳极电极11具有层叠结构的情况下，例如，在包括Mo或者W的层之上层叠Au层。该Au层用于降低电极自身的配线电阻。为了降低配线电阻，Au层的厚度是越厚越好，但从制造成本方面出发，优选Au层的厚度为10μm以下。
阴极电极12的与半导体层10接触的部分包括与Ga2O3系单晶形成欧姆接合的Ti等金属，阴极电极12与半导体层10形成欧姆接合。即，阴极电极12在具有单层结构的情况下，其整体包括Ti等，在具有多层结构的情况下，其中的与半导体层10接触的层包括Ti等。作为阴极电极12的多层结构，例如可举出Ti/Au或者Ti/Al。
在肖特基势垒二极管1中，通过向阳极电极11与阴极电极12之间施加正向的电压(阳极电极11侧为正电位)，从半导体层10观看的阳极电极11与半导体层10的界面的能垒下降，电流从阳极电极11流向阴极电极12。另一方面，在向阳极电极11与阴极电极12之间施加了反向的电压(阳极电极11侧为负电位)时，由于肖特基势垒，电流不流动。
(肖特基势垒二极管的制造方法)
以下，说明肖特基势垒二极管1的制造方法的一例。
首先，将通过FZ(Floating Zone：浮区)法、EFG(Edge Defined Film Fed Growth：限边馈膜生长)法等熔体生长法培育出的Ga2O3系单晶的块状晶体切片，对表面进行研磨，从而形成作为半导体层10的Ga2O3系基板。
接着，对半导体层10的正面和背面实施使用了硫酸过氧化氢水溶液(例如，体积比为硫酸：过氧化氢：水＝4：1：1)的预处理。另外，在使用盐酸、硝酸、硫酸、氢氟酸、缓冲氢氟酸等硫酸过氧化氢水溶液以外的处理液的情况下，在由这些处理液处理之后进行使用了硫酸过氧化氢水溶液的处理。在预处理的最后不进行使用了硫酸过氧化氢水溶液的处理的情况下，肖特基势垒二极管1的开启电压有可能不依赖于阳极电极11的材料而被固定为0.8～1.0V左右。
接着，通过真空蒸镀等，在半导体层10的正面和背面分别形成阳极电极11和阴极电极12。阳极电极11也可以通过光蚀刻(photo etching)等而被图案化成圆形等规定的形状。
〔第2实施方式〕
(沟槽MOS型肖特基势垒二极管的构成)
图2A是第2实施方式的沟槽MOS型肖特基势垒二极管2的垂直截面图。沟槽MOS型肖特基势垒二极管2是具有沟槽MOS区域的纵型的肖特基势垒二极管。
沟槽MOS型肖特基势垒二极管2具有层叠的第1半导体层20和第2半导体层21，阳极电极23连接到第1半导体层20，阴极电极24连接到第2半导体层21。
第1半导体层20具有在与第2半导体层21相反的一侧的面27上开口的沟槽22。沟槽22的内表面被绝缘膜25覆盖，在沟槽22内以被绝缘膜25覆盖的方式埋入有沟槽MOS势垒26。阳极电极23与沟槽MOS势垒26接触。
另外，沟槽MOS型肖特基势垒二极管2为了抑制电极端部处的绝缘击穿，使耐压提高，而具有场板结构。在第1半导体层20的面27上的阳极电极23的周围设置有包括SiO2等电介质的电介质膜28，阳极电极23的边缘搭在该电介质膜28之上。
在沟槽MOS型肖特基势垒二极管2中，通过向阳极电极23与阴极电极24之间施加正向电压(阳极电极23侧为正电位)，从第1半导体层20观看的阳极电极23与第1半导体层20的界面的能垒下降，电流从阳极电极23流向阴极电极24。
另一方面，在向阳极电极23与阴极电极24之间施加了反向电压(阳极电极23侧为负电位)时，由于肖特基势垒，电流不流动。当向阳极电极23与阴极电极24之间施加反向电压时，耗尽层会从阳极电极23与第1半导体层20的界面以及绝缘膜25与第1半导体层20的界面扩大。
一般，肖特基势垒二极管的反向漏电流的上限被设为1μA。在本实施方式中，将流过1μA的漏电流时的反向电压定义为耐压。
例如，根据“松波弘之、大谷升、木本恒畅、中村孝著，‘半導体SiC技術と応用(半导体SiC技术与应用)’，第2版，日刊工业新闻社，2011年9月30日，p.355”所记载的、以SiC为半导体层的肖特基势垒二极管中的反向漏电流的肖特基界面电场强度依赖性的数据，反向漏电流的电流密度为0.0001A/cm2时的肖特基电极正下方的电场强度为大约0.8MV/cm。在此，0.0001A/cm2是在尺寸为1mm×1mm的肖特基电极中流过1μA的电流时的肖特基电极正下方的电流密度。
因此，即使半导体材料自身的击穿场强为几MV/cm，若肖特基电极正下方的电场强度超过0.8MV/cm，则也会有超过1μA的漏电流流过。
例如，在不具有用于抑制肖特基电极正下方的电场强度的特别结构的以往的肖特基势垒二极管中，为了得到1200V的耐压，需要将半导体层的施主浓度降低至1015cm-3这一量级且需要使半导体层非常厚，以将肖特基电极正下方的电场强度抑制为0.8MV/cm以下。因此，导通损耗会非常大，难以制作高耐压且低损耗的肖特基势垒二极管。
本实施方式的沟槽MOS型肖特基势垒二极管2由于具有沟槽MOS结构，因此不会增加半导体层的电阻，而能够得到高的耐压。即，沟槽MOS型肖特基势垒二极管2是高耐压且低损耗的肖特基势垒二极管。
此外，作为高耐压且低损耗的肖特基势垒二极管，已知结势垒肖特基(JBS)二极管，但由于p型的Ga2O3难以制造，因此Ga2O3不适合作为需要p型区域的JBS二极管的材料。
第2半导体层21包括含有作为施主的Si、Sn等IV族元素的n型的Ga2O3系单晶。第2半导体层21的施主浓度例如为1.0×1018以上且1.0×1020cm-3以下。第2半导体层21的厚度Ts例如为10～600μm。第2半导体层21例如为Ga2O3系单晶基板。
第1半导体层20包括含有作为施主的Si、Sn等IV族元素的n型的Ga2O3系单晶。第1半导体层20的施主浓度比第2半导体层21的施主浓度低。第1半导体层20例如是在作为Ga2O3系单晶基板的第2半导体层21上外延生长的外延层。
此外，也可以在第1半导体层20与第2半导体层21之间形成含有高浓度的施主的高施主浓度层。即，也可以将第1半导体层20与第2半导体层21隔着高施主浓度层进行层叠。该高施主浓度层例如在使第1半导体层20在作为基板的第2半导体层21上外延生长的情况下使用。在第1半导体层20的生长初期，由于掺杂物的取入量不稳定或者来自作为基板的第2半导体层21的受主杂质的扩散，因此，若使第1半导体层20在第2半导体层21上直接生长，则第1半导体层20的离与第2半导体层21的界面近的区域有时会高电阻化。为了避免这样的问题，而使用高施主浓度层。高施主浓度层的浓度例如设定为比第1半导体层20高的浓度，更优选设定为比第2半导体层21高的浓度。
第1半导体层20的施主浓度越增加，则沟槽MOS型肖特基势垒二极管2的各部分的电场强度越增加。为了将第1半导体层20中的阳极电极23正下方的区域中的最大电场强度、第1半导体层20中的最大电场强度以及绝缘膜25中的最大电场强度抑制得低，优选第1半导体层20的施主浓度为大约1.0×1017cm-3以下。另一方面，施主浓度越小则第1半导体层20的电阻越大，正向损耗越增加，因此，例如在确保1200V以下的耐压的情况下，优选施主浓度为3.0×1016cm-3以上。另外，为了得到更高的耐压，也可以将施主浓度降低至例如1.0×1016cm-3左右。
第1半导体层20的厚度Te越增加，则第1半导体层20中的最大电场强度和绝缘膜25中的最大电场强度越降低。通过将第1半导体层20的厚度Te设为大约3μm以上，能够有效地降低第1半导体层20中的最大电场强度和绝缘膜25中的最大电场强度。从这些电场强度的降低和沟槽MOS型肖特基势垒二极管2的小型化的观点出发，优选第1半导体层20的厚度Te为大约3μm以上且9μm以下。
沟槽MOS型肖特基势垒二极管2的各部分的电场强度会根据沟槽22的深度Dt而变化。为了将第1半导体层20中的阳极电极23正下方的区域中的最大电场强度、第1半导体层20中的最大电场强度以及绝缘膜25中的最大电场强度抑制得低，优选沟槽22的深度Dt为大约1.5μm以上且6μm以下。
沟槽22的宽度Wt越窄则越能够降低导通损耗，但沟槽22的宽度Wt越窄则制造难度越增大，并由此导致制造成品率下降，因此，优选沟槽22的宽度Wt为0.3μm以上且5μm以下。
第1半导体层20的相邻的沟槽22之间的台面形状部分的宽度Wm越减小，则第1半导体层20中的阳极电极23正下方的区域中的最大电场强度越降低。为了将第1半导体层20中的阳极电极23正下方的区域中的最大电场强度抑制得低，优选台面形状部分的宽度Wm为5μm以下。另一方面，台面形状部分的宽度越小则沟槽22的制造难度越增大，因此，优选台面形状部分的宽度Wm为0.25μm以上。
绝缘膜25的介电常数越增加，则绝缘膜25中的最大电场强度越降低，因此，优选绝缘膜25包括介电常数高的材料。例如，作为绝缘膜25的材料，能够使用Al2O3(相对介电常数为大约9.3)、HfO2(相对介电常数为大约22)，但特别优选使用介电常数高的HfO2。
另外，绝缘膜25的厚度Ti越增加，则第1半导体层20中的最大电场强度越降低，但绝缘膜25中的最大电场强度和阳极电极23正下方的区域中的最大电场强度增加。从制造容易性的观点出发，优选绝缘膜25的厚度小，更优选为300nm以下。不过，当然需要是在沟槽MOS势垒26与第1半导体层20之间几乎不会直接流过电流的程度的厚度。
为了使场板结构对耐压的提高效果得以充分发挥，优选阳极电极23与电介质膜28的重叠长度LFP为20μm以上。
阳极电极23的与第1半导体层20接触的部分包括Mo或者W，阳极电极23与第1半导体层20进行肖特基接触。
沟槽MOS势垒26的材料只要具有导电性即可，没有特别限制，例如，能够使用以高浓度进行了掺杂的多晶Si或者Ni、Au等金属。不过，在如图2A所示的那样沟槽MOS势垒26与阳极电极23形成为一体的情况下，阳极电极23的与第1半导体层20接触的部分包括Mo或者W，因此，沟槽MOS势垒26的表层也包括Mo或者W。
图2B是将沟槽MOS势垒26与阳极电极23形成为一体的情况下的沟槽22的周边进行了放大的图。阳极电极23具有与第1半导体层20接触的第1层23a和形成在第1层23a上的第2层23b。沟槽MOS势垒26具有与绝缘膜25接触的第1层26a和形成在第1层26a上的第2层26b。
阳极电极23的第1层23a与沟槽MOS势垒26的第1层26a是连续的一个包括Mo或者W的膜。另外，阳极电极23的第2层23b与沟槽MOS势垒26的第2层26b也是连续的一个包括Au等导体的膜。
在阳极电极23的与第1半导体层20接触的部分(第1层23a)包括Mo或者W的情况下，沟槽MOS型肖特基势垒二极管2的开启电压为0.4V以上且0.6V以下。即使阳极电极的材料是相同的，与第1实施方式的肖特基势垒二极管1相比，开启电压也稍稍变高，这是由于，通过设置沟槽MOS结构，会在台面形状部分形成位垒(potential barrier)。这依赖于台面形状部分的宽度Wm，宽度Wm越小则开启电压越大。
如上所述，沟槽MOS型肖特基势垒二极管2中的电场强度受到相邻的2个沟槽22之间的台面形状部分的宽度、沟槽22的深度Dt、绝缘膜25的厚度Ti等的影响，但几乎不受沟槽22的平面图案影响。因此，第1半导体层20的沟槽22的平面图案没有特别限制。
阴极电极24与第2半导体层21进行欧姆接触。阴极电极24包括Ti等金属。阴极电极24也可以具有将不同的金属膜层叠而成的多层结构，例如Ti/Au或者Ti/Al。为了使阴极电极24与第2半导体层21可靠地进行欧姆接触，优选阴极电极24的与第2半导体层21接触的层包括Ti。
(沟槽MOS型肖特基势垒二极管的制造方法)
以下，示出沟槽MOS型肖特基势垒二极管2的制造方法的一例。
图3A～图3C、图4A～图4C、图5A、图5B是示出第2实施方式的沟槽MOS型肖特基势垒二极管2的制造工序的垂直截面图。
首先，如图3A所示，在Ga2O3系单晶基板等的第2半导体层21上，通过HVPE(HydrideVapor Phase Epitaxy：氢化物气相外延)法等使Ga2O3系单晶外延生长，形成第1半导体层20。
接着，如图3B所示，通过光刻和干式蚀刻等，在第1半导体层20的上表面形成沟槽22。
将干式刻蚀用于沟槽22的形成的情况下的优选条件例如是，蚀刻气体为BCl3(30sccm)，压力为1.0Pa，天线输出为160W，偏置输出为17W，时间为90分钟。
另外，在形成沟槽22后，为了将沟槽的内表面的粗糙或等离子体损伤除去，优选以磷酸进行处理。典型的是，在加热至130～140℃的磷酸中浸渍5～30分钟。
接着，如图3C所示，通过ALD(Atomic Layer Deposition：原子层沉积)法等，以覆盖沟槽22的内表面的方式在第1半导体层20的上表面形成包括HfO2等的绝缘膜25。HfO2的成膜条件没有特别限制，例如，使用TDMAH作为Hf的原料，使用O3作为氧化剂，将TDMAH以0.25秒钟，O3以0.15秒钟交替地供应来进行成膜。此时的基板温度设为250℃。
接着，如图4A所示，通过CMP(Chemical Mechanical Polishing：化学机械抛光)等平坦化处理，将绝缘膜25的沟槽22的外侧的部分(沟槽22之间的台面形状部分上的部分)除去。
接着，如图4B所示，在第1半导体层20的面27上形成电介质膜28。例如，在通过等离子体CVD(Chemical Vapor Deposition：化学气相沉积)或者溅射使SiO2膜沉积到面27的整个面后，通过氟系的干式蚀刻或者是通过采用氢氟酸或缓冲氢氟酸的湿式刻蚀将SiO2膜图案化，从而形成电介质膜28。
接着，如图4C所示，通过电子束蒸镀等，在第2半导体层21的底面形成具有Ti/Au层叠结构等的阴极电极24。其后，在氮气氛中以450℃进行1分钟的加热处理。通过该加热处理，阴极电极24与第2半导体层21之间的接触电阻减小。
接着，如图5A所示，通过电子束蒸镀等，连续且一体地形成具有Cu/Au/Ni层叠结构等的沟槽MOS势垒26和阳极电极23。
在沟槽MOS势垒26和阳极电极23的蒸镀之前，出于将CMP的研磨剂等除去的目的，以硫酸过氧化氢水溶液进行处理。在使用盐酸、硝酸、硫酸、氢氟酸、缓冲氢氟酸等硫酸过氧化氢水溶液以外的处理液的情况下，为了防止开启电压被固定在0.8～1.0V左右，在由这些处理液处理之后进行使用了硫酸过氧化氢水溶液的处理。
接着，如图5B所示，通过光刻和湿式刻蚀等，将阳极电极23图案化成圆形等规定的形状。
(实施方式的效果)
根据上述第1、2实施方式，由于作为肖特基电极的阳极电极的材料使用Mo或者W，从而在具有包括Ga2O3系单晶的半导体层的肖特基势垒二极管中，能够得到比以往低的开启电压。
实施例1
在具有与第1实施方式的肖特基势垒二极管1同样的结构的肖特基势垒二极管中，改变作为肖特基电极的阳极电极的材料而调查了开启电压的变化。
在本实施例中，作为半导体层，使用的是施主浓度为1017cm-3左右且厚度为650μm的无掺杂(未有意添加施主)的Ga2O3基板。
另外，作为阳极电极，通过电子束蒸镀形成了直径为200μm的圆形的电极。在阳极电极的蒸镀前，以硫酸过氧化氢水溶液对半导体层的表面进行了处理。作为阳极电极的材料，使用的是Al、Ti、Mo、W、Fe、Cu、Ni、Pt、Pd。
另外，作为阴极电极，通过电子束蒸镀在半导体层的一部分形成了具有将厚度为50nm的Ti膜与厚度为200nm的Au膜层叠而成的Ti/Au层叠结构的电极。
图6是示出实施例1的、阳极电极的材料与肖特基势垒二极管的开启电压的关系的坐标图。
图6示出了阳极电极的材料为Al、Ti、Mo、W、Fe、Cu、Ni、Pt、Pd时的肖特基势垒二极管的开启电压分别是大约0V、0.05V、0.35V、0.4V、0.55V、0.65V、0.85V、0.95V、0.95V。
这些材料中的Ni、Pt作为与包括Ga2O3系单晶的半导体层接合的肖特基电极的材料是公知的，因此，能得到与使用它们时不同的开启电压的Mo、W作为新的肖特基电极的材料是有意义的。
在阳极电极包括Mo的情况下，肖特基势垒二极管的开启电压将偏差包含在内为0.3V以上且0.5V以下。另外，在阳极电极包括W的情况下，肖特基势垒二极管的开启电压将偏差包含在内也为0.3V以上且0.5V以下。
此外，作为比Mo、W的开启电压低的材料，有Ag这一材料，但经多次实施试验，结果确认了其开启电压的重复再现性极低，不适合作为肖特基势垒二极管的电极材料。
实施例2
制造第2实施方式的沟槽MOS型肖特基势垒二极管2，并调查了台面形状部分的宽度Wm与器件特性的关系，另外，进行了与未形成有沟槽的通常的肖特基势垒二极管的器件特性的比较。
本实施例的沟槽MOS型肖特基势垒二极管2的构成如下所述。
作为第2半导体层21，使用的是厚度为570μm且施主浓度为6×1018cm-3的掺有Sn的Ga2O3基板。作为第1半导体层20，使用的是厚度为5μm且施主浓度为6×1016cm-3的掺有Si的Ga2O3膜。
沟槽22的深度Dt设为2.3μm，宽度Wt设为4μm，台面形状部分的宽度Wm设为2～5μm，阳极电极23与电介质膜28的重叠长度LFP设为50μm。作为绝缘膜25，使用的是厚度为50nm的HfO2膜。
作为沟槽MOS势垒26和阳极电极23，使用的是将厚度为30nm的Mo膜、厚度为3000μm的Au膜以及厚度为50nm的Ni膜层叠而成的Mo/Au/Ni层叠膜。在沟槽22内埋入了Mo膜和Au膜。成为阳极电极23的部分被图案化成直径为400μm的圆形。最上层的Ni膜是为了提高在该图案化中使用的光致抗蚀剂的紧贴性而形成的。
作为阴极电极24，使用的是将厚度为50nm的Ti膜与厚度为200nm的Au膜层叠而成的Ti/Au层叠膜。阴极电极24形成于掺有Sn的Ga2O3基板的背面的整个面，为了降低与掺有Sn的Ga2O3基板的接触电阻，以450℃实施了1分钟的退火处理。
另外，为了进行比较，也在同一外延晶片上制作了未形成有沟槽的试样(通常的肖特基势垒二极管)。
图7A示出实施例2的沟槽MOS型肖特基势垒二极管2和比较例的通常的肖特基势垒二极管的正向特性。
图中的“沟槽SBD”是指沟槽MOS型肖特基势垒二极管2，“SBD”是指作为比较例的未形成有沟槽的通常的肖特基势垒二极管。另外，“2μm”、“3μm”、“4μm”、“5μm”分别表示沟槽MOS型肖特基势垒二极管2的台面形状部分的宽度Wm。
图7A示出了在沟槽MOS型肖特基势垒二极管2中，随着台面形状部分的宽度Wm的缩小而导通电阻上升。这是由于与阳极电极23下的区域中的作为电流路径的台面形状部分的面积相比，作为非电流路径的沟槽22内的部分的面积相对增加了，可以说是合理的结果。
另一方面，沟槽MOS型肖特基势垒二极管2的开启电压几乎不依赖于台面形状部分的宽度Wm，均为大致0.55V。若将偏差包含在内，则实施例2的沟槽MOS型肖特基势垒二极管2的开启电压为0.4V以上且0.6V以下。
另外，如上所述，W作为肖特基势垒二极管1的阳极电极的材料具有与Mo相近的特性，因此，在沟槽MOS型肖特基势垒二极管2中使用W来取代Mo的情况下，也会发挥相近的特性，开启电压将偏差包含在内为0.4V以上且0.6V以下。
在如第2实施方式的沟槽MOS型肖特基势垒二极管2这样的沟槽MOS型肖特基势垒二极管中，若开启电压为0.4V以上，则反向漏电会被有效地抑制，因此，通过将Mo或者W用作阳极电极的材料，既能够有效地抑制反向漏电，又能够使开启电压变小。
另外，图7A示出了沟槽MOS型肖特基势垒二极管2与通常的肖特基势垒二极管相比导通电阻较高。这是由于通过设置沟槽MOS结构而电流路径变窄了，可以说这也是合理的结果。
图7B示出实施例2的沟槽MOS型肖特基势垒二极管2和比较例的通常的肖特基势垒二极管的反向特性。
根据图7B，沟槽MOS型肖特基势垒二极管2的漏电流比未形成有沟槽的通常的肖特基势垒二极管的漏电流低了几个数量级，由沟槽MOS结构带来的耐压上升效果得到了确认。另外可知，台面形状部分的宽度Wm越窄，则反向漏电流越小。
图8A示出实施例2的沟槽MOS型肖特基势垒二极管2和比较例的市售的SiC肖特基势垒二极管的正向特性。此外，图8A和后述的图8B的沟槽MOS型肖特基势垒二极管2的台面形状部分的宽度Wm为2μm。
图中的“SBD1”、“SBD2”、“SBD3”是指不同的3种市售的SiC肖特基势垒二极管。
根据图8A，阳极电极使用了Mo的沟槽MOS型肖特基势垒二极管2的开启电压比市售的SiC肖特基势垒二极管的开启电压低，以低损耗进行动作这一点得到了确认。
图8B示出实施例2的沟槽MOS型肖特基势垒二极管2和比较例的市售的SiC肖特基势垒二极管的反向特性。
根据图8B，沟槽MOS型肖特基势垒二极管2的反向漏电流被抑制为与市售的SiC肖特基势垒二极管同等的程度。
图8A、图8B所示的结果是Ga2O3肖特基势垒二极管的性能超过了SiC肖特基势垒二极管的性能的首次的动作实证。
以上说明了本发明的实施方式、实施例，但本发明不限于上述实施方式、实施例，能在不脱离发明的主旨的范围内进行各种变形实施。
另外，上面所述的实施方式、实施例并不限制权利要求书所涉及的发明。另外，应当注意，实施方式、实施例中所说明的特征的所有组合对用于解决发明的问题的方案来说并非都是必须的。
工业上的可利用性
提供一种包括Ga2O3系半导体的肖特基势垒二极管，其具有比以往的肖特基势垒二极管低的开启电压。
附图标记说明
1…肖特基势垒二极管，2…沟槽MOS型肖特基势垒二极管，10…半导体层，11、23…阳极电极，12、24…阴极电极，20…第1半导体层，21…第2半导体层，22…沟槽，25…绝缘膜，26…沟槽MOS势垒，28…电介质膜。
Claims (3)
1.一种肖特基势垒二极管，其特征在于，具备：
半导体层，其包括Ga2O3系单晶；
阳极电极，其与上述半导体层的用硫酸过氧化氢水溶液处理过的面形成肖特基接合，并且与上述半导体层接触的部分包括Mo或者W；以及
阴极电极，
开启电压为0.3V以上且0.5V以下。
2.一种肖特基势垒二极管，其特征在于，具备：
第1半导体层，其包括Ga2O3系单晶，具有在其一个面上开口的沟槽；
第2半导体层，其层叠于上述第1半导体层的上述沟槽未开口的面，包括Ga2O3系单晶；
绝缘膜，其覆盖上述沟槽的内表面；
沟槽MOS势垒，其以被上述绝缘膜覆盖的方式埋入在上述沟槽内；
阳极电极，其与上述沟槽MOS势垒接触，与上述第1半导体层的用硫酸过氧化氢水溶液处理过的面形成肖特基接合，并且与上述第1半导体层接触的部分包括Mo或者W；以及
阴极电极，其连接到上述第2半导体层。
3.根据权利要求2所述的肖特基势垒二极管，
开启电压为0.4V以上且0.6V以下。
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