CN111801804B - 沟槽mos型肖特基二极管及其制造方法 - Google Patents

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Abstract

提供一种沟槽MOS型肖特基二极管(1)，其具备：第1半导体层(10)，其包括Ga2O3系单晶；第2半导体层(11)，其包括Ga2O3系单晶，具有沟槽(12)；阳极电极(13)；阴极电极(14)；绝缘膜(15)；以及沟槽电极(16)，第2半导体层(11)在包含沟槽(12)的内表面的区域具有厚度为0.8μm以下的绝缘性的干式蚀刻损伤层(11a)。

Description

沟槽MOS型肖特基二极管及其制造方法
技术领域
本发明涉及沟槽MOS型肖特基二极管及其制造方法。
背景技术
作为现有的一种肖特基二极管，已知沟槽MOS型肖特基二极管(例如，专利文献1)。
沟槽MOS型肖特基势垒二极管通过其沟槽MOS结构，能够不会增加半导体层的电阻而得到高的耐压。
现有技术文献
专利文献
专利文献1：国际公开第2017/188105号
发明内容
发明要解决的问题
在沟槽MOS型肖特基势垒二极管中，半导体层的形成沟槽的层会由于沟槽的存在而电流路径被缩窄，在由于沟槽而电流路径的面积被缩窄为1/n的情况下，电阻率预计会成为未形成沟槽的层的n倍。然而，在Ga2O3系的沟槽MOS型肖特基势垒二极管中，实际上，经本发明的发明人确认，由于沟槽而电流路径的面积被缩窄为1/n的层的电阻率会大大超过未形成沟槽的层的电阻率的n倍。
因此，在Ga2O3系的沟槽MOS型肖特基势垒二极管中，存在导通电阻的值会远大于所期待的值这一问题。
本发明的目的在于，提供作为包括Ga2O3系晶体的MOS型肖特基二极管，抑制了因沟槽MOS结构引起的导通电阻异常增加的沟槽MOS型肖特基二极管及其制造方法。
用于解决问题的方案
为了达到上述目的，本发明的一方面提供下述[1]～[5]的沟槽MOS型肖特基二极管和下述[6]～[10]的沟槽MOS型肖特基二极管的制造方法。
[1]一种沟槽MOS型肖特基二极管，具备：第1半导体层，其包括Ga2O3系单晶；第2半导体层，其是层叠于上述第1半导体层的层，包括Ga2O3系单晶，具有在其与上述第1半导体层相反的一侧的面开口的沟槽；阳极电极，其形成在上述第2半导体层的与上述第1半导体层相反的一侧的面上；阴极电极，其形成在上述第1半导体层的与上述第2半导体层相反的一侧的面上；绝缘膜，其覆盖上述第2半导体层的上述沟槽的内表面；以及沟槽电极，其以被上述绝缘膜覆盖的方式埋入上述第2半导体层的上述沟槽内，与上述阳极电极接触，上述第2半导体层在包含上述沟槽的内表面的区域具有厚度为0.8μm以下的绝缘性的干式蚀刻损伤层。
[2]根据上述[1]所述的沟槽MOS型肖特基二极管，上述干式蚀刻损伤层的厚度为0.5μm以下。
[3]根据上述[1]或[2]所述的沟槽MOS型肖特基二极管，上述第2半导体层的主面是与b轴平行的面，上述沟槽具有与[010]方向正交的线状的平面图案。
[4]一种沟槽MOS型肖特基二极管，具备：第1半导体层，其包括Ga2O3系单晶；第2半导体层，其是层叠于上述第1半导体层的层，包括Ga2O3系单晶，具有在其与上述第1半导体层相反的一侧的面开口的沟槽；阳极电极，其形成在上述第2半导体层的与上述第1半导体层相反的一侧的面上；阴极电极，其形成在上述第1半导体层的与上述第2半导体层相反的一侧的面上；绝缘膜，其覆盖上述第2半导体层的上述沟槽的内表面；以及沟槽电极，其以被上述绝缘膜覆盖的方式埋入上述第2半导体层的上述沟槽内，与上述阳极电极接触，上述第2半导体层是不包含干式蚀刻损伤的层。
[5]根据上述[4]所述的沟槽MOS型肖特基二极管，上述第2半导体层的主面是与b轴平行的面，上述沟槽具有与[010]方向平行的线状的平面图案。
[6]一种沟槽MOS型肖特基二极管的制造方法，包含：准备包括Ga2O3系单晶的第1半导体层与包括Ga2O3系单晶的第2半导体层的层叠体的工序；通过干式蚀刻，形成在上述第2半导体层的与上述第1半导体层相反的一侧的面上开口的沟槽的工序；通过退火处理，使在上述第2半导体层的包含上述沟槽的内表面的区域形成的绝缘性的干式蚀刻损伤层变薄的工序；以覆盖上述第2半导体层的上述沟槽的内表面的方式形成绝缘膜的工序；将沟槽电极以被上述绝缘膜覆盖的方式埋入上述第2半导体层的上述沟槽内的工序；在上述第2半导体层的与上述第1半导体层相反的一侧的面上，以与上述沟槽电极接触的方式形成阳极电极的工序；以及在上述第1半导体层的与上述第2半导体层相反的一侧的面上形成阴极电极的工序。
[7]根据上述[6]所述的沟槽MOS型肖特基二极管的制造方法，上述退火处理的温度为700℃以上。
[8]根据上述[6]或[7]所述的沟槽MOS型肖特基二极管的制造方法，上述第2半导体层的主面是与b轴平行的面，上述沟槽具有与[010]方向正交的线状的平面图案。
[9]一种沟槽MOS型肖特基二极管的制造方法，包含：准备包括Ga2O3系单晶的第1半导体层与包括Ga2O3系单晶的第2半导体层的层叠体的工序；通过干式蚀刻，形成在上述第2半导体层的与上述第1半导体层相反的一侧的面上开口的沟槽的工序；通过湿式蚀刻，将在上述第2半导体层的包含上述沟槽的内表面的区域形成的绝缘性的干式蚀刻损伤层除去的工序；以覆盖上述第2半导体层的上述沟槽的内表面的方式形成绝缘膜的工序；将沟槽电极以被上述绝缘膜覆盖的方式埋入上述第2半导体层的上述沟槽内的工序；在上述第2半导体层的与上述第1半导体层相反的一侧的面上，以与上述沟槽电极接触的方式形成阳极电极的工序；以及在上述第1半导体层的与上述第2半导体层相反的一侧的面上形成阴极电极的工序。
[10]根据上述[9]所述的沟槽MOS型肖特基二极管的制造方法，上述第2半导体层的主面是与b轴平行的面，上述沟槽具有与[010]方向平行的线状的平面图案。
发明效果
根据本发明，能够提供作为包括Ga2O3系晶体的MOS型肖特基二极管，抑制了因沟槽MOS结构引起的导通电阻异常增加的沟槽MOS型肖特基二极管及其制造方法。
附图说明
图1是实施方式的沟槽MOS型肖特基二极管的垂直截面图。
图2是示出沟槽的平面图案的典型例子的、沟槽MOS型肖特基二极管的水平截面图。
图3A是示出实施方式的沟槽MOS型肖特基二极管的制造工序的垂直截面图。
图3B是示出实施方式的沟槽MOS型肖特基二极管的制造工序的垂直截面图。
图3C是示出实施方式的沟槽MOS型肖特基二极管的制造工序的垂直截面图。
图4A是示出实施方式的沟槽MOS型肖特基二极管的制造工序的垂直截面图。
图4B是示出实施方式的沟槽MOS型肖特基二极管的制造工序的垂直截面图。
图5是示出实施例的沟槽MOS型肖特基二极管的电流-电压特性的坐标图。
图6A示出用于算出干式蚀刻损伤层的厚度的结构模型。
图6B示出图6A的结构模型的电路。
图7是绘制了表1的干式蚀刻损伤层的厚度与退火处理温度的关系的坐标图。
具体实施方式
〔实施方式〕
(沟槽MOS型肖特基二极管的构成)
图1是实施方式的沟槽MOS型肖特基二极管1的垂直截面图。沟槽MOS型肖特基二极管1是具有沟槽MOS区域的纵型的Ga2O3系的肖特基二极管。
沟槽MOS型肖特基二极管1具有：第1半导体层10；第2半导体层11，其是层叠于第1半导体层10的层，具有在其与第1半导体层10相反的一侧的面17开口的沟槽12；阳极电极13，其形成在第2半导体层11的面17上；阴极电极14，其形成在第1半导体层10的与第2半导体层11相反的一侧的面上；绝缘膜15，其覆盖第2半导体层11的沟槽12的内表面；以及沟槽电极16，其以被绝缘膜15覆盖的方式埋入第2半导体层11的沟槽12内，与阳极电极13接触。
在沟槽MOS型肖特基二极管1中，通过向阳极电极13与阴极电极14之间施加正向电压(阳极电极13侧为正电位)，从第2半导体层11观看的阳极电极13与第2半导体层11的界面的能垒下降，电流从阳极电极13流向阴极电极14。
另一方面，在向阳极电极13与阴极电极14之间施加了反向电压(阳极电极13侧为负电位)时，由于肖特基势垒，电流不流动。当向阳极电极13与阴极电极14之间施加反向电压时，耗尽层会从阳极电极13与第2半导体层11的界面以及绝缘膜15与第2半导体层11的界面扩展。
一般，肖特基二极管的反向漏电流的上限被设为1μA。在本实施方式中，将流过1μA的漏电流时的反向电压定义为耐压。
本实施方式的沟槽MOS型肖特基二极管1由于具有沟槽MOS结构，因此不会使半导体层的电阻增加而能够得到高的耐压。即，沟槽MOS型肖特基二极管1是高耐压且低损耗的肖特基二极管。
第1半导体层10包括含有作为施主的Si、Sn等IV族元素的n型的Ga2O3系单晶。第1半导体层10的施主浓度Nd’例如为1.0×1018以上且1.0×1020cm-3以下。第1半导体层10的厚度Ts例如为10～600μm。第1半导体层10例如为Ga2O3系单晶基板。
在此，所谓Ga2O3系单晶，是指Ga2O3单晶或者添加有Al、In等元素的Ga2O3单晶。例如，可以是作为添加有Al和In的Ga2O3单晶的(GaxAlyIn(1-x-y))2O3(0＜x≤1，0≤y＜1，0＜x+y≤1)单晶。在添加了Al的情况下，带隙会变宽，在添加了In的情况下，带隙会变窄。此外，上述的Ga2O3单晶例如具有β型的晶体结构。
第2半导体层11包括含有作为施主的Si、Sn等IV族元素的n型的Ga2O3系单晶。第2半导体层11的施主浓度Nd比第1半导体层10的施主浓度Nd’低。第2半导体层11例如是在作为Ga2O3系单晶基板的第1半导体层10上外延生长的外延层。
此外，也可以在第1半导体层10与第2半导体层11之间形成含有高浓度的施主的高施主浓度层。该高施主浓度层例如在使第2半导体层11在作为基板的第1半导体层10上外延生长的情况下使用。在第2半导体层11的生长初期，由于掺杂物的取入量不稳定或者从作为基板的第1半导体层10扩散有受主杂质，因此，若使第2半导体层11在第1半导体层10上直接生长，则第2半导体层11的离与第1半导体层10的界面近的区域有时会高电阻化。为了避免这样的问题，而使用高施主浓度层。高施主浓度层的浓度例如设定为比第2半导体层11高的浓度，更优选设定为比第1半导体层10高的浓度。
第2半导体层11的施主浓度越增加，则沟槽MOS型肖特基势垒二极管1的各部分的电场强度越增加。为了将第2半导体层11中的阳极电极13正下方的区域中的最大电场强度、第2半导体层11中的最大电场强度以及绝缘膜15中的最大电场强度抑制得低，优选第2半导体层11的施主浓度为大约1.0×1017cm-3以下。另一方面，施主浓度越小则第2半导体层11的电阻越大，正向损耗越增加，因此，例如在要确保1200V以下的耐压的情况下，优选施主浓度为3.0×1016cm-3以上。另外，为了得到更高的耐压，可以将施主浓度降低至例如1.0×1016cm-3左右。
第2半导体层11的厚度Te越增加，则第2半导体层11中的最大电场强度和绝缘膜15中的最大电场强度越降低。通过将第2半导体层11的厚度Te设为大约3μm以上，能够有效地降低第2半导体层11中的最大电场强度和绝缘膜15中的最大电场强度。从这些电场强度的降低和沟槽MOS型肖特基势垒二极管1的小型化的观点出发，优选第2半导体层11的厚度Te为大约3μm以上且9μm以下。
沟槽MOS型肖特基势垒二极管1的各部分的电场强度会根据沟槽12的深度Dt而变化。为了将第2半导体层11中的阳极电极13正下方的区域中的最大电场强度、第2半导体层11中的最大电场强度以及绝缘膜15中的最大电场强度抑制得低，优选沟槽12的深度Dt为大约1.5μm以上且6μm以下。
沟槽12的宽度Wt越窄，则越能够降低导通损耗，但越窄则制造难度越上升，由此会引起制造成品率下降，因此，优选沟槽12的宽度Wt为0.3μm以上且5μm以下。
第2半导体层11的相邻的沟槽12之间的台面形状部分的宽度Wm越减小，则第2半导体层11中的阳极电极13正下方的区域中的最大电场强度越降低。为了将第2半导体层11中的阳极电极13正下方的区域中的最大电场强度抑制得低，优选台面形状部分的宽度Wm为4μm以下。另一方面，台面形状部分的宽度越小则沟槽12的制造难度越上升，因此，优选台面形状部分的宽度Wm为0.25μm以上。
绝缘膜15的介电常数越增加，则绝缘膜15中的最大电场强度越降低，因此优选绝缘膜15包括介电常数高的材料。例如，作为绝缘膜15的材料，能够使用Al2O3(相对介电常数为大约9.3)、HfO2(相对介电常数为大约22)，但特别优选使用介电常数高的HfO2。
另外，绝缘膜15的厚度Ti越增加，则第2半导体层11中的最大电场强度越降低，但绝缘膜15中的最大电场强度和阳极电极13正下方的区域中的最大电场强度增加。从制造容易性的观点出发，优选绝缘膜15的厚度小，更优选为300nm以下。不过，当然需要是在沟槽电极16与第2半导体层11之间几乎不会直接流过电流的程度的厚度。
沟槽电极16的材料只要具有导电性即可，没有特别限制，例如，能够使用以高浓度掺杂的多晶Si或者Ni、Au等金属。
如上所述，沟槽MOS型肖特基二极管1中的电场强度会受相邻的2个沟槽12之间的台面形状部分的宽度、沟槽12的深度Dt、绝缘膜15的厚度Ti等的影响，但几乎不受沟槽12的平面图案影响。因此，第2半导体层11的沟槽12的平面图案没有特别限制。
图2是示出沟槽12的平面图案的典型例子的、沟槽MOS型肖特基二极管1的水平截面图。
图2所示的沟槽12具有线状的平面图案。图1所示的沟槽MOS型肖特基二极管1的截面相当于图2所示的沟槽MOS型肖特基二极管1的沿着截断线A-A截取的截面。
阳极电极13与第2半导体层11形成肖特基接触。阳极电极13包括Pt、Pd、Au、Ni、Ag、Cu、Al、Mo、W、In、Ti、多晶Si以及它们的氧化物或氮化物、合金等材料。阳极电极13与第2半导体层11的界面处的势垒的高度(势垒高度)越高，则阳极电极13与第2半导体层11的肖特基界面处的反向漏电流越小。另一方面，在阳极电极13使用了势垒高度高的金属情况下，正向的开启电压会升高，因此正向损耗增加。因而，优选选择具有反向漏电流最大为1μA左右的势垒高度的材料。例如在反向耐压为600V至1200V的情况下，通过将势垒高度设为0.7eV左右，则在将反向漏电流抑制为1μA左右的状态下，最能降低正向损耗。
阳极电极13也可以具有层叠了不同金属膜的多层结构，例如Cu/Ni/Al、Pt/Au、Pt/Al、Pd/Au、Pd/Al、Pt/Ti/Au或Pd/Ti/Au。阳极电极13也可以与沟槽电极16形成为一体。在该情况下，阳极电极13和沟槽电极16也可以具有上述的层叠了不同金属膜的多层结构。
阴极电极14与第1半导体层10形成欧姆接触。阴极电极14包括Ti等金属。阴极电极14也可以具有层叠了不同金属膜的多层结构，例如Ti/Ni/Au、Ti/Au或Ti/Al。为了使阴极电极14与第1半导体层10可靠地形成欧姆接触，优选阴极电极14的与第1半导体层10接触的层包括Ti。
如上所述，本发明的发明人发现，在Ga2O3系的沟槽MOS型肖特基势垒二极管中，由于沟槽而电流路径的面积被缩窄为1/n的层的电阻率会大大超过未形成沟槽的层的电阻率的n倍。即，若不进行后述的特别处理，则在沟槽MOS型肖特基二极管1中，第2半导体层11的由于沟槽12而电流路径的面积被缩窄为1/n的层的电阻率会大大超过第2半导体层11的未形成沟槽12的层的电阻率的n倍。
于是，本发明的发明人进行了锐意研究，结果发现其主要原因在于，作为由于形成沟槽12时的干式蚀刻而受到了损伤的层的干式蚀刻损伤层11a具有绝缘性，使电流路径变窄了。即，在第2半导体层11的形成有沟槽12的层中，由于沟槽12和在包含沟槽12的内表面的区域形成的干式蚀刻损伤层11a，使电流路径变窄了。
在沟槽MOS型肖特基二极管1中，第2半导体层11的干式蚀刻损伤层11a通过退火处理，与刚刚形成之后相比变薄了。干式蚀刻损伤层11a内的损伤离沟槽12的内表面越远就越小，因此，随着损伤恢复的进展，干式蚀刻损伤层11a会变薄。
退火处理后的干式蚀刻损伤层11a的厚度Td为1.0μm以下，例如，在哪怕发生Ga2O3系单晶的蒸发也想要有效地使干式蚀刻损伤层11a变薄的情况下，能够设为0.8μm以下。不过，在想要抑制由Ga2O3系单晶的蒸发引起的沟槽MOS型肖特基二极管1的器件特性的下降的情况下，优选将厚度Td设为0.1μm以上。
干式蚀刻损伤层11a也可以通过湿式蚀刻来除去。在使用了湿式蚀刻的情况下，沟槽12的形状有时会成为依赖于Ga2O3系单晶的刻面(Facet)的非预期的形状，但能够几乎完全将干式蚀刻损伤层11a除去。在该情况下，第2半导体层11不包含干式蚀刻损伤。
然而，根据第2半导体层11的晶体方位的不同，湿式蚀刻的蚀刻速率(Etchingrate)会变得极小，因此，有时无法通过湿式蚀刻实施干式蚀刻损伤层11a的除去。已确认，例如在第2半导体层11的主面为(001)面等与b轴平行的面并且沟槽12具有与[010]方向平行的线状的平面图案的情况下，能够通过湿式蚀刻实施干式蚀刻损伤层11a的除去，但在第2半导体层11的主面为(001)面等与b轴平行的面并且沟槽12具有与[010]方向正交的线状的平面图案的情况下，无法通过湿式蚀刻实施干式蚀刻损伤层11a的除去。
因此，在无法通过湿式蚀刻实施干式蚀刻损伤层11a的除去的情况下，通过退火处理使干式蚀刻损伤恢复就特别重要。
(沟槽MOS型肖特基二极管的制造方法)
以下，示出沟槽MOS型肖特基二极管1的制造方法的一个例子。
图3A～图3C、图4A～图4B是示出实施方式的沟槽MOS型肖特基二极管1的制造工序的垂直截面图。
首先，如图3A所示，在Ga2O3系单晶基板等的第1半导体层10上，通过HVPE(HydrideVapor Phase Epitaxy：氢化物气相外延)法等使Ga2O3系单晶外延生长，形成第2半导体层11。
接下来，如图3B所示，通过光刻和干式蚀刻，在第2半导体层11的上表面形成沟槽12。此时，由于干式蚀刻所致的损伤，会在第2半导体层11的包含沟槽12的内表面的区域形成厚度为1.4μm左右的绝缘性的干式蚀刻损伤层11a。
该干式蚀刻的优选条件例如是，蚀刻气体为BCl3(30sccm)，压力为1.0Pa，天线输出为160W，偏置输出为17W，时间为90分钟。
接下来，如图3C所示，通过退火处理，使干式蚀刻损伤层11a变薄。该退火处理的温度为400℃以上，例如，在哪怕发生Ga2O3系单晶的蒸发也想要有效地使干式蚀刻损伤层11a变薄的情况下，能够设为大约700℃以上。不过，在想要抑制因Ga2O3系单晶的蒸发引起的沟槽MOS型肖特基二极管1的器件特性的下降的情况下，优选将退火处理的温度设为1150℃以下。另外，退火处理的时间例如为1～60分钟。
在此，也可以不是通过退火处理使干式蚀刻损伤层11a变薄，而是通过湿式蚀刻将干式蚀刻损伤层11a除去。该湿式蚀刻的条件例如是，将磷酸作为蚀刻剂，以120～130℃蚀刻15分钟。另外，也可以并用退火处理和湿式蚀刻处理。在该情况下，由于在使干式蚀刻损伤层11a变薄之后将其除去，因此能够减少湿式蚀刻的除去量，使沟槽12的形状接近目标形状。
接下来，如图4A所示，形成绝缘膜15。首先，通过ALD(Atomic Layer Deposition：原子层沉积)法等，以覆盖沟槽12的内表面的方式在第2半导体层11的上表面形成包括HfO2等的绝缘膜15。HfO2的成膜条件没有特别限制，例如，使用TDMAH作为Hf的原料，使用O3作为氧化剂，将TDMAH以0.25秒钟，O3以0.15秒钟交互供应来进行成膜。此时的基板温度设为250℃。
接下来，通过CMP(Chemical Mechanical Polishing：化学机械抛光)等平坦化处理，将绝缘膜15的沟槽12的外侧的部分(沟槽12之间的台面形状部分上的部分)除去。
接下来，如图4B所示，形成阳极电极13。首先，通过电子束蒸镀等，连续且一体地形成沟槽电极16和阳极电极13。
在沟槽电极16和阳极电极13的蒸镀之前，出于将CMP的研磨剂等除去的目的，以硫酸过氧化氢水溶液进行处理。在使用盐酸、硝酸、硫酸、氢氟酸、缓冲氢氟酸等硫酸过氧化氢水溶液以外的处理液的情况下，为了防止开启电压被固定在0.8～1.0V左右，在由这些处理液处理之后进行使用了硫酸过氧化氢水溶液或过氧化氢水溶液的处理。
接下来，通过光蚀刻等，将阳极电极13图案化为圆形等规定的形状。
其后，通过电子束蒸镀等，在第1半导体层10的底面形成阴极电极14，得到沟槽MOS型肖特基二极管1。
(实施方式的效果)
根据上述实施方式，通过利用退火处理使绝缘性的干式蚀刻损伤层11a变薄或者利用湿式蚀刻将其除去，能够抑制包括Ga2O3系晶体的沟槽MOS型肖特基二极管1的导通电阻的异常增加。
实施例1
通过实验证实了利用退火处理使干式蚀刻损伤层11a变薄所带来的效果。
图5是示出沟槽MOS型肖特基二极管1的电流-电压特性的坐标图。图5示出沟槽12之间的台面形状部分的宽度Wm、沟槽12的宽度Wt、沟槽12的深度Dt分别为大约2μm、4μm、3μm的沟槽MOS型肖特基二极管1的电流-电压特性。
图5的“无处理”示出未进行退火处理的状态下的特性，“300℃”、“500℃”、“700℃”表示进行了各个温度的退火处理后的状态下的特性。
图5示出了通过实施退火处理，导通电阻减小，而且，退火处理的温度越上升则导通电阻越减小。这可以认为是由于退火处理导致绝缘性的干式蚀刻损伤层11a变薄，第2半导体层11的形成有沟槽12的层的电流路径发生了扩大所致。
接下来，基于实验和实验值，通过计算求出了退火处理温度与干式蚀刻损伤层11a的厚度Td的关系。以下，对推导干式蚀刻损伤层11a的厚度Td的方法进行说明。
首先，沟槽MOS型肖特基二极管1中的阳极电极13与阴极电极14之间的电阻R如下式1所示的那样由第1半导体层10的电阻Rs、第2半导体层11的未形成沟槽12的层的电阻Re、第2半导体层11的形成有沟槽12的层的电阻Rt的总和来表示。
[数学式1]
R＝Rs+Re+Rt…(式1)
第1半导体层10的电阻Rs由下式2表示。在此，q为基本电荷(1.6×10-19C)，μs为第1半导体层10中的电子迁移率，Ns为第1半导体层10中的施主浓度。
[数学式2]
第2半导体层11的未形成沟槽12的层的电阻Re由下式3表示。在此，μe为第2半导体层11中的电子迁移率，Ne为第2半导体层11中的施主浓度。
[数学式3]
第2半导体层11的形成有沟槽12的层的电阻Rt能够根据阳极电极13与阴极电极14之间的电阻R的实测值和式1～3求出。
图6A、图6B示出用于算出干式蚀刻损伤层11a的厚度Td的结构模型及其电路。图6A是两侧被沟槽12夹着的、包含第2半导体层11(的未形成干式蚀刻损伤层11a的区域)和干式蚀刻损伤层11a的台面形状部分的结构模型。
在图6A的结构模型中，如图6B的电路图所示，能够理解为中央的第2半导体层11与其两侧的干式蚀刻损伤层11a是并联连接的。因此，当将第2半导体层11的电阻设为Rx，将干式蚀刻损伤层11a的电阻设为Rd时，第2半导体层11的形成有沟槽12的层的电阻Rt由下式4表示。
[数学式4]
在此，如果将干式蚀刻损伤层11a的施主浓度设为Nd，则干式蚀刻损伤层11a的电阻Rd使用干式蚀刻损伤层11a的厚度Td、相邻的沟槽12之间的台面形状部分的宽度Wm、沟槽12的宽度Wt，由下式5表示。
[数学式5]
另外，第2半导体层11的电阻Rx由下式6表示。
[数学式6]
若假定干式蚀刻损伤层11a的施主浓度Nd为第2半导体层11的施主浓度Ne的1/100，则会根据式4～6得出用于算出干式蚀刻损伤层11a的厚度Td的式7。
[数学式7]
在下表1中示出本实施例的测定和计算所使用的、退火处理温度不同的5种沟槽MOS型肖特基二极管1(试样A～E)的各部分的参数和算出的Rs、Re、Rt、Td的值。
[表1]
试样A 试样B 试样C 试样D 试样E
退火处理温度[℃] 0 300 500 700 900
μs[cm2/V·s] 87 87 87 87 87
μe[cm2/V·s] 111 111 111 111 111
Ns[/cm3-] 1.00x1018 1.00x1018 1.00x1018 1.00x1018 1.00x1018
Ne[/cm3] 4.0x1016 3.2x1016 3.4x1016 3.2x1016 2.5x1016
Ts[μm] 250 250 250 250 250
Te[μm] 7 7 7 7 7
Dt[μm] 3.3 2.62 3.3 2.62 2.92
Wm[μm] 2.33 2.4 2.23 2.33 1.86
Wt[μm] 3.67 3.6 3.77 3.67 4.14
R[mΩ·cm2] 15.2 12.5 8.6 5.9 7.0
Rs[mΩ·cm2] 1.80 1.80 1.80 1.80 1.80
Re[mΩ·cm2] 0.52 0.77 0.61 0.77 0.92
Rt[mΩ·cm2] 12.9 9.9 6.2 3.4 4.2
Td[μm] 1.07 1.07 0.86 0.76 0.47
图7是绘制了表1的干式蚀刻损伤层11a的厚度Td与退火处理温度的关系的坐标图。
图7示出了大致从退火处理的温度超过400℃之处起，干式蚀刻损伤层11a的厚度Td开始降低，并在大约1170℃处几乎变为零。
另一方面，退火处理的温度越大则构成第2半导体层11等的Ga2O3系单晶的蒸发量越大。具体地说，当退火处理的温度变为大约700℃以上时Ga2O3系单晶开始蒸发，当变为大约900℃以上时，由于Ga2O3系单晶的蒸发，第2半导体层11的表面的形状会开始发生变化，当超过1150℃时，第2半导体层11的表面的形状的变化大到沟槽MOS型肖特基二极管1的器件特性会明显下降的程度。
因此，例如，在哪怕发生Ga2O3系单晶的蒸发也想要有效地使干式蚀刻损伤层11a变薄的情况下，能够将退火处理的温度设为大约700℃以上。不过，在想要抑制因Ga2O3系单晶的蒸发引起的沟槽MOS型肖特基二极管1的器件特性的下降的情况下，优选将退火处理的温度设为1150℃以下。
更具体地说，例如能够是，在想要使Ga2O3系单晶几乎不蒸发地使干式蚀刻损伤层11a变薄的情况下，将退火处理的温度设为大约400℃以上且小于700℃的范围内，在想要将Ga2O3系单晶的蒸发抑制为第2半导体层11的表面不发生变形的程度并且有效地使干式蚀刻损伤层11a变薄的情况下，将退火处理的温度设为大约700℃以上且小于900℃的范围内，在哪怕使Ga2O3系单晶蒸发也想要大大降低干式蚀刻损伤层11a的厚度Td的情况下，将退火处理的温度设为大约900℃以上且1150℃以下的范围内。
因此，根据表1、图6所示的干式蚀刻损伤层11a的厚度与导通电阻的关系，例如在哪怕发生Ga2O3系单晶的蒸发也想要有效地使干式蚀刻损伤层11a变薄的情况下，能够将干式蚀刻损伤层11a的厚度Td设为大约0.8μm以下。不过，在想要抑制因Ga2O3系单晶的蒸发引起的沟槽MOS型肖特基二极管1的器件特性的下降的情况下，优选将厚度Td设为0.1μm以上。
更具体地说，例如能够是，在想要使Ga2O3系单晶几乎不蒸发地使干式蚀刻损伤层11a变薄的情况下，将干式蚀刻损伤层11a的厚度设为比大约0.8μm大且1.0μm以下的范围内，在想要将Ga2O3系单晶的蒸发抑制为第2半导体层11的表面不发生变形的程度并且有效地使干式蚀刻损伤层11a变薄的情况下，将干式蚀刻损伤层11a的厚度设为比大约0.5μm大且0.8μm以下的范围内，在哪怕使Ga2O3系单晶蒸发也想要大大降低干式蚀刻损伤层11a的厚度的情况下，将干式蚀刻损伤层11a的厚度设为大约0.1μm以上且0.5μm以下的范围内。
以上说明了本发明的实施方式、实施例，但本发明不限于上述实施方式、实施例，能在不脱离发明的主旨的范围内进行各种变形实施。
另外，上面所述的实施方式、实施例并不限定权利要求书所涉及的发明。另外，应当注意，实施方式、实施例中所说明的特征的所有组合对用于解决发明的问题的方案来说并非都是必须的。
工业上的可利用性
提供作为包括Ga2O3系晶体的MOS型肖特基二极管，抑制了因沟槽MOS结构引起的导通电阻异常增加的沟槽MOS型肖特基二极管及其制造方法。
附图标记说明
1…沟槽MOS型肖特基二极管，10…第1半导体层，11…第2半导体层，11a…干式蚀刻损伤层，12…沟槽，13…阳极电极，14…阴极电极，15…绝缘膜，16…沟槽电极。

Claims (3)

1.一种沟槽MOS型肖特基二极管，其特征在于，具备：
第1半导体层，其包括Ga2O3系单晶；
第2半导体层，其是层叠于上述第1半导体层的层，包括Ga2O3系单晶，具有在其与上述第1半导体层相反的一侧的面开口的沟槽；
阳极电极，其形成在上述第2半导体层的与上述第1半导体层相反的一侧的面上；
阴极电极，其形成在上述第1半导体层的与上述第2半导体层相反的一侧的面上；
绝缘膜，其覆盖上述第2半导体层的上述沟槽的内表面；以及
沟槽电极，其被埋入内表面被上述绝缘膜覆盖的上述第2半导体层的上述沟槽内，与上述阳极电极接触，
上述第2半导体层在包含上述沟槽的内表面的区域具有厚度为0.1μm以上0.8μm以下的绝缘性的干式蚀刻损伤层。
2.根据权利要求1所述的沟槽MOS型肖特基二极管，
上述干式蚀刻损伤层的厚度为0.5μm以下。
3.根据权利要求1或2所述的沟槽MOS型肖特基二极管，
上述第2半导体层的主面是与b轴平行的面，
上述沟槽具有与[010]方向正交的线状的平面图案。
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