WO2019167873A1 - トレンチｍｏｓ型ショットキーダイオード及びその製造方法 - Google Patents

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trench
schottky diode
layer
dry etching
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公平 佐々木
藤田　実
潤 平林
潤 有馬
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株式会社タムラ製作所
株式会社ノベルクリスタルテクノロジー
Tdk株式会社
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Definitions

  • the present invention relates to a trench MOS type Schottky diode and a manufacturing method thereof.
  • a trench MOS Schottky diode is known as one type of conventional Schottky diodes (for example, Patent Document 1).
  • the trench MOS type Schottky barrier diode can obtain a high breakdown voltage without increasing the resistance of the semiconductor layer due to its trench MOS structure.
  • a current path is narrowed by the presence of the trench, and when the area of the current path is narrowed to 1 / n by the trench, the electric resistivity Is expected to be n times that of the non-trenched layer.
  • the electrical resistivity of the layer in which the area of the current path is narrowed to 1 / n by the trench is a layer where no trench is formed. It has been confirmed by the present inventors that it greatly exceeds n times the electrical resistivity.
  • the Ga 2 O 3 -based trench MOS type Schottky barrier diode has a problem that the value of the on-resistance becomes much larger than the expected value.
  • An object of the present invention is a MOS Schottky diode composed of a Ga 2 O 3 based crystal, in which an abnormal increase in on-resistance due to a trench MOS structure is suppressed, and its manufacture It is to provide a method.
  • trench MOS Schottky diodes [1] to [5] below and methods for manufacturing trench MOS Schottky diodes [6] to [10] below. I will provide a.
  • the main surface of the second semiconductor layer is a surface parallel to the b-axis, and the trench has a linear planar pattern perpendicular to the [010] direction.
  • Trench MOS Schottky diode is a surface parallel to the b-axis, and the trench has a linear planar pattern perpendicular to the [010] direction.
  • a first semiconductor layer made of a Ga 2 O 3 based single crystal, and a layer stacked on the first semiconductor layer, the trench opening on a surface opposite to the first semiconductor layer A second semiconductor layer made of a Ga 2 O 3 -based single crystal, an anode electrode formed on a surface of the second semiconductor layer opposite to the first semiconductor layer, and the first semiconductor layer
  • [6] a step of preparing a laminate of a first consisting of Ga 2 O 3 system single crystal 1 of the semiconductor layer and the Ga 2 O 3 system second semiconductor layer made of single crystal by dry etching, the second A step of forming a trench opening on a surface of the semiconductor layer opposite to the first semiconductor layer, and an insulating treatment formed in a region including the inner surface of the trench of the second semiconductor layer by an annealing process; A step of thinning a dry etching damage layer; a step of forming an insulating film so as to cover an inner surface of the trench of the second semiconductor layer; and covering the insulating film in the trench of the second semiconductor layer.
  • a step of preparing a laminate of a first consisting of Ga 2 O 3 system single crystal 1 of the semiconductor layer and the Ga 2 O 3 system second semiconductor layer made of single crystal by dry etching the second A step of forming a trench opening in a surface of the semiconductor layer opposite to the first semiconductor layer, and an insulating property formed in a region including the inner surface of the trench of the second semiconductor layer by wet etching. Removing the dry etching damage layer; forming an insulating film so as to cover an inner surface of the trench of the second semiconductor layer; and covering the insulating film in the trench of the second semiconductor layer.
  • a MOS Schottky diode composed of a Ga 2 O 3 based crystal, in which an abnormal increase in on-resistance due to a trench MOS structure is suppressed, and its manufacture A method can be provided.
  • FIG. 1 is a vertical sectional view of a trench MOS Schottky diode according to an embodiment.
  • FIG. 2 is a horizontal sectional view of a trench MOS Schottky diode showing a typical example of a planar pattern of the trench.
  • FIG. 3A is a vertical cross-sectional view illustrating the manufacturing process of the trench MOS type Schottky diode according to the embodiment.
  • FIG. 3B is a vertical cross-sectional view illustrating the manufacturing process of the trench MOS Schottky diode according to the embodiment.
  • FIG. 3C is a vertical cross-sectional view illustrating the manufacturing process of the trench MOS Schottky diode according to the embodiment.
  • FIG. 1 is a vertical sectional view of a trench MOS Schottky diode according to an embodiment.
  • FIG. 2 is a horizontal sectional view of a trench MOS Schottky diode showing a typical example of a planar pattern of the trench.
  • FIG. 4A is a vertical cross-sectional view showing the manufacturing process of the trench MOS type Schottky diode according to the embodiment.
  • FIG. 4B is a vertical cross-sectional view illustrating the manufacturing process of the trench MOS type Schottky diode according to the embodiment.
  • FIG. 5 is a graph showing current-voltage characteristics of the trench MOS Schottky diode according to the example.
  • FIG. 6A shows a structural model used to calculate the thickness of the dry etching damage layer.
  • FIG. 6B shows a circuit of the structural model of FIG. 6A.
  • FIG. 7 is a graph plotting the relationship between the thickness of the dry etching damage layer in Table 1 and the annealing temperature.
  • FIG. 1 is a vertical sectional view of a trench MOS Schottky diode 1 according to an embodiment.
  • the trench MOS Schottky diode 1 is a vertical Ga 2 O 3 Schottky diode having a trench MOS region.
  • the trench MOS Schottky diode 1 includes a first semiconductor layer 10 and a trench 12 that is stacked on the first semiconductor layer 10 and is open on a surface 17 opposite to the first semiconductor layer 10. Formed on the surface of the first semiconductor layer 10 opposite to the second semiconductor layer 11, the anode electrode 13 formed on the surface 17 of the second semiconductor layer 11, and the second semiconductor layer 11. The cathode electrode 14 formed, the insulating film 15 covering the inner surface of the trench 12 of the second semiconductor layer 11, and the anode electrode 13 embedded in the trench 12 of the second semiconductor layer 11 so as to be covered with the insulating film 15. And a trench electrode 16 in contact with each other.
  • a forward voltage (a positive potential on the anode electrode 13 side) is applied between the anode electrode 13 and the cathode electrode 14, whereby the anode electrode 13 viewed from the second semiconductor layer 11. And the energy barrier at the interface between the second semiconductor layer 11 decreases, and current flows from the anode electrode 13 to the cathode electrode 14.
  • the upper limit of the reverse leakage current of the Schottky diode is 1 ⁇ A.
  • a reverse voltage when a leakage current of 1 ⁇ A flows is defined as a withstand voltage.
  • the trench MOS type Schottky diode 1 Since the trench MOS type Schottky diode 1 according to the present embodiment has a trench MOS structure, a high breakdown voltage can be obtained without increasing the resistance of the semiconductor layer. That is, the trench MOS type Schottky diode 1 is a Schottky diode having a high breakdown voltage and a low loss.
  • the first semiconductor layer 10 is made of an n-type Ga 2 O 3 based single crystal containing a group IV element such as Si or Sn as a donor.
  • the donor concentration N d ′ of the first semiconductor layer 10 is, for example, 1.0 ⁇ 10 18 or more and 1.0 ⁇ 10 20 cm ⁇ 3 or less.
  • the thickness T s of the first semiconductor layer 10 is, for example, 10 to 600 ⁇ m.
  • the first semiconductor layer 10 is, for example, a Ga 2 O 3 single crystal substrate.
  • the Ga 2 O 3 single crystal refers to a Ga 2 O 3 single crystal or a Ga 2 O 3 single crystal to which an element such as Al or In is added.
  • a Ga 2 O 3 single crystal to which Al and In are added Ga x Al y In (1-xy) ) 2 O 3 (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1)
  • Al Ga x Al y In (1-xy)
  • a single crystal may be used.
  • Al is added, the band gap is widened, and when In is added, the band gap is narrowed.
  • the above Ga 2 O 3 single crystal has, for example, a ⁇ -type crystal structure.
  • the second semiconductor layer 11 is made of an n-type Ga 2 O 3 single crystal containing a group IV element such as Si or Sn as a donor. Donor concentration N d of the second semiconductor layer 11 is less than the donor concentration N d of the first semiconductor layer 10.
  • the second semiconductor layer 11 is an epitaxial layer that is epitaxially grown on the first semiconductor layer 10 that is, for example, a Ga 2 O 3 -based single crystal substrate.
  • a high donor concentration layer including a high concentration donor may be formed between the first semiconductor layer 10 and the second semiconductor layer 11.
  • This high donor concentration layer is used, for example, when the second semiconductor layer 11 is epitaxially grown on the first semiconductor layer 10 which is a substrate. At the initial stage of growth of the second semiconductor layer 11, the amount of dopant taken in is unstable or acceptor impurities are diffused from the first semiconductor layer 10 that is the substrate. If the second semiconductor layer 11 is directly grown, the region near the interface between the second semiconductor layer 11 and the first semiconductor layer 10 may increase in resistance. In order to avoid such a problem, a high donor concentration layer is used. For example, the concentration of the high donor concentration layer is set higher than that of the second semiconductor layer 11, and more preferably higher than that of the first semiconductor layer 10.
  • the donor concentration of the semiconductor layer 11 is preferably about 1.0 ⁇ 10 17 cm ⁇ 3 or less.
  • the resistance of the second semiconductor layer 11 increases and the forward loss increases. For example, when a withstand voltage of 1200 V or less is secured, 3.0 ⁇ 10 16 cm ⁇ 3. The above is preferable. In order to obtain a higher breakdown voltage, the donor concentration may be lowered to, for example, about 1.0 ⁇ 10 16 cm ⁇ 3 .
  • the thickness T e of the second semiconductor layer 11 As the thickness T e of the second semiconductor layer 11 is increased, the maximum field strength and the maximum electric field strength in the insulating film 15 in the second semiconductor layer 11 is reduced.
  • the thickness T e of approximately 3 ⁇ m of the second semiconductor layer 11 it is possible to reduce the maximum electric field intensity of the maximum electric field intensity and the insulating film 15 in the second semiconductor layer 11 effectively. Reduction of these field strength, it is preferable from the viewpoint of miniaturization of the trench MOS Schottky barrier diode 1, the thickness T e of the second semiconductor layer 11 is not less than about 3 ⁇ m and 9 ⁇ m or less.
  • the width W t of the trench 12 is reduced, the conduction loss can be reduced.
  • the narrower the width the higher the manufacturing difficulty and the lower the manufacturing yield. Therefore, the width W t is preferably 0.3 ⁇ m or more and 5 ⁇ m or less.
  • the width W m of the mesa-shaped portion between the adjacent trenches 12 of the second semiconductor layer 11 is reduced, the maximum electric field strength in the region immediately below the anode electrode 13 in the second semiconductor layer 11 is reduced.
  • the width W m of the mesa-shaped portion is preferably 4 ⁇ m or less. Meanwhile, since the manufacturing difficulty enough trench 12 wide mesa-shaped portion is small is increased, it is preferable that the width W m of the mesa-shaped portion is 0.25 ⁇ m or more.
  • the insulating film 15 is preferably made of a material having a high dielectric constant.
  • a material having a high dielectric constant for example, Al 2 O 3 as a material of the insulating film 15 (relative dielectric constant about 9.3), although HfO 2 (relative dielectric constant about 22) can be used, the use of high dielectric constant HfO 2 Particularly preferred.
  • the thickness T i of the insulating film 15 is increased, the maximum electric field intensity in the second semiconductor layer 11 is reduced, the maximum electric field in the region just below the maximum field strength and the anode electrode 13 in the insulating film 15 Strength increases.
  • the thickness of the insulating film 15 is preferably small, and more preferably 300 nm or less. However, it is needless to say that the thickness is such that almost no current flows directly between the trench electrode 16 and the second semiconductor layer 11.
  • the material of the trench electrode 16 is not particularly limited as long as it has conductivity.
  • polycrystalline Si doped at a high concentration, Ni, Au, or other metals can be used.
  • the electric field strength in the trench MOS type Schottky diode 1 is such that the width of the mesa-shaped portion between two adjacent trenches 12, the depth D t of the trench 12, the thickness T i of the insulating film 15, etc.
  • the planar pattern of the trench 12 is hardly affected.
  • the planar pattern of the trench 12 of the second semiconductor layer 11 is not particularly limited.
  • FIG. 2 is a horizontal sectional view of the trench MOS type Schottky diode 1 showing a typical example of the planar pattern of the trench 12.
  • the trench 12 shown in FIG. 2 has a linear planar pattern.
  • the cross section of the trench MOS type Schottky diode 1 shown in FIG. 1 corresponds to a cut surface along the cutting line AA of the trench MOS type Schottky diode 1 shown in FIG.
  • the anode electrode 13 is in Schottky contact with the second semiconductor layer 11.
  • the anode electrode 13 is made of a material such as Pt, Pd, Au, Ni, Ag, Cu, Al, Mo, W, In, Ti, polycrystalline Si, and oxides, nitrides, and alloys thereof.
  • the reverse leakage current at the Schottky interface between the anode electrode 13 and the second semiconductor layer 11 decreases as the barrier height (barrier height) at the interface between the anode electrode 13 and the second semiconductor layer 11 increases.
  • the forward voltage rises, so the forward loss increases.
  • the forward loss can be reduced most by keeping the reverse leakage current at about 1 ⁇ A by setting the barrier height to about 0.7 eV.
  • the anode electrode 13 has a multilayer structure in which different metal films are laminated, for example, Cu / Ni / Al, Pt / Au, Pt / Al, Pd / Au, Pd / Al, Pt / Ti / Au, or Pd / Ti / Au. You may have.
  • the anode electrode 13 may be formed integrally with the trench electrode 16. In this case, the anode electrode 13 and the trench electrode 16 may have a multilayer structure in which the different metal films are stacked.
  • the cathode electrode 14 is in ohmic contact with the first semiconductor layer 10.
  • the cathode electrode 14 is made of a metal such as Ti.
  • the cathode electrode 14 may have a multilayer structure in which different metal films are stacked, for example, Ti / Ni / Au, Ti / Au, or Ti / Al.
  • the layer of the cathode electrode 14 in contact with the first semiconductor layer 10 is made of Ti.
  • the present inventors have found that the electrical resistivity of the layer in which the area of the current path is narrowed to 1 / n by the trench is It has been found that it greatly exceeds n times the electrical resistivity of the unformed layer. That is, unless a special process described later is performed, in the trench MOS Schottky diode 1, the electrical resistivity of the layer in which the area of the current path is narrowed to 1 / n by the trench 12 of the second semiconductor layer 11 is It greatly exceeds n times the electrical resistivity of the layer of the second semiconductor layer 11 where the trench 12 is not formed.
  • the dry etching damage layer 11a which is a layer damaged by dry etching when forming the trench 12, has insulating properties and narrows the current path. I found out that it was the main cause. That is, in the layer of the second semiconductor layer 11 where the trench 12 is formed, the current path is narrowed by the trench 12 and the dry etching damage layer 11 a formed in the region including the inner surface of the trench 12.
  • the dry etching damage layer 11a of the second semiconductor layer 11 is thinner than that immediately after being formed by the annealing process. Since the damage in the dry etching damage layer 11a decreases as the distance from the inner surface of the trench 12 increases, the dry etching damage layer 11a becomes thinner as the damage recovery progresses.
  • the thickness T d of the annealed dry etching damage layer 11a is 1.0 ⁇ m or less.
  • the dry etching damage layer 11a is effectively thinned. Can be 0.8 ⁇ m or less.
  • the thickness Td is preferably set to 0.1 ⁇ m or more.
  • the dry etching damage layer 11a may be removed by wet etching.
  • wet etching When wet etching is used, the shape of the trench 12 may become unintentional depending on the facet of the Ga 2 O 3 single crystal, but the dry etching damage layer 11a can be almost completely removed. In this case, the second semiconductor layer 11 does not include dry etching damage.
  • the etching rate of wet etching becomes extremely small, so that the dry etching damage layer 11 a cannot be removed by wet etching.
  • the main surface of the second semiconductor layer 11 is a plane parallel to the b-axis, such as the (001) plane, and the trench 12 has a linear planar pattern parallel to the [010] direction
  • dry etching by wet etching is performed.
  • the main surface of the second semiconductor layer 11 is a plane parallel to the b-axis such as the (001) plane
  • the trench 12 is a linear plane orthogonal to the [010] direction.
  • FIGS. 3A to 3C and FIGS. 4A to 4B are vertical sectional views showing manufacturing steps of the trench MOS type Schottky diode 1 according to the embodiment.
  • a Ga 2 O 3 single crystal is epitaxially grown on the first semiconductor layer 10 such as a Ga 2 O 3 single crystal substrate by a HVPE (Hydride Vapor Phase Epitaxy) method or the like.
  • a second semiconductor layer 11 is formed.
  • a trench 12 is formed on the upper surface of the second semiconductor layer 11 by photolithography and dry etching.
  • an insulating dry etching damage layer 11 a having a thickness of about 1.4 ⁇ m is formed in a region including the inner surface of the trench 12 of the second semiconductor layer 11.
  • the preferable conditions for this dry etching are, for example, an etching gas of BCl 3 (30 sccm), a pressure of 1.0 Pa, an antenna output of 160 W, a bias output of 17 W, and a time of 90 minutes.
  • the dry etching damage layer 11a is thinned by annealing.
  • the annealing temperature is 400 ° C. or higher.
  • the annealing temperature may be about 700 ° C. or higher. it can.
  • the annealing temperature is preferably set to 1150 ° C. or lower.
  • the annealing time is, for example, 1 to 60 minutes.
  • the dry etching damage layer 11a may be removed by wet etching.
  • the wet etching conditions are, for example, 15 minutes at 120 to 130 ° C. using phosphoric acid as an etchant.
  • An annealing process and a wet etching process may be used in combination.
  • the dry etching damage layer 11a is removed after being thinned, the amount of removal by wet etching can be reduced, and the shape of the trench 12 can be made closer to the intended one.
  • an insulating film 15 is formed.
  • the insulating film 15 made of HfO 2 or the like is formed on the upper surface of the second semiconductor layer 11 so as to cover the inner surface of the trench 12 by an ALD (Atomic Layer Deposition) method or the like.
  • the film formation conditions of HfO 2 are not particularly limited.
  • TDMAH is used as the Hf raw material
  • O 3 is used as the oxidizing agent
  • TDMAH is supplied alternately for 0.25 seconds and O 3 for 0.15 seconds.
  • the substrate temperature at that time is 250 ° C.
  • a portion outside the trench 12 of the insulating film 15 is removed by a planarization process such as CMP (Chemical-Mechanical Polishing).
  • the anode electrode 13 is formed.
  • the trench electrode 16 and the anode electrode 13 are formed continuously and integrally by electron beam evaporation or the like.
  • a treatment with sulfuric acid / hydrogen peroxide is performed for the purpose of removing CMP abrasives and the like.
  • treatment liquids other than sulfuric acid / hydrogen peroxide such as hydrochloric acid, nitric acid, sulfuric acid, hydrofluoric acid, buffered hydrofluoric acid, etc., to prevent the rising voltage from being fixed at about 0.8 to 1.0 V
  • treatment with sulfuric acid / hydrogen peroxide solution or hydrogen peroxide solution is performed.
  • the anode electrode 13 is patterned into a predetermined shape such as a circle by photoetching or the like.
  • the cathode electrode 14 is formed on the bottom surface of the first semiconductor layer 10 by electron beam evaporation or the like, and the trench MOS type Schottky diode 1 is obtained.
  • the insulating dry etching damage layer 11a is thinned by annealing or removed by wet etching, so that the trench MOS Schottky diode 1 composed of Ga 2 O 3 based crystals is formed. Abnormal increase in on-resistance can be suppressed.
  • FIG. 5 is a graph showing current-voltage characteristics of the trench MOS Schottky diode 1.
  • FIG. 5 shows the current of the trench MOS Schottky diode 1 in which the width W m of the mesa-shaped portion between the trenches 12, the width W t of the trench 12, and the depth D t of the trench 12 are approximately 2 ⁇ m, 4 ⁇ m, and 3 ⁇ m, respectively. -Show voltage characteristics.
  • No treatment in FIG. 5 indicates the characteristics in the state where the annealing treatment is not performed, and “300 ° C.”, “500 ° C.”, and “700 ° C.” are the states after the annealing treatment at the respective temperatures. Show properties.
  • FIG. 5 shows that the on-resistance decreases as the annealing process is performed, and the on-resistance decreases as the annealing temperature increases. This is considered to be because the insulating dry etching damage layer 11a is thinned by the annealing process, and the current path of the layer in which the trench 12 of the second semiconductor layer 11 is formed is expanded.
  • the electrical resistance R between the anode electrode 13 and the cathode electrode 14 in the trench MOS type Schottky diode 1 is represented by the following equation 1, the electrical resistance R s of the first semiconductor layer 10, This is expressed as the sum of the electrical resistance R e of the layer of the semiconductor layer 11 where the trench 12 is not formed and the electrical resistance R t of the layer of the second semiconductor layer 11 where the trench 12 is formed.
  • the electrical resistance R s of the first semiconductor layer 10 is expressed by the following formula 2.
  • q is an elementary charge (1.6 ⁇ 10 ⁇ 19 C)
  • ⁇ s is an electron mobility in the first semiconductor layer 10
  • N s is a donor concentration in the first semiconductor layer 10.
  • R e of the second semiconductor layer 11 a layer trench 12 is not formed is expressed by the following equation 3.
  • ⁇ e is the electron mobility in the second semiconductor layer 11
  • N e is the donor concentration in the second semiconductor layer 11.
  • Electrical resistance R t of the second layer where the trench 12 of the semiconductor layer 11 is formed can be obtained measured value of the electric resistance R between the anode electrode 13 and the cathode electrode 14 and from Equation 1-3.
  • FIG. 6A and 6B show a structural model and a circuit thereof used for calculating the thickness Td of the dry etching damage layer 11a.
  • FIG. 6A is a structural model of a mesa-shaped portion including the second semiconductor layer 11 (a region where the dry etching damage layer 11a is not formed) and the dry etching damage layer 11a sandwiched between the trenches 12 on both sides.
  • the electrical resistance R d of the dry etching damage layer 11a is the thickness T d of the dry etching damage layer 11a and the mesa shape between adjacent trenches 12 if the donor concentration of the dry etching damage layer 11a is N d.
  • the width W m of the portion and the width W t of the trench 12 is expressed by the following formula 5.
  • the electric resistance R x of the second semiconductor layer 11 is expressed by the following formula 6.
  • Equation 7 Assuming a donor concentration N d of dry etching damage layer 11a and 1/100 of donor concentration N e of the second semiconductor layer 11, for calculating the thickness T d of the dry etching damage layer 11a from Equation 4-6 Equation 7 is derived.
  • Table 1 shows parameters of each part of five types of trench MOS type Schottky diodes 1 (samples A to E) having different annealing temperatures used in the measurement and calculation of this example, and calculated R s , The values of R e , R t , and T d are shown.
  • FIG. 7 is a graph plotting the relationship between the thickness Td of the dry etching damage layer 11a in Table 1 and the annealing temperature.
  • FIG. 7 shows that the thickness Td of the dry etching damage layer 11a starts to decrease when the annealing temperature exceeds 400 ° C., and becomes almost zero at about 1170 ° C.
  • the evaporation amount of the Ga 2 O 3 single crystal constituting the second semiconductor layer 11 and the like increases as the annealing temperature increases. Specifically, when the annealing temperature is about 700 ° C. or higher, the Ga 2 O 3 single crystal starts to evaporate, and when it is about 900 ° C. or higher, the Ga 2 O 3 single crystal is evaporated to cause the second semiconductor layer 11 to evaporate. When the surface shape of the first semiconductor layer 11 exceeds 1150 ° C., the change in the shape of the surface of the second semiconductor layer 11 becomes so large that the device characteristics of the trench MOS type Schottky diode 1 are clearly degraded.
  • the annealing temperature can be set to about 700 ° C. or higher.
  • the annealing temperature is preferably set to 1150 ° C. or lower.
  • the annealing temperature is set within a range of approximately 400 ° C. or more and less than 700 ° C.
  • the annealing temperature is set to about 700 ° C. or higher. If the thickness Td of the dry etching damage layer 11a is to be greatly reduced even if the Ga 2 O 3 single crystal is evaporated, the annealing temperature is about 900 ° C. or higher and 1150 ° C. or lower. Can be within range.
  • the thickness Td of the dry etching damage layer 11a can be set to about 0.8 ⁇ m or less.
  • the thickness Td is preferably set to 0.1 ⁇ m or more.
  • the thickness of the dry etching damage layer 11a is larger than about 0.8 ⁇ m and 1.0 ⁇ m.
  • the dry etching damage layer 11a is to be effectively thinned while the evaporation of the Ga 2 O 3 single crystal is suppressed to such an extent that the surface of the second semiconductor layer 11 is not deformed within the following range.
  • the thickness of the layer 11a is larger than about 0.5 ⁇ m and within the range of 0.8 ⁇ m or less, and the thickness of the dry etching damage layer 11a is to be greatly reduced even when the Ga 2 O 3 single crystal is evaporated, dry etching is performed.
  • the thickness of the damaged layer 11a can be in the range of about 0.1 ⁇ m to 0.5 ⁇ m.
  • MOS Schottky diode composed of a Ga 2 O 3 based crystal, in which an abnormal increase in on-resistance due to a trench MOS structure is suppressed, and a method for manufacturing the same.
  • SYMBOLS 1 Trench MOS type Schottky diode, 10 ... 1st semiconductor layer, 11 ... 2nd semiconductor layer, 11a ... Dry etching damage layer, 12 ... Trench, 13 ... Anode electrode, 14 ... Cathode electrode, 15 ... Insulating film , 16 ... trench electrode

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Abstract

Ｇａ２Ｏ３系単結晶からなる第１の半導体層１０と、トレンチ１２を有する、Ｇａ２Ｏ３系単結晶からなる第２の半導体層１１と、アノード電極１３と、カソード電極１４と、絶縁膜１５と、トレンチ電極１６と、を備え、第２の半導体層１１が、トレンチ１２の内面を含む領域に厚さ０．８μｍ以下の絶縁性のドライエッチングダメージ層１１ａを有する、トレンチＭＯＳ型ショットキーダイオード１を提供する。

Description

トレンチＭＯＳ型ショットキーダイオード及びその製造方法
　本発明は、トレンチＭＯＳ型ショットキーダイオード及びその製造方法に関する。
　従来のショットキーダイオードの１種として、トレンチＭＯＳ型ショットキーダイオードが知られている（例えば、特許文献１）。
　トレンチＭＯＳ型ショットキーバリアダイオードは、そのトレンチＭＯＳ構造により、半導体層の抵抗を増加することなく、高い耐圧を得ることができる。
国際公開第２０１７／１８８１０５号
　トレンチＭＯＳ型ショットキーバリアダイオードにおいては、半導体層のトレンチが形成される層は、トレンチの存在によって電流経路が狭められ、トレンチによって電流経路の面積が１／ｎに狭められた場合、電気抵抗率がトレンチの形成されていない層のｎ倍になることが予測される。しかしながら、Ｇａ２Ｏ３系のトレンチＭＯＳ型ショットキーバリアダイオードにおいては、実際には、トレンチによって電流経路の面積が１／ｎに狭められた層の電気抵抗率が、トレンチの形成されていない層の電気抵抗率のｎ倍を大きく超えることが、本発明者らによって確認されている。
　このため、Ｇａ２Ｏ３系のトレンチＭＯＳ型ショットキーバリアダイオードにおいては、オン抵抗の値が、期待される値より格段に大きくなってしまうという問題がある。
　本発明の目的は、Ｇａ２Ｏ３系結晶から構成されるＭＯＳ型ショットキーダイオードであって、トレンチＭＯＳ構造に起因するオン抵抗の異常増加が抑えられたトレンチＭＯＳ型ショットキーダイオード、及びその製造方法を提供することにある。
　本発明の一態様は、上記目的を達成するために、下記［１］～［５］のトレンチＭＯＳ型ショットキーダイオード、及び下記［６］～［１０］のトレンチＭＯＳ型ショットキーダイオードの製造方法を提供する。
［１］Ｇａ２Ｏ３系単結晶からなる第１の半導体層と、前記第１の半導体層に積層される層であって、その前記第１の半導体層と反対側の面に開口するトレンチを有する、Ｇａ２Ｏ３系単結晶からなる第２の半導体層と、前記第２の半導体層の前記第１の半導体層と反対側の面上に形成されたアノード電極と、前記第１の半導体層の前記第２の半導体層と反対側の面上に形成されたカソード電極と、前記第２の半導体層の前記トレンチの内面を覆う絶縁膜と、前記第２の半導体層の前記トレンチ内に前記絶縁膜に覆われるように埋め込まれ、前記アノード電極に接触するトレンチ電極と、を備え、前記第２の半導体層が、前記トレンチの内面を含む領域に厚さ０．８μｍ以下の絶縁性のドライエッチングダメージ層を有する、トレンチＭＯＳ型ショットキーダイオード。
［２］前記ドライエッチングダメージ層の厚さが０．５μｍ以下である、前記［１］に記載のトレンチＭＯＳ型ショットキーダイオード。
［３］前記第２の半導体層の主面がｂ軸に平行な面であり、前記トレンチが［０１０］方向に直交する線状の平面パターンを有する、前記［１］又は［２］に記載のトレンチＭＯＳ型ショットキーダイオード。
［４］Ｇａ２Ｏ３系単結晶からなる第１の半導体層と、前記第１の半導体層に積層される層であって、その前記第１の半導体層と反対側の面に開口するトレンチを有する、Ｇａ２Ｏ３系単結晶からなる第２の半導体層と、前記第２の半導体層の前記第１の半導体層と反対側の面上に形成されたアノード電極と、前記第１の半導体層の前記第２の半導体層と反対側の面上に形成されたカソード電極と、前記第２の半導体層の前記トレンチの内面を覆う絶縁膜と、前記第２の半導体層の前記トレンチ内に前記絶縁膜に覆われるように埋め込まれ、前記アノード電極に接触するトレンチ電極と、を備え、前記第２の半導体層が、ドライエッチングダメージを含まない層である、トレンチＭＯＳ型ショットキーダイオード。
［５］前記第２の半導体層の主面がｂ軸に平行な面であり、前記トレンチが［０１０］方向に平行な線状の平面パターンを有する、前記［４］に記載のトレンチＭＯＳ型ショットキーダイオード。
［６］Ｇａ２Ｏ３系単結晶からなる第１の半導体層とＧａ２Ｏ３系単結晶からなる第２の半導体層との積層体を準備する工程と、ドライエッチングにより、前記第２の半導体層の前記第１の半導体層と反対側の面に開口するトレンチを形成する工程と、アニール処理により、前記第２の半導体層の前記トレンチの内面を含む領域に形成された、絶縁性のドライエッチングダメージ層を薄くする工程と、前記第２の半導体層の前記トレンチの内面を覆うように絶縁膜を形成する工程と、前記第２の半導体層の前記トレンチ内に、前記絶縁膜に覆われるようにトレンチ電極を埋め込む工程と、前記第２の半導体層の前記第１の半導体層と反対側の面上に、前記トレンチ電極に接触するようにアノード電極を形成する工程と、前記第１の半導体層の前記第２の半導体層と反対側の面上に、カソード電極を形成する工程と、を含む、トレンチＭＯＳ型ショットキーダイオードの製造方法。
［７］前記アニール処理の温度が７００℃以上である、前記［６］に記載のトレンチＭＯＳ型ショットキーダイオードの製造方法。
［８］前記第２の半導体層の主面がｂ軸に平行な面であり、前記トレンチが［０１０］方向に直交する線状の平面パターンを有する、前記［６］又は［７］に記載のトレンチＭＯＳ型ショットキーダイオードの製造方法。
［９］Ｇａ２Ｏ３系単結晶からなる第１の半導体層とＧａ２Ｏ３系単結晶からなる第２の半導体層との積層体を準備する工程と、ドライエッチングにより、前記第２の半導体層の前記第１の半導体層と反対側の面に開口するトレンチを形成する工程と、ウェットエッチングにより、前記第２の半導体層の前記トレンチの内面を含む領域に形成された、絶縁性のドライエッチングダメージ層を除去する工程と、前記第２の半導体層の前記トレンチの内面を覆うように絶縁膜を形成する工程と、前記第２の半導体層の前記トレンチ内に、前記絶縁膜に覆われるようにトレンチ電極を埋め込む工程と、前記第２の半導体層の前記第１の半導体層と反対側の面上に、前記トレンチ電極に接触するようにアノード電極を形成する工程と、前記第１の半導体層の前記第２の半導体層と反対側の面上に、カソード電極を形成する工程と、を含む、トレンチＭＯＳ型ショットキーダイオードの製造方法。
［１０］前記第２の半導体層の主面がｂ軸に平行な面であり、前記トレンチが［０１０］方向に平行な線状の平面パターンを有する、前記［９］に記載のトレンチＭＯＳ型ショットキーダイオードの製造方法。
　本発明によれば、Ｇａ２Ｏ３系結晶から構成されるＭＯＳ型ショットキーダイオードであって、トレンチＭＯＳ構造に起因するオン抵抗の異常増加が抑えられたトレンチＭＯＳ型ショットキーダイオード、及びその製造方法を提供することができる。
図１は、実施の形態に係るトレンチＭＯＳ型ショットキーダイオードの垂直断面図である。 図２は、トレンチの平面パターンの典型例を示す、トレンチＭＯＳ型ショットキーダイオードの水平断面図である。 図３Ａは、実施の形態に係るトレンチＭＯＳ型ショットキーダイオードの製造工程を示す垂直断面図である。 図３Ｂは、実施の形態に係るトレンチＭＯＳ型ショットキーダイオードの製造工程を示す垂直断面図である。 図３Ｃは、実施の形態に係るトレンチＭＯＳ型ショットキーダイオードの製造工程を示す垂直断面図である。 図４Ａは、実施の形態に係るトレンチＭＯＳ型ショットキーダイオードの製造工程を示す垂直断面図である。 図４Ｂは、実施の形態に係るトレンチＭＯＳ型ショットキーダイオードの製造工程を示す垂直断面図である。 図５は、実施例に係るトレンチＭＯＳ型ショットキーダイオードの電流－電圧特性を示すグラフである。 図６Ａは、ドライエッチングダメージ層の厚さを算出するために用いた構造モデルを示す。 図６Ｂは、図６Ａの構造モデルの回路を示す。 図７は、表１のドライエッチングダメージ層の厚さとアニール処理温度の関係をプロットしたグラフである。
〔実施の形態〕
（トレンチＭＯＳ型ショットキーダイオードの構成）
　図１は、実施の形態に係るトレンチＭＯＳ型ショットキーダイオード１の垂直断面図である。トレンチＭＯＳ型ショットキーダイオード１は、トレンチＭＯＳ領域を有する縦型のＧａ２Ｏ３系のショットキーダイオードである。
　トレンチＭＯＳ型ショットキーダイオード１は、第１の半導体層１０と、第１の半導体層１０に積層される層であって、その第１の半導体層１０と反対側の面１７に開口するトレンチ１２を有する第２の半導体層１１と、第２の半導体層１１の面１７上に形成されたアノード電極１３と、第１の半導体層１０の第２の半導体層１１と反対側の面上に形成されたカソード電極１４と、第２の半導体層１１のトレンチ１２の内面を覆う絶縁膜１５と、第２の半導体層１１のトレンチ１２内に絶縁膜１５に覆われるように埋め込まれ、アノード電極１３に接触するトレンチ電極１６と、を有する。
　トレンチＭＯＳ型ショットキーダイオード１においては、アノード電極１３とカソード電極１４との間に順方向電圧（アノード電極１３側が正電位）を印加することにより、第２の半導体層１１から見たアノード電極１３と第２の半導体層１１との界面のエネルギー障壁が低下し、アノード電極１３からカソード電極１４へ電流が流れる。
　一方、アノード電極１３とカソード電極１４との間に逆方向電圧（アノード電極１３側が負電位）を印加したときは、ショットキー障壁により、電流は流れない。アノード電極１３とカソード電極１４との間に逆方向電圧を印加すると、アノード電極１３と第２の半導体層１１との界面及び絶縁膜１５と第２の半導体層１１との界面から空乏層が拡がる。
　一般的に、ショットキーダイオードの逆方向リーク電流の上限は１μＡとされている。本実施の形態では、１μＡのリーク電流が流れるときの逆方向電圧を耐圧と定義する。
　本実施の形態に係るトレンチＭＯＳ型ショットキーダイオード１は、トレンチＭＯＳ構造を有するため、半導体層の抵抗を増加することなく、高い耐圧を得ることができる。すなわち、トレンチＭＯＳ型ショットキーダイオード１は、高耐圧かつ低損失のショットキーダイオードである。
　第１の半導体層１０は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ２Ｏ３系単結晶からなる。第１の半導体層１０のドナー濃度Ｎｄ’は、例えば、１．０×１０１８以上かつ１．０×１０２０ｃｍ－３以下である。第１の半導体層１０の厚さＴｓは、例えば、１０～６００μｍである。第１の半導体層１０は、例えば、Ｇａ２Ｏ３系単結晶基板である。
　ここで、Ｇａ２Ｏ３系単結晶とは、Ｇａ２Ｏ３単結晶、又は、Ａｌ、Ｉｎ等の元素が添加されたＧａ２Ｏ３単結晶をいう。例えば、Ａｌ及びＩｎが添加されたＧａ２Ｏ３単結晶である（ＧａｘＡｌｙＩｎ（１－ｘ－ｙ））２Ｏ３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）単結晶であってもよい。Ａｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。なお、上記のＧａ２Ｏ３単結晶は、例えば、β型の結晶構造を有する。
　第２の半導体層１１は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ２Ｏ３系単結晶からなる。第２の半導体層１１のドナー濃度Ｎｄは、第１の半導体層１０のドナー濃度Ｎｄよりも低い。第２の半導体層１１は、例えば、Ｇａ２Ｏ３系単結晶基板である第１の半導体層１０上にエピタキシャル成長したエピタキシャル層である。
　なお、第１の半導体層１０と第２の半導体層１１との間に、高濃度のドナーを含む高ドナー濃度層を形成してもよい。この高ドナー濃度層は、例えば、基板である第１の半導体層１０上に第２の半導体層１１をエピタキシャル成長させる場合に用いられる。第２の半導体層１１の成長初期は、ドーパントの取り込み量が不安定であったり、基板である第１の半導体層１０からのアクセプタ不純物の拡散があったりするため、第１の半導体層１０上に第２の半導体層１１を直接成長させると、第２の半導体層１１の第１の半導体層１０との界面に近い領域が高抵抗化する場合がある。このような問題を避けるため、高ドナー濃度層が用いられる。高ドナー濃度層の濃度は、例えば、第２の半導体層１１よりも高い濃度に設定され、より好ましくは、第１の半導体層１０よりも高い濃度に設定される。
　第２の半導体層１１のドナー濃度が増加するほど、トレンチＭＯＳ型ショットキーバリアダイオード１の各部の電界強度が増加する。第２の半導体層１１中のアノード電極１３直下の領域中の最大電界強度、第２の半導体層１１中の最大電界強度、及び絶縁膜１５中の最大電界強度を低く抑えるためには、第２の半導体層１１のドナー濃度がおよそ１．０×１０１７ｃｍ－３以下であることが好ましい。一方、ドナー濃度が小さくなるほど第２の半導体層１１の抵抗が大きくなり、順方向損失が増加してしまうため、例えば１２００Ｖ以下の耐圧を確保する場合には、３．０×１０１６ｃｍ－３以上であることが好ましい。また、より高い耐圧を得るためには、ドナー濃度を例えば１．０×１０１６ｃｍ－３程度まで下げてもよい。
　第２の半導体層１１の厚さＴｅが増加するほど、第２の半導体層１１中の最大電界強度及び絶縁膜１５中の最大電界強度が低減する。第２の半導体層１１の厚さＴｅをおよそ３μｍ以上にすることにより、第２の半導体層１１中の最大電界強度及び絶縁膜１５中の最大電界強度を効果的に低減することができる。これらの電界強度の低減と、トレンチＭＯＳ型ショットキーバリアダイオード１の小型化の観点から、第２の半導体層１１の厚さＴｅはおよそ３μｍ以上かつ９μｍ以下であることが好ましい。
　トレンチ１２の深さＤｔによってトレンチＭＯＳ型ショットキーバリアダイオード１の各部の電界強度が変化する。第２の半導体層１１中のアノード電極１３直下の領域中の最大電界強度、第２の半導体層１１中の最大電界強度、及び絶縁膜１５中の最大電界強度を低く抑えるためには、トレンチ１２の深さＤｔがおよそ１．５μｍ以上かつ６μｍ以下であることが好ましい。
　トレンチ１２の幅Ｗｔは、狭いほど導通損失を低減できるが、狭いほど製造難易度が上がり、それに起因して製造歩留まりが低下するため、０．３μｍ以上かつ５μｍ以下であることが好ましい。
　第２の半導体層１１の隣接するトレンチ１２の間のメサ形状部分の幅Ｗｍが低減するほど、第２の半導体層１１中のアノード電極１３直下の領域中の最大電界強度が低減する。第２の半導体層１１中のアノード電極１３直下の領域中の最大電界強度を低く抑えるためには、メサ形状部分の幅Ｗｍが４μｍ以下であることが好ましい。一方、メサ形状部分の幅が小さいほどトレンチ１２の製造難度が上がるため、メサ形状部分の幅Ｗｍが０．２５μｍ以上であることが好ましい。
　絶縁膜１５の誘電率が増加するほど、絶縁膜１５中の最大電界強度が低減するため、絶縁膜１５は誘電率が高い材料からなることが好ましい。例えば、絶縁膜１５の材料としてＡｌ２Ｏ３（比誘電率がおよそ９．３）、ＨｆＯ２（比誘電率がおよそ２２）を用いることができるが、誘電率の高いＨｆＯ２を用いることが特に好ましい。
　また、絶縁膜１５の厚さＴｉが増加するほど、第２の半導体層１１中の最大電界強度が低減するが、絶縁膜１５中の最大電界強度およびアノード電極１３直下の領域中の最大電界強度が増加する。製造容易性の観点からは、絶縁膜１５の厚さは小さい方が好ましく、３００ｎｍ以下であることがより好ましい。ただし、当然ながら、トレンチ電極１６と第２の半導体層１１の間に直接電流がほとんど流れない程度の厚さは必要である。
　トレンチ電極１６の材料は、導電性を有するものであれば特に限定されず、例えば、高濃度でドーピングされた多結晶Ｓｉや、Ｎｉ、Ａｕ等の金属を用いることができる。
　トレンチＭＯＳ型ショットキーダイオード１中の電界強度は、上述のように、隣接する２つのトレンチ１２の間のメサ形状部分の幅、トレンチ１２の深さＤｔ、絶縁膜１５の厚さＴｉ等の影響を受けるが、トレンチ１２の平面パターンにはほとんど影響を受けない。このため、第２の半導体層１１のトレンチ１２の平面パターンは特に限定されない。
　図２は、トレンチ１２の平面パターンの典型例を示す、トレンチＭＯＳ型ショットキーダイオード１の水平断面図である。
　図２に示されるトレンチ１２は、ライン状の平面パターンを有する。図１に示されるトレンチＭＯＳ型ショットキーダイオード１の断面は、図２に示されるトレンチＭＯＳ型ショットキーダイオード１の切断線Ａ－Ａに沿った切断面に相当する。
　アノード電極１３は、第２の半導体層１１とショットキー接触する。アノード電極１３は、Ｐｔ、Ｐｄ、Ａｕ、Ｎｉ、Ａｇ、Ｃｕ、Ａｌ、Ｍｏ、Ｗ、Ｉｎ、Ｔｉ、多結晶Ｓｉおよびそれらの酸化物や窒化物、合金等の材料からなる。アノード電極１３と第２の半導体層１１のショットキー界面の逆方向リーク電流は、アノード電極１３と第２の半導体層１１との界面の障壁の高さ（バリアハイト）が高いほど小さくなる。一方、バリアハイトが高い金属をアノード電極１３に用いた場合、順方向の立ち上がり電圧が上昇するため、順方向損失が増加する。よって、逆方向リーク電流が最大で１μＡ程度となるバリアハイトを持つ材料を選択することが好ましい。例えば逆方向耐圧が６００Ｖから１２００Ｖの場合、バリアハイトを０．７ｅＶ程度とすることで、逆方向リーク電流を１μＡ程度に抑えたまま、最も順方向損失を低減できる。
　アノード電極１３は、異なる金属膜を積層した多層構造、例えば、Ｃｕ／Ｎｉ／Ａｌ、Ｐｔ／Ａｕ、Ｐｔ／Ａｌ、Ｐｄ／Ａｕ、Ｐｄ／Ａｌ、Ｐｔ／Ｔｉ／Ａｕ、又はＰｄ／Ｔｉ／Ａｕを有してもよい。アノード電極１３は、トレンチ電極１６と一体に形成されてもよい。この場合、アノード電極１３とトレンチ電極１６が上述の異なる金属膜を積層した多層構造を有してもよい。
　カソード電極１４は、第１の半導体層１０とオーミック接触する。カソード電極１４は、Ｔｉ等の金属からなる。カソード電極１４は、異なる金属膜を積層した多層構造、例えば、Ｔｉ／Ｎｉ／Ａｕ、Ｔｉ／Ａｕ、又はＴｉ／Ａｌ、を有してもよい。カソード電極１４と第１の半導体層１０を確実にオーミック接触させるため、カソード電極１４の第１の半導体層１０と接触する層がＴｉからなることが好ましい。
　上述のように、本発明者らは、Ｇａ２Ｏ３系のトレンチＭＯＳ型ショットキーバリアダイオードにおいては、トレンチによって電流経路の面積が１／ｎに狭められた層の電気抵抗率が、トレンチの形成されていない層の電気抵抗率のｎ倍を大きく超えることを発見した。すなわち、後述する特別な処理を行わない限り、トレンチＭＯＳ型ショットキーダイオード１において、第２の半導体層１１のトレンチ１２によって電流経路の面積が１／ｎに狭められた層の電気抵抗率が、第２の半導体層１１のトレンチ１２の形成されていない層の電気抵抗率のｎ倍を大きく超える。
　そして、本発明者らは、鋭意研究の結果、トレンチ１２を形成する際のドライエッチングによりダメージを受けた層であるドライエッチングダメージ層１１ａが絶縁性を有し、電流経路を狭めていることがその主な原因であることを見出した。すなわち、第２の半導体層１１のトレンチ１２が形成されている層では、トレンチ１２と、トレンチ１２の内面を含む領域に形成されたドライエッチングダメージ層１１ａによって電流経路が狭められている。
　トレンチＭＯＳ型ショットキーダイオード１において、第２の半導体層１１のドライエッチングダメージ層１１ａは、アニール処理により、形成された直後より薄くなっている。ドライエッチングダメージ層１１ａ内のダメージは、トレンチ１２の内面から離れるほど小さくなるため、ダメージの回復が進むとドライエッチングダメージ層１１ａは薄くなる。
　アニール処理されたドライエッチングダメージ層１１ａの厚さＴｄは、１．０μｍ以下であり、例えば、Ｇａ２Ｏ３系単結晶の蒸発が生じてもドライエッチングダメージ層１１ａを効果的に薄くしたい場合は、０．８μｍ以下とすることができる。ただし、Ｇａ２Ｏ３系単結晶の蒸発に起因するトレンチＭＯＳ型ショットキーダイオード１のデバイス特性の低下を抑えたい場合は、厚さＴｄを０．１μｍ以上とすることが好ましい。
　ドライエッチングダメージ層１１ａは、ウェットエッチングにより除去してもよい。ウェットエッチングを用いた場合、トレンチ１２の形状がＧａ２Ｏ３系単結晶のファセットに依存した意図しないものになる場合はあるが、ほぼ完全にドライエッチングダメージ層１１ａを除去することができる。この場合、第２の半導体層１１は、ドライエッチングダメージを含まないことになる。
　しかしながら、第２の半導体層１１の結晶方位によっては、ウェットエッチングのエッチングレートが極端に小さくなるため、ウェットエッチングによるドライエッチングダメージ層１１ａの除去は実施できない。例えば、第２の半導体層１１の主面が（００１）面などのｂ軸に平行な面であり、トレンチ１２が［０１０］方向に平行な線状の平面パターンを有する場合、ウェットエッチングによるドライエッチングダメージ層１１ａの除去は実施できるが、第２の半導体層１１の主面が（００１）面などのｂ軸に平行な面であり、トレンチ１２が［０１０］方向に直交する線状の平面パターンを有する場合、ウェットエッチングによるドライエッチングダメージ層１１ａの除去は実施できないことが確認されている。
　このため、ウェットエッチングによるドライエッチングダメージ層１１ａの除去が実施できない場合には、アニール処理によるドライエッチングダメージの回復は特に重要である。　
（トレンチＭＯＳ型ショットキーダイオードの製造方法）
　以下に、トレンチＭＯＳ型ショットキーダイオード１の製造方法の一例を示す。
　図３Ａ～図３Ｃ、図４Ａ～図４Ｂは、実施の形態に係るトレンチＭＯＳ型ショットキーダイオード１の製造工程を示す垂直断面図である。
　まず、図３Ａに示されるように、Ｇａ２Ｏ３系単結晶基板等の第１の半導体層１０上に、ＨＶＰＥ（Hydride Vapor Phase Epitaxy）法等によりＧａ２Ｏ３系単結晶をエピタキシャル成長させ、第２の半導体層１１を形成する。
　次に、図３Ｂに示されるように、フォトリソグラフィとドライエッチングにより、第２の半導体層１１の上面にトレンチ１２を形成する。このとき、ドライエッチングによるダメージにより、第２の半導体層１１のトレンチ１２の内面を含む領域に厚さ１．４μｍ程度の絶縁性のドライエッチングダメージ層１１ａが形成される。
　このドライエッチングの好ましい条件は、例えば、エッチングガスがＢＣｌ３（３０ｓｃｃｍ）、圧力が１．０Ｐａ、アンテナ出力が１６０Ｗ、バイアス出力が１７Ｗ、時間が９０分である。
　次に、図３Ｃに示されるように、アニール処理により、ドライエッチングダメージ層１１ａを薄くする。このアニール処理の温度は、４００℃以上であり、例えば、Ｇａ２Ｏ３系単結晶の蒸発が生じてもドライエッチングダメージ層１１ａを効果的に薄くしたい場合は、およそ７００℃以上とすることができる。ただし、Ｇａ２Ｏ３系単結晶の蒸発に起因するトレンチＭＯＳ型ショットキーダイオード１のデバイス特性の低下を抑えたい場合は、アニール処理の温度を１１５０℃以下とすることが好ましい。また、アニール処理の時間は、例えば、１～６０分である。
　ここで、アニール処理によりドライエッチングダメージ層１１ａを薄くする代わりに、ウェットエッチングによりドライエッチングダメージ層１１ａを除去してもよい。このウェットエッチングの条件は、例えば、リン酸をエッチャントとして、１２０～１３０℃で１５分間である。また、アニール処理とウェットエッチング処理を併用してもよい。この場合、ドライエッチングダメージ層１１ａを薄くしてから除去するため、ウェットエッチングによる除去量を減らし、トレンチ１２の形状を目的のものに近づけることができる。
　次に、図４Ａに示されるように、絶縁膜１５を形成する。まず、ＡＬＤ（Atomic Layer Deposition）法等により、トレンチ１２の内面を覆うように第２の半導体層１１の上面にＨｆＯ２等からなる絶縁膜１５を形成する。ＨｆＯ２の成膜条件は特に限定されないが、例えば、Ｈｆの原料としてＴＤＭＡＨを、酸化剤としてＯ３を用い、ＴＤＭＡＨを０．２５秒間、Ｏ３を０．１５秒間ずつ交互に供給して成膜する。そのときの基板温度は２５０℃とする。
　次に、ＣＭＰ（Chemical Mechanical Polishing）等の平坦化処理により、絶縁膜１５のトレンチ１２の外側の部分（トレンチ１２の間のメサ形状部分上の部分）を除去する。
　次に、図４Ｂに示されるように、アノード電極１３を形成する。まず、電子ビーム蒸着等により、トレンチ電極１６とアノード電極１３を連続的、一体的に形成する。
　トレンチ電極１６とアノード電極１３の蒸着の前に、ＣＭＰの研磨剤などを除去する目的で硫酸過水による処理を行う。塩酸、硝酸、硫酸、フッ酸、バッファードフッ酸等の硫酸過水以外の処理液を用いる場合は、立ち上がり電圧が０．８～１．０Ｖ程度で固定されることを防ぐため、それらの処理液による処理の後に硫酸過水もしくは過酸化水素水を用いた処理を行う。
　次に、フォトエッチング等により、アノード電極１３を円形等の所定の形状にパターニングする。
　その後、電子ビーム蒸着等により、第１の半導体層１０の底面にカソード電極１４を形成し、トレンチＭＯＳ型ショットキーダイオード１を得る。
（実施の形態の効果）
　上記実施の形態によれば、絶縁性のドライエッチングダメージ層１１ａをアニール処理により薄くする、又はウェットエッチングにより除去することにより、Ｇａ２Ｏ３系結晶から構成されるトレンチＭＯＳ型ショットキーダイオード１のオン抵抗の異常増加が抑えることができる。
　アニール処理によりドライエッチングダメージ層１１ａを薄くすることによる効果を実験により確かめた。
　図５は、トレンチＭＯＳ型ショットキーダイオード１の電流－電圧特性を示すグラフである。図５は、トレンチ１２の間のメサ形状部分の幅Ｗｍ、トレンチ１２の幅Ｗｔ、トレンチ１２の深さＤｔがそれぞれおよそ２μｍ、４μｍ、３μｍであるトレンチＭＯＳ型ショットキーダイオード１の電流－電圧特性を示す。
　図５の「処理無」は、アニール処理を行っていない状態における特性を示し、「３００℃」、「５００℃」、「７００℃」は、それぞれの温度のアニール処理を行った後の状態における特性を示す。
　図５は、アニール処理を実施することによりオン抵抗が減少し、また、アニール処理の温度が上がるほどオン抵抗が減少することを示している。これは、アニール処理により絶縁性のドライエッチングダメージ層１１ａが薄くなり、第２の半導体層１１のトレンチ１２が形成されている層の電流経路が拡がったことによると考えられる。
　次に、アニール処理温度とドライエッチングダメージ層１１ａの厚さＴｄとの関係を実験及び実験値に基づく計算により求めた。以下、ドライエッチングダメージ層１１ａの厚さＴｄを導出する方法について説明する。
　まず、トレンチＭＯＳ型ショットキーダイオード１におけるアノード電極１３とカソード電極１４の間の電気抵抗Ｒは、次の式１で示されるように、第１の半導体層１０の電気抵抗Ｒｓ、第２の半導体層１１のトレンチ１２が形成されていない層の電気抵抗Ｒｅ、第２の半導体層１１のトレンチ１２が形成されている層の電気抵抗Ｒｔの合計で表される。
Figure JPOXMLDOC01-appb-M000001
  
　第１の半導体層１０の電気抵抗Ｒｓは、次の式２で表される。ここで、ｑは素電荷（１．６×１０－１９Ｃ）、μｓは第１の半導体層１０における電子移動度、Ｎｓは第１の半導体層１０におけるドナー濃度である。
Figure JPOXMLDOC01-appb-M000002
  
　第２の半導体層１１のトレンチ１２が形成されていない層の電気抵抗Ｒｅは、次の式３で表される。ここで、μｅは第２の半導体層１１における電子移動度、Ｎｅは第２の半導体層１１におけるドナー濃度である。
Figure JPOXMLDOC01-appb-M000003
  
　第２の半導体層１１のトレンチ１２が形成されている層の電気抵抗Ｒｔは、アノード電極１３とカソード電極１４の間の電気抵抗Ｒの実測値と式１～３から求めることができる。
　図６Ａ、図６Ｂは、ドライエッチングダメージ層１１ａの厚さＴｄを算出するために用いた構造モデル及びその回路を示す。図６Ａは、両側をトレンチ１２に挟まれた、第２の半導体層１１（のドライエッチングダメージ層１１ａが形成されていない領域）とドライエッチングダメージ層１１ａを含むメサ形状部分の構造モデルである。
　図６Ａの構造モデルでは、図６Ｂの回路図に示されるように、中央の第２の半導体層１１とその両側のドライエッチングダメージ層１１ａが並列に接続されていると捉えることができる。このため、第２の半導体層１１の電気抵抗をＲｘ、ドライエッチングダメージ層１１ａの電気抵抗をＲdとすると、第２の半導体層１１のトレンチ１２が形成されている層の電気抵抗Ｒｔは、次の式４で表される。
Figure JPOXMLDOC01-appb-M000004
  
　ここで、ドライエッチングダメージ層１１ａの電気抵抗Ｒdは、ドライエッチングダメージ層１１ａのドナー濃度をＮｄとすれば、ドライエッチングダメージ層１１ａの厚さＴｄ、隣接するトレンチ１２の間のメサ形状部分の幅Ｗｍ、トレンチ１２の幅Ｗｔを用いて、次の式５で表される。
Figure JPOXMLDOC01-appb-M000005
  
　また、第２の半導体層１１の電気抵抗Ｒｘは、次の式６で表される。
Figure JPOXMLDOC01-appb-M000006
  
　ドライエッチングダメージ層１１ａのドナー濃度Ｎｄを第２の半導体層１１のドナー濃度Ｎｅの１／１００と仮定すると、式４～６からドライエッチングダメージ層１１ａの厚さＴｄを算出するための式７が導かれる。
Figure JPOXMLDOC01-appb-M000007
  
　次の表１に、本実施例の測定及び計算に用いた、アニール処理温度の異なる５種のトレンチＭＯＳ型ショットキーダイオード１（試料Ａ～Ｅ）の各部のパラメーター、及び算出されたＲｓ、Ｒｅ、Ｒｔ、Ｔｄの値を示す。　
Figure JPOXMLDOC01-appb-T000008
  
　図７は、表１のドライエッチングダメージ層１１ａの厚さＴｄとアニール処理温度の関係をプロットしたグラフである。
　図７は、アニール処理の温度が４００℃を超えたあたりからドライエッチングダメージ層１１ａの厚さＴｄが低減し始め、およそ１１７０℃でほぼ零になることを示している。
　一方で、アニール処理の温度が大きくなるほど第２の半導体層１１などを構成するＧａ２Ｏ３系単結晶の蒸発量が大きくなる。具体的には、アニール処理の温度がおよそ７００℃以上になるとＧａ２Ｏ３系単結晶が蒸発し始め、およそ９００℃以上になるとＧａ２Ｏ３系単結晶の蒸発によって第２の半導体層１１の表面の形状が変化し始め、１１５０℃を超えると第２の半導体層１１の表面の形状の変化がトレンチＭＯＳ型ショットキーダイオード１のデバイス特性が明確に低下するほどに大きくなる。
　このため、例えば、Ｇａ２Ｏ３系単結晶の蒸発が生じてもドライエッチングダメージ層１１ａを効果的に薄くしたい場合は、アニール処理の温度をおよそ７００℃以上とすることができる。ただし、Ｇａ２Ｏ３系単結晶の蒸発に起因するトレンチＭＯＳ型ショットキーダイオード１のデバイス特性の低下を抑えたい場合は、アニール処理の温度を１１５０℃以下とすることが好ましい。
　より具体的には、例えば、Ｇａ２Ｏ３系単結晶をほとんど蒸発させずにドライエッチングダメージ層１１ａを薄くしたい場合はアニール処理の温度をおよそ４００℃以上、７００℃未満の範囲内とし、Ｇａ２Ｏ３系単結晶の蒸発を第２の半導体層１１の表面の変形がない程度に抑えた上で効果的にドライエッチングダメージ層１１ａを薄くしたい場合はアニール処理の温度をおよそ７００℃以上、９００℃未満の範囲内とし、Ｇａ２Ｏ３系単結晶を蒸発させてでもドライエッチングダメージ層１１ａの厚さＴｄを大きく低減したい場合はアニール処理の温度をおよそ９００℃以上、１１５０℃以下の範囲内とすることができる。
　したがって、表１、図６に示されるドライエッチングダメージ層１１ａの厚さとオン抵抗の関係から、例えば、Ｇａ２Ｏ３系単結晶の蒸発が生じてもドライエッチングダメージ層１１ａを効果的に薄くしたい場合は、ドライエッチングダメージ層１１ａの厚さＴｄをおよそ０．８μｍ以下とすることができる。ただし、Ｇａ２Ｏ３系単結晶の蒸発に起因するトレンチＭＯＳ型ショットキーダイオード１のデバイス特性の低下を抑えたい場合は、厚さＴｄを０．１μｍ以上とすることが好ましい。
　より具体的には、例えば、Ｇａ２Ｏ３系単結晶をほとんど蒸発させずにドライエッチングダメージ層１１ａを薄くしたい場合はドライエッチングダメージ層１１ａの厚さをおよそ０．８μｍより大きく、１．０μｍ以下の範囲内とし、Ｇａ２Ｏ３系単結晶の蒸発を第２の半導体層１１の表面の変形がない程度に抑えた上で効果的にドライエッチングダメージ層１１ａを薄くしたい場合はドライエッチングダメージ層１１ａの厚さをおよそ０．５μｍより大きく、０．８μｍ以下の範囲内とし、Ｇａ２Ｏ３系単結晶を蒸発させてでもドライエッチングダメージ層１１ａの厚さを大きく低減したい場合はドライエッチングダメージ層１１ａの厚さをおよそ０．１μｍ以上、０．５μｍ以下の範囲内とすることができる。
　以上、本発明の実施の形態、実施例を説明したが、本発明は、上記実施の形態、実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
　また、上記に記載した実施の形態、実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態、実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
　Ｇａ２Ｏ３系結晶から構成されるＭＯＳ型ショットキーダイオードであって、トレンチＭＯＳ構造に起因するオン抵抗の異常増加が抑えられたトレンチＭＯＳ型ショットキーダイオード、及びその製造方法を提供する。
１…トレンチＭＯＳ型ショットキーダイオード、　１０…第１の半導体層、　１１…第２の半導体層、　１１ａ…ドライエッチングダメージ層、　１２…トレンチ、　１３…アノード電極、　１４…カソード電極、　１５…絶縁膜、　１６…トレンチ電極

Claims (10)

  1. 　Ｇａ２Ｏ３系単結晶からなる第１の半導体層と、
    　前記第１の半導体層に積層される層であって、その前記第１の半導体層と反対側の面に開口するトレンチを有する、Ｇａ２Ｏ３系単結晶からなる第２の半導体層と、
    　前記第２の半導体層の前記第１の半導体層と反対側の面上に形成されたアノード電極と、
    　前記第１の半導体層の前記第２の半導体層と反対側の面上に形成されたカソード電極と、
    　前記第２の半導体層の前記トレンチの内面を覆う絶縁膜と、
    　前記第２の半導体層の前記トレンチ内に前記絶縁膜に覆われるように埋め込まれ、前記アノード電極に接触するトレンチ電極と、
    　を備え、
    　前記第２の半導体層が、前記トレンチの内面を含む領域に厚さ０．８μｍ以下の絶縁性のドライエッチングダメージ層を有する、
    　トレンチＭＯＳ型ショットキーダイオード。
  2. 　前記ドライエッチングダメージ層の厚さが０．５μｍ以下である、
    　請求項１に記載のトレンチＭＯＳ型ショットキーダイオード。
  3. 　前記第２の半導体層の主面がｂ軸に平行な面であり、
    　前記トレンチが［０１０］方向に直交する線状の平面パターンを有する、
    　請求項１又は２に記載のトレンチＭＯＳ型ショットキーダイオード。
  4. 　Ｇａ２Ｏ３系単結晶からなる第１の半導体層と、
    　前記第１の半導体層に積層される層であって、その前記第１の半導体層と反対側の面に開口するトレンチを有する、Ｇａ２Ｏ３系単結晶からなる第２の半導体層と、
    　前記第２の半導体層の前記第１の半導体層と反対側の面上に形成されたアノード電極と、
    　前記第１の半導体層の前記第２の半導体層と反対側の面上に形成されたカソード電極と、
    　前記第２の半導体層の前記トレンチの内面を覆う絶縁膜と、
    　前記第２の半導体層の前記トレンチ内に前記絶縁膜に覆われるように埋め込まれ、前記アノード電極に接触するトレンチ電極と、
    　を備え、
    　前記第２の半導体層が、ドライエッチングダメージを含まない層である、
    　トレンチＭＯＳ型ショットキーダイオード。
  5. 　前記第２の半導体層の主面がｂ軸に平行な面であり、
    　前記トレンチが［０１０］方向に平行な線状の平面パターンを有する、
    　請求項４に記載のトレンチＭＯＳ型ショットキーダイオード。
  6. 　Ｇａ２Ｏ３系単結晶からなる第１の半導体層とＧａ２Ｏ３系単結晶からなる第２の半導体層との積層体を準備する工程と、
    　ドライエッチングにより、前記第２の半導体層の前記第１の半導体層と反対側の面に開口するトレンチを形成する工程と、
    　アニール処理により、前記第２の半導体層の前記トレンチの内面を含む領域に形成された、絶縁性のドライエッチングダメージ層を薄くする工程と、
    　前記第２の半導体層の前記トレンチの内面を覆うように絶縁膜を形成する工程と、
    　前記第２の半導体層の前記トレンチ内に、前記絶縁膜に覆われるようにトレンチ電極を埋め込む工程と、
    　前記第２の半導体層の前記第１の半導体層と反対側の面上に、前記トレンチ電極に接触するようにアノード電極を形成する工程と、
    　前記第１の半導体層の前記第２の半導体層と反対側の面上に、カソード電極を形成する工程と、
    　を含む、
    　トレンチＭＯＳ型ショットキーダイオードの製造方法。
  7. 　前記アニール処理の温度が７００℃以上である、
    　請求項６に記載のトレンチＭＯＳ型ショットキーダイオードの製造方法。
  8. 　前記第２の半導体層の主面がｂ軸に平行な面であり、
    　前記トレンチが［０１０］方向に直交する線状の平面パターンを有する、
    　請求項６又は７に記載のトレンチＭＯＳ型ショットキーダイオードの製造方法。
  9. 　Ｇａ２Ｏ３系単結晶からなる第１の半導体層とＧａ２Ｏ３系単結晶からなる第２の半導体層との積層体を準備する工程と、
    　ドライエッチングにより、前記第２の半導体層の前記第１の半導体層と反対側の面に開口するトレンチを形成する工程と、
    　ウェットエッチングにより、前記第２の半導体層の前記トレンチの内面を含む領域に形成された、絶縁性のドライエッチングダメージ層を除去する工程と、
    　前記第２の半導体層の前記トレンチの内面を覆うように絶縁膜を形成する工程と、
    　前記第２の半導体層の前記トレンチ内に、前記絶縁膜に覆われるようにトレンチ電極を埋め込む工程と、
    　前記第２の半導体層の前記第１の半導体層と反対側の面上に、前記トレンチ電極に接触するようにアノード電極を形成する工程と、
    　前記第１の半導体層の前記第２の半導体層と反対側の面上に、カソード電極を形成する工程と、
    　を含む、
    　トレンチＭＯＳ型ショットキーダイオードの製造方法。
  10. 　前記第２の半導体層の主面がｂ軸に平行な面であり、
    　前記トレンチが［０１０］方向に平行な線状の平面パターンを有する、
    　請求項９に記載のトレンチＭＯＳ型ショットキーダイオードの製造方法。

     
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