TWI796446B - 溝槽式金氧半型肖特基二極體及其製造方法 - Google Patents

溝槽式金氧半型肖特基二極體及其製造方法 Download PDF

Info

Publication number
TWI796446B
TWI796446B TW108106627A TW108106627A TWI796446B TW I796446 B TWI796446 B TW I796446B TW 108106627 A TW108106627 A TW 108106627A TW 108106627 A TW108106627 A TW 108106627A TW I796446 B TWI796446 B TW I796446B
Authority
TW
Taiwan
Prior art keywords
semiconductor layer
trench
layer
semiconductor
aforementioned
Prior art date
Application number
TW108106627A
Other languages
English (en)
Other versions
TW201937728A (zh
Inventor
佐佐木公平
藤田實
平林潤
有馬潤
Original Assignee
日商田村製作所股份有限公司
日商諾維晶科股份有限公司
日商Ｔｄｋ股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商田村製作所股份有限公司, 日商諾維晶科股份有限公司, 日商Ｔｄｋ股份有限公司 filed Critical 日商田村製作所股份有限公司
Publication of TW201937728A publication Critical patent/TW201937728A/zh
Application granted granted Critical
Publication of TWI796446B publication Critical patent/TWI796446B/zh

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/16—Oxides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/08—Etching
    • C30B33/12—Etching in gas atmosphere or plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H01L29/8725—Schottky diodes of the trench MOS barrier type [TMBS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

本發明提供一種溝槽式金氧半型肖特基二極體及其製造方法，該溝槽式金氧半型肖特基二極體由Ga2 O3 系結晶構成，並且，能夠抑制起因於溝槽式金氧半構造的導通電阻的異常增加。 作為一個實施型態，本發明提供一種溝槽式金氧半型肖特基二極體1，具備：第一半導體層10，其由Ga2 O3 系單晶構成；第二半導體層11，其具有溝槽12，該溝槽12開口在與第一半導體層10相反側之面上，該第二半導體層11由Ga2 O3 系單晶構成；陽極電極13，其形成在第二半導體層11上；陰極電極14，其形成在第一半導體層10上；絕緣膜15，其覆蓋溝槽12的內表面；以及，溝槽電極16，其以被絕緣膜15覆蓋的方式被埋入於溝槽12內；並且，第二半導體層11在包含溝槽12的內表面之區域具有絕緣性的乾蝕刻損傷層11a，該乾蝕刻損傷層11a的厚度為0.8微米以下。

Description

溝槽式金氧半型肖特基二極體及其製造方法
本發明關於一種溝槽式金氧半型肖特基二極體（Trench MOS Barrier Schottky diode）及其製造方法。
作為一種以往的肖特基二極體，已知有溝槽式金氧半型肖特基二極體（例如，專利文獻1）。
關於溝槽式金氧半型肖特基能障二極體，藉由其溝槽式金氧半構造，能夠在不增加半導體層的電阻的情況下，獲得高耐壓。 [先前技術文獻] （專利文獻）
專利文獻1：國際公開第2017/188105號公報
[發明所欲解決的問題] 在溝槽式金氧半型肖特基能障二極體中，半導體層的形成有溝槽之層，其電流路徑會由於溝槽的存在而變窄，且預測在電流路徑的面積由於溝槽而變窄為1/n時，電阻率會變成未形成溝槽之層的n倍。然而，本發明人確認到下述事實：在Ga2 O3 系溝槽式金氧半型肖特基能障二極體中，實際上，電流路徑的面積由於溝槽而變窄為1/n之層的電阻率，會大幅超過未形成溝槽之層的電阻率的n倍。
因此，在Ga2 O3 系溝槽式金氧半型肖特基能障二極體中，會有導通電阻（ON-resistance）的數值遠大於期望數值的問題。
本發明之目的在於提供一種溝槽式金氧半型肖特基二極體及其製造方法，該溝槽式金氧半型肖特基二極體由Ga2 O3 系結晶構成，並且，能夠抑制起因於溝槽式金氧半構造的導通電阻的異常增加。
[用以解決問題的技術手段] 為了達成上述目的，本發明的一個態樣提供下述[1]～[5]的溝槽式金氧半型肖特基二極體、以及下述[6]～[10]的溝槽式金氧半型肖特基二極體的製造方法。
[1]一種溝槽式金氧半型肖特基二極體，具備：第一半導體層，其由Ga2 O3 系單晶構成；第二半導體層，其是積層在前述第一半導體層上之層，該第二半導體層具有溝槽，該溝槽開口在該第二半導體層的與前述第一半導體層相反側之面上，該第二半導體層由Ga2 O3 系單晶構成；陽極電極，其形成在前述第二半導體層的與前述第一半導體層相反側之面上；陰極電極，其形成在前述第一半導體層的與前述第二半導體層相反側之面上；絕緣膜，其覆蓋前述第二半導體層的前述溝槽的內表面；以及，溝槽電極，其以被前述絕緣膜覆蓋的方式被埋入前述第二半導體層的前述溝槽內，並與前述陽極電極接觸；並且，前述第二半導體層在包含前述溝槽的內表面之區域具有絕緣性的乾蝕刻損傷層，該乾蝕刻損傷層的厚度為0.8微米（µm）以下。
[2]如前述[1]所述之溝槽式金氧半型肖特基二極體，其中，前述乾蝕刻損傷層的厚度為0.5µm以下。
[3]如前述[1]或[2]所述之溝槽式金氧半型肖特基二極體，其中，前述第二半導體層的主表面是平行於b軸之面，前述溝槽具有垂直於[010]方向之線狀的平面圖案。
[4]一種溝槽式金氧半型肖特基二極體，具備：第一半導體層，其由Ga2 O3 系單晶構成；第二半導體層，其是積層在前述第一半導體層上之層，該第二半導體層具有溝槽，該溝槽開口在該第二半導體層的與前述第一半導體層相反側之面上，該第二半導體層由Ga2 O3 系單晶構成；陽極電極，其形成在前述第二半導體層的與前述第一半導體層相反側之面上；陰極電極，其形成在前述第一半導體層的與前述第二半導體層相反側之面上；絕緣膜，其覆蓋前述第二半導體層的前述溝槽的內表面；以及，溝槽電極，其以被前述絕緣膜覆蓋的方式被埋入前述第二半導體層的前述溝槽內，並與前述陽極電極接觸；並且，前述第二半導體層是不包含乾蝕刻損傷之層。
[5]如前述[4]所述之溝槽式金氧半型肖特基二極體，其中，前述第二半導體層的主表面是平行於b軸之面，前述溝槽具有平行於[010]方向之線狀的平面圖案。
[6]一種溝槽式金氧半型肖特基二極體的製造方法，包含：準備積層體之步驟，該積層體是第一半導體層與第二半導體層之積層體，該第一半導體層由Ga2 O3 系單晶構成，該第二半導體層由Ga2 O3 系單晶構成；形成溝槽之步驟，該步驟藉由乾蝕刻來形成溝槽，該溝槽開口在前述第二半導體層的與前述第一半導體層相反側之面上；薄化絕緣性的乾蝕刻損傷層之步驟，該步驟藉由退火處理來薄化絕緣性的乾蝕刻損傷層，該乾蝕刻損傷層形成在前述第二半導體層的包含前述溝槽的內表面之區域；形成絕緣膜之步驟，該步驟將絕緣膜以覆蓋前述第二半導體層的前述溝槽的內表面的方式形成；埋入溝槽電極之步驟，該步驟將溝槽電極以被前述絕緣膜覆蓋的方式埋入前述第二半導體層的前述溝槽內；形成陽極電極之步驟，該步驟將陽極電極以與前述溝槽電極接觸的方式形成在前述第二半導體層的與前述第一半導體層相反側之面上；以及，形成陰極電極之步驟，該步驟將陰極電極形成在前述第一半導體層的與前述第二半導體層相反側之面上。
[7] 如前述[6]所述之溝槽式金氧半型肖特基二極體的製造方法，其中，前述退火處理的溫度為700℃以上。
[8]如前述[6]或[7]所述之溝槽式金氧半型肖特基二極體的製造方法，其中，前述第二半導體層的主表面是平行於b軸之面，前述溝槽具有垂直於[010]方向之線狀的平面圖案。
[9]一種溝槽式金氧半型肖特基二極體的製造方法，包含：準備積層體之步驟，該積層體是第一半導體層與第二半導體層之積層體，該第一半導體層由Ga2 O3 系單晶構成，該第二半導體層由Ga2 O3 系單晶構成；形成溝槽之步驟，該步驟藉由乾蝕刻來形成溝槽，該溝槽開口在前述第二半導體層的與前述第一半導體層相反側之面上；去除絕緣性的乾蝕刻損傷層之步驟，該步驟藉由濕蝕刻來去除絕緣性的乾蝕刻損傷層，該乾蝕刻損傷層形成在前述第二半導體層的包含前述溝槽的內表面之區域；形成絕緣膜之步驟，該步驟將絕緣膜以覆蓋前述第二半導體層的前述溝槽的內表面的方式形成；埋入溝槽電極之步驟，該步驟將溝槽電極以被前述絕緣膜覆蓋的方式埋入溝槽電極前述第二半導體層的前述溝槽內，；形成陽極電極之步驟，該步驟將陽極電極以與前述溝槽電極接觸的方式形成在前述第二半導體層的與前述第一半導體層相反側之面上；以及，形成陰極電極之步驟，該步驟將陰極電極形成在前述第一半導體層的與前述第二半導體層相反側之面上。
[10]如前述[9]所述之溝槽式金氧半型肖特基二極體的製造方法，其中，前述第二半導體層的主表面是平行於b軸之面，前述溝槽具有平行於[010]方向之線狀的平面圖案。
[發明的功效] 依據本發明，能夠提供一種溝槽式金氧半型肖特基二極體及其製造方法，該溝槽式金氧半型肖特基二極體由Ga2 O3 系結晶構成，並且，能夠抑制起因於溝槽式金氧半構造的導通電阻的異常增加。
[實施型態] （溝槽式金氧半型肖特基二極體的構成） 第1圖是實施型態的溝槽式金氧半型肖特基二極體1的垂直剖面圖。溝槽式金氧半型肖特基二極體1是具有溝槽式金氧半區域之縱型Ga2 O3 系肖特基二極體。
溝槽式金氧半型肖特基二極體1，其具有：第一半導體層10；第二半導體層11，其是被積層在第一半導體層10上之層，該第二半導體層11具有溝槽12，該溝槽12開口在該第二半導體層11的與第一半導體層10相反側之面17上；陽極電極13，其被形成在第二半導體層11的面17上；陰極電極14，其被形成在第一半導體層10的與第二半導體層11相反側之面上；絕緣膜15，其覆蓋第二半導體層11的溝槽12的內表面；以及，溝槽電極16，其以被絕緣膜15覆蓋的方式被埋入第二半導體層11的溝槽12內，並與陽極電極13接觸。
在溝槽式金氧半型肖特基二極體1中，藉由在陽極電極13與陰極電極14之間施加順向電壓（陽極電極13側為正電位），從第二半導體層11觀看之陽極電極13與第二半導體層11之間的界面的能量障壁會下降，於是電流會從陽極電極13向陰極電極14流動。
另一方面，在陽極電極13與陰極電極14之間施加逆向電壓（陽極電極13側為負電位）時，由於肖特基障壁，電流不會流動。若在陽極電極13與陰極電極14之間施加逆向電壓，則空乏層會從陽極電極13與第二半導體層11之間的界面、以及絕緣膜15與第二半導體層11之間的界面擴大。
一般而言，肖特基二極體的反向漏電流（reverse leakage current）的上限設為1微安培（μA）。在本實施型態中，將1μA的漏電流流動時的逆向電壓定義為耐壓。
本實施型態的溝槽式金氧半型肖特基二極體1，其具有溝槽式金氧半構造，因此能夠在不增加半導體層的電阻的情況下獲得高耐壓。亦即，溝槽式金氧半型肖特基二極體1是高耐壓且低損耗的肖特基二極體。
第一半導體層10由n型Ga2 O3 系單晶構成，該n型Ga2 O3 系單晶包含矽（Si）、錫（Sn）等Ⅳ族元素作為施體。第一半導體層10的施體濃度Nd ’例如是1.0×1018 cm-3 以上且1.0×1020 cm-3 以下。第一半導體層10的厚度Ts 例如是10～600μm。第一半導體層10例如是Ga2 O3 系單晶基板。
此處，Ga2 O3 系單晶是指Ga2 O3 單晶或添加有鋁（Al）、銦（In）等元素之Ga2 O3 單晶。例如，可以是添加有Al和In之Ga2 O3 單晶也就是(Gax Aly In(1-x-y) )2 O3 （0＜x≦1，0≦y＜1，0＜x+y≦1）單晶。在添加有Al的情況下，能帶間隙（band gap）會變寬，在添加有In的情況下，能帶間隙會變窄。並且，上述Ga2 O3 單晶例如具有β型結晶構造。
第二半導體層11由n型Ga2 O3 系單晶構成，該n型Ga2 O3 系單晶包含Si、Sn等Ⅳ族元素作為施體。第二半導體層11的施體濃度Nd 比第一半導體層10的施體濃度Nd ’更低。第二半導體層11例如是在Ga2 O3 系單晶基板也就是第一半導體層10上作磊晶成長而成之磊晶層。
並且，在第一半導體層10與第二半導體層11之間，可形成包含高濃度施體之高施體濃度層。此高施體濃度層例如能夠在基板也就是第一半導體層10上磊晶成長第二半導體層11時使用。第二半導體層11成長初期，因為雜質的攝取量不穩定、來自基板也就是第一半導體層10的受體雜質的擴散之類，若在第一半導體層10上直接成長第二半導體層11，則會有第二半導體層11的與第一半導體層10之界面附近的區域高電阻化的情況。為了避免這種問題，能夠使用高施體濃度層。高施體濃度層的濃度例如設定為比第二半導體層11更高的濃度，更佳是設定為比第一半導體層10更高的濃度。
第二半導體層11的施體濃度增加越多，溝槽式金氧半型肖特基能障二極體1的各個部分的電場強度增加越多。為了壓低第二半導體層11中的陽極電極13正下方的區域中的最大電場強度、第二半導體層11中的最大電場強度、以及絕緣膜15中的最大電場強度，較佳是第二半導體層11的施體濃度是約1.0×1017 cm-3 以下。另一方面，施體濃度越小，第二半導體層11的電阻越大，於是正向損耗（forward loss）會增加，因此，例如在要確保1200V以下的耐壓的情況下，施體濃度較佳是3.0×1016 cm-3 以上。另外，為了獲得更高的耐壓，可將施體濃度降低至例如1.0×1016 cm-3 程度。
第二半導體層11的厚度Te 增加越多，第二半導體層11中的最大電場強度以及絕緣膜15中的最大電場強度降低越多。藉由將第二半導體層11的厚度Te 作成約3μm以上，能夠有效降低第二半導體層11中的最大電場強度以及絕緣膜15中的最大電場強度。由這些電場強度的降低與溝槽式金氧半型肖特基能障二極體1的小型化之觀點來看，第二半導體層11的厚度Te 較佳是約3μm以上且9μm以下。
溝槽式金氧半型肖特基能障二極體1各個部分的電場強度會隨著溝槽12的深度Dt 而變化。為了壓低第二半導體層11中的陽極電極13正下方的區域中的最大電場強度、第二半導體層11中的最大電場強度、以及絕緣膜15中的最大電場強度，溝槽12的深度Dt 較佳是約1.5μm以上且6μm以下。
溝槽12的寬度Wt 越窄，越能夠降低導通損耗，但寬度Wt 越窄，製造難度越提升，起因於此，製造良率也越低，因此，寬度Wt 較佳是0.3μm以上且5μm以下。
第二半導體層11的相鄰的溝槽12之間的平台（mesa）形狀部分的寬度Wm 縮減越多，第二半導體層11中的陽極電極13正下方的區域中的最大電場強度降低越多。為了壓低第二半導體層11中的陽極電極13正下方的區域中的最大電場強度，平台形狀部分的寬度Wm 較佳是4μm以下。另一方面，平台形狀部分的寬度越小，溝槽12的製造難度越提升，因此平台形狀部分的寬度Wm 較佳是0.25μm以上。
絕緣膜15的介電常數增加越多，絕緣膜15中的最大電場強度降低越多，因此，絕緣膜15較佳是由介電常數高的材料構成。例如，作為絕緣膜15的材料，能夠使用Al2 O3 （相對介電常數為約9.3）、HfO2 （相對介電常數為約22），但特佳是使用介電常數高的HfO2 。
另外，絕緣膜15的厚度Ti 增加越多，第二半導體層11中的最大電場強度降低越多，但絕緣膜15中的最大電場強度以及陽極電極13正下方的區域中的最大電場強度會增加越多。由製造容易度的觀點來看，較佳是絕緣膜15的厚度小，更佳是300nm以下。不過，在溝槽電極16與第二半導體層11之間幾乎沒有直接電流流動的程度的厚度當然是必需的。
關於溝槽電極16的材料，只要具有導電性，則沒有特別限定，但例如能夠使用高濃度摻雜之多晶矽或鎳（Ni）、金（Au）等金屬。
如上所述，溝槽式金氧半型肖特基二極體1中的電場強度，會受到相鄰二個溝槽12之間的平台形狀部分的寬度、溝槽12的深度Dt 、絕緣膜15的厚度Ti 等的影響，但幾乎不受溝槽12的平面圖案的影響。因此，第二半導體層11的溝槽12的平面圖案沒有特別限定。
第2圖是表示溝槽12的平面圖案的典型示例之溝槽式金氧半型肖特基二極體1的水平剖面圖。
第2圖所示的溝槽12具有線狀的平面圖案。 第1圖所示的溝槽式金氧半型肖特基二極體1的剖面，其相當於第2圖所示的溝槽式金氧半型肖特基二極體1的沿A-A剖面線所得之剖面。
陽極電極13與第二半導體層11作肖特基接觸。陽極電極13由鉑（Pt）、鈀（Pd）、Au、Ni、銀（Ag）、銅（Cu）、鋁（Al）、鉬（Mo）、鎢（W）、銦（In）、鈦（Ti）、多晶矽以及其氧化物或氮化物、合金等材料構成。陽極電極13與第二半導體層11之間的界面的障壁高度（barrier height）越高，則陽極電極13與第二半導體層11之間的肖特基界面的反向漏電流越小。另一方面，在將障壁高度高的金屬用於陽極電極13時，順向的臨界電壓（threshold voltage）會上升，因此正向損耗會增加。因此，較佳是選擇一種材料，其具備反向漏電流最大成為1μA程度之障壁高度。例如，在反向耐壓為600V至1200V時，藉由將障壁高度設為0.7eV程度，能夠將反向漏電流抑制在1μA程度的狀況下最大程度地降低正向損耗。
陽極電極13為不同金屬膜積層而成之多層構造，例如，可具有Cu/Ni/Al、Pt/Au、Pt/Al、Pd/Au、Pd/Al、Pt/Ti/Au、或Pd/Ti/Au。陽極電極13可與溝槽電極16一體地形成。在此情況下，陽極電極13與溝槽電極16可具有上述不同金屬膜積層而成之多層構造。
陰極電極14與第一半導體層10作歐姆接觸。陰極電極14由Ti等金屬構成。陰極電極14可為不同金屬膜積層而成之多層構造，例如，可具有Ti/Ni/Au、Ti/Au、或Ti/Al。為了使陰極電極14與第一半導體層10確實地作歐姆接觸，陰極電極14的與第一半導體層10接觸之層較佳是由Ti構成。
如上所述，本發明人發現：在Ga2 O3 系溝槽式金氧半型肖特基能障二極體中，電流路徑的面積由於溝槽而變窄為1/n之層的電阻率會大幅超過未形成溝槽之層的電阻率的n倍。亦即，只要未進行後述的特別處理，則在溝槽式金氧半型肖特基二極體1中，電流路徑的面積由於第二半導體層11的溝槽12而變窄為1/n之層的電阻率會大幅超過未形成第二半導體層11的溝槽12之層的電阻率的n倍。
然後，本發明人致力研究的結果，發現其主要原因在於：由於形成溝槽12時的乾蝕刻而受到損傷之層也就是乾蝕刻損傷層11a具有絕緣性，於是會使電流路徑變窄。亦即，在第二半導體層11的形成有溝槽12之層中，由於溝槽12、與形成在包含溝槽12的內表面之區域中的乾蝕刻損傷層11a，電流路徑會變窄。
在溝槽式金氧半型肖特基二極體1中，藉由退火處理，第二半導體層11的乾蝕刻損傷層11a會變得比剛形成後更薄。乾蝕刻損傷層11a內的損傷，其隨著自溝槽12的內表面遠離越多則變得越小，因此若進行損傷的回復，則乾蝕刻損傷層11a會變薄。
經過退火處理之乾蝕刻損傷層11a的厚度Td 為1.0μm以下，例如，在即便發生Ga2 O3 系單晶的蒸發也要有效薄化乾蝕刻損傷層11a時，能夠作成0.8μm以下。不過，在要抑制起因於Ga2 O3 系單晶的蒸發之溝槽式金氧半型肖特基二極體1的裝置特性(Device Characteristics)下降時，較佳是將厚度Td 作成0.1μm以上。
乾蝕刻損傷層11a可藉由濕蝕刻來去除。在使用濕蝕刻的情況下，雖然會有溝槽12的形狀依存於Ga2 O3 系單晶的小面（facet）而成為不期望的形狀的情況，但能夠幾乎完全地去除乾蝕刻損傷層11a。在此情況下，第二半導體層11不包含乾蝕刻損傷。
然而，依據第二半導體層11的晶體方位，濕蝕刻的蝕刻速率會變得極度小，因此藉由濕蝕刻來去除乾蝕刻損傷層11a之方法會無法實施。例如，已確認雖然在第二半導體層11的主表面是（001）面等的平行於b軸之面，且溝槽12具有平行於[010]方向之線狀的平面圖案時，藉由濕蝕刻來去除乾蝕刻損傷層11a之方法是能夠實施的，但在第二半導體層11的主表面是（001）面等的平行於b軸之面，且溝槽12具有垂直於[010]方向之線狀的平面圖案時，藉由濕蝕刻來去除乾蝕刻損傷層11a之方法則無法實施。
因此，在藉由濕蝕刻來去除乾蝕刻損傷層11a之方法無法實施時，藉由退火處理來回復乾蝕刻損傷之方法就特別重要。
（溝槽式金氧半型肖特基二極體的製造方法） 以下，表示溝槽式金氧半型肖特基二極體1的製造方法的一個示例。
第3A圖～第3C圖、第4A圖～第4B圖是表示實施型態的溝槽式金氧半型肖特基二極體1的製造步驟的垂直剖面圖。
首先，如第3A圖所示，在Ga2 O3 系單晶基板等的第一半導體層10上，藉由氫化物氣相磊晶法（hydride vapor phase epitaxy，HVPE）來磊晶成長Ga2 O3 系單晶，而形成第二半導體層11。
接著，如第3B圖所示，藉由光學微影與乾蝕刻而在第二半導體層11的頂面上形成溝槽12。此時，由於乾蝕刻造成的損傷，在第二半導體層11的包含溝槽12的內表面之區域中，形成厚度1.4μm程度之絕緣性的乾蝕刻損傷層11a。
此乾蝕刻的較佳條件，例如蝕刻氣體為BCl3 且流量為30sccm、壓力為1.0帕（Pa）、天線輸出為160瓦（W）、偏壓輸出為17W、時間為90分鐘。
接著，如第3C圖所示，藉由退火處理來薄化乾蝕刻損傷層11a。此退火處理的溫度為400℃以上，例如，在即便發生Ga2 O3 系單晶的蒸發也要有效薄化乾蝕刻損傷層11a時，能夠設為約700℃以上。不過，在要抑制起因於Ga2 O3 系單晶的蒸發之溝槽式金氧半型肖特基二極體1的裝置特性下降時，較佳是將退火處理的溫度設為1150℃以下。另外，退火處理的時間例如是1～60分鐘。
此處，可藉由濕蝕刻來去除乾蝕刻損傷層11a，以取代藉由退火處理來薄化乾蝕刻損傷層11a。此濕蝕刻的條件例如是將磷酸作為蝕刻劑且在120～130℃持續15分鐘。另外，可併用退火處理與濕蝕刻處理。在此情況下，將乾蝕刻損傷層11a薄化後加以去除，因此能夠減少藉由濕蝕刻之去除量，而能夠使溝槽12的形狀接近目標形狀。
接著，如第4A圖所示，形成絕緣膜15。首先，藉由原子層沉積（Atomic Layer Deposition，ALD）法等，以覆蓋溝槽12的內表面的方式，在第二半導體層11的頂面上形成由HfO2 等構成之絕緣膜15。HfO2 的成膜條件沒有特別限定，但例如使用四（二甲胺基）鉿（TDMAH）作為鉿（Hf）的原料且使用O3 作為氧化劑，並每次以TDMAH持續0.25秒、O3 持續0.15秒的方式來交替供給而成膜。此時的基板溫度設為250℃。
接著，藉由化學機械研磨（Chemical Mechanical Polishing，CMP）等的平坦化處理來去除絕緣膜15的溝槽12的外側部分（溝槽12之間的平台形狀部分上的部分）。
接著，如第4B圖所示，形成陽極電極13。首先，藉由電子束蒸鍍等，連續且一體地形成溝槽電極16與陽極電極13。
在蒸鍍溝槽電極16與陽極電極13之前，為了去除CMP的研磨劑等，進行藉由食人魚溶液（piranha solution）實行之處理。在使用鹽酸、硝酸、硫酸、氫氟酸、緩衝級氫氟酸（buffered HF）等的食人魚溶液以外的處理溶液時，為了防止臨界電壓被固定在0.8～1.0V程度，在藉由這些處理溶液實行處理後，使用食人魚溶液或過氧化氫水溶液進行處理。
接著，藉由光學蝕刻等而將陽極電極13圖案化為圓形等預定的形狀。
其後，藉由電子束蒸鍍等，在第一半導體層10的底面上形成陰極電極14，而獲得溝槽式金氧半型肖特基二極體1。
（實施型態的效果） 依據上述實施型態，藉由退火處理來薄化絕緣性的乾蝕刻損傷層11a、或藉由濕蝕刻來去除絕緣性的乾蝕刻損傷層11a，藉此，能夠抑制由Ga2 O3 系結晶構成之溝槽式金氧半型肖特基二極體1的導通電阻的異常增加。
[實施例1] 藉由實驗，確認藉由退火處理而薄化乾蝕刻損傷層11a所帶來的效果。
第5圖是表示溝槽式金氧半型肖特基二極體1的電流－電壓特性的曲線圖。第5圖表示溝槽12之間的平台形狀部分的寬度Wm 、溝槽12的寬度Wt 、溝槽12的深度Dt 分別為約2μm、4μm、3μm之溝槽式金氧半型肖特基二極體1的電流－電壓特性。
第5圖的「無處理」表示在未進行退火處理之狀態下的特性，「300℃」、「500℃」、「700℃」表示在進行各個溫度的退火處理後的狀態下的特性。
第5圖表示出藉由實施退火處理，導通電阻會減少，另外，退火溫度上升越多，導通電阻減少越多。其原因被認為在於，藉由退火處理，絕緣性的乾蝕刻損傷層11a會變薄，於是第二半導體層11的形成有溝槽12之層的電流路徑會擴大。
接著，藉由依據實驗及實驗值之計算來求取退火處理溫度與乾蝕刻損傷層11a的厚度Td 之間的關係。 以下，針對導出乾蝕刻損傷層11a的厚度Td 之方法作說明。
首先，溝槽式金氧半型肖特基二極體1中的陽極電極13與陰極電極14之間的電阻R，其如下方的數學式1所示，由第一半導體層10的電阻Rs 、第二半導體層11的未形成溝槽12之層的電阻Re 、以及第二半導體層11的形成有溝槽12之層的電阻Rt 之合計來表示。
[數學式1]
Figure 02_image001
第一半導體層10的電阻Rs 由下方的數學式2表示。此處，q是基本電荷（1.6×10-19 C），μs 是第一半導體層10中的電子遷移率，Ns 是第一半導體層10中的施體濃度。
[數學式2]
Figure 02_image003
第二半導體層11的未形成溝槽12之層的電阻Re 由下方的數學式3表示。此處，μe 是第二半導體層11中的電子遷移率，Ne 是第二半導體層11中的施體濃度。
[數學式3]
Figure 02_image005
第二半導體層11的形成有溝槽12之層的電阻Rt ，其能夠由陽極電極13與陰極電極14之間的電阻R的實測值、與數學式1～3來求得。
第6A圖、第6B圖表示用於算出乾蝕刻損傷層11a的厚度Td 之構造模型以及其等效電路。第6A圖是兩側被溝槽12包夾且包含第二半導體層11（的未形成乾蝕刻損傷層11a之區域）與乾蝕刻損傷層11a之平台形狀部分之構造模型。
可得而知，在第6A圖的構造模型中，如第6B圖的等效電路圖所示，中央的第二半導體層11與其兩側的乾蝕刻損傷層11a並聯連接。因此，若將第二半導體層11的電阻設為Rx 且將乾蝕刻損傷層11a的電阻設為Rd ，則第二半導體層11的形成有溝槽12之層的電阻Rt 由下方的數學式4表示。
[數學式4]
Figure 02_image007
此處，關於乾蝕刻損傷層11a的電阻Rd ，若將乾蝕刻損傷層11a的施體濃度設為Nd ，使用乾蝕刻損傷層11a的厚度Td 、相鄰溝槽12之間的平台形狀部分的寬度Wm 、溝槽12的寬度Wt ，而由下方的數學式5表示。
[數學式5]
Figure 02_image009
另外，第二半導體層11的電阻Rx 由下方的數學式6表示。
[數學式6]
Figure 02_image011
假設乾蝕刻損傷層11a的施體濃度Nd 是第二半導體層11的施體濃度Ne 的1/100，則由數學式4～6能夠導出數學式7，其用於算出乾蝕刻損傷層11a的厚度Td 。
[數學式7]
Figure 02_image013
在下方的表1中，表示了本實施例的測定及計算所使用之退火處理溫度不同的五種溝槽式金氧半型肖特基二極體1（試料A～E）的各個部分的參數，以及算出的Rs 、Re 、Rt 、Td 的數值。
[表1]
Figure 02_image015
第7圖是將表1的乾蝕刻損傷層11a的厚度Td 與退火處理溫度之間的關係作圖所得的曲線圖。
第7圖表示了乾蝕刻損傷層11a的厚度Td 從退火處理溫度超過400℃處開始降低，且在約1170℃成為接近零。
另一方面，退火處理溫度變得越高，構成第二半導體層11等之Ga2 O3 系單晶的蒸發量也變得越大。具體而言，若退火處理溫度成為約700℃以上，則Ga2 O3 系單晶會開始蒸發，若成為約900℃以上，則由於Ga2 O3 系單晶的蒸發會造成第二半導體層11的表面的形狀開始變化，若超過1150℃，則第二半導體層11的表面形狀的變化會大到溝槽式金氧半型肖特基二極體1的裝置特性明顯下降的程度。
因此，例如，在即便發生Ga2 O3 系單晶的蒸發也要有效薄化乾蝕刻損傷層11a時，能夠將退火處理溫度設為約700℃以上。不過，在要抑制起因於Ga2 O3 系單晶的蒸發之溝槽式金氧半型肖特基二極體1的裝置特性下降時，較佳是將退火處理溫度設為1150℃以下。
更具體而言，例如，在要使Ga2 O3 系單晶幾乎不蒸發地薄化乾蝕刻損傷層11a時，能夠將退火處理溫度設定在約400℃以上且未滿700℃之範圍內，在要將Ga2 O3 系單晶的蒸發抑制在第二半導體層11的表面不變形的程度並有效薄化乾蝕刻損傷層11a時，能夠將退火處理溫度設定在約700℃以上且未滿900℃之範圍內，在即便使Ga2 O3 系單晶蒸發也要將乾蝕刻損傷層11a的厚度Td 大幅縮減時，能夠將退火處理溫度設定在約900℃以上且1150℃以下之範圍內。
因此，由表1和圖6所示的乾蝕刻損傷層11a的厚度與導通電阻之間的關係，例如，在即便發生Ga2 O3 系單晶的蒸發也要有效薄化乾蝕刻損傷層11a時，能夠將乾蝕刻損傷層11a的厚度Td 設為約0.8μm以下。不過，在要抑制起因於Ga2 O3 系單晶的蒸發之溝槽式金氧半型肖特基二極體1的裝置特性下降時，較佳是將厚度Td 設為0.1μm以上。
更具體而言，例如，在要使Ga2 O3 系單晶幾乎不蒸發地薄化乾蝕刻損傷層11a時，能夠將乾蝕刻損傷層11a的厚度設定在大於約0.8μm且1.0μm以下之範圍內，在要將Ga2 O3 系單晶的蒸發抑制在第二半導體層11的表面不變形的程度並有效薄化乾蝕刻損傷層11a時，能夠將乾蝕刻損傷層11a的厚度設定在大於約0.5μm且0.8μm以下之範圍內，在即便使Ga2 O3 系單晶蒸發也要將乾蝕刻損傷層11a的厚度大幅縮減時，能夠將乾蝕刻損傷層11a的厚度設定在約0.1μm以上且0.5μm以下之範圍內。
以上說明了本發明的實施型態和實施例，但本發明並不限於上述實施型態和實施例，在不脫離發明主旨的範圍內，可以有各種變化的實施型態。
另外，上述記載的實施型態和實施例並非用以限定申請專利範圍所請發明。另外，應注意的是，所有在實施型態和實施例中所說明的特徵的組合未必皆是解決發明問題所需的必要手段。
1‧‧‧溝槽式金氧半型肖特基二極體（或溝槽式金氧半型肖特基能障二極體）10‧‧‧第一半導體層11‧‧‧第二半導體層11a‧‧‧乾蝕刻損傷層12‧‧‧溝槽13‧‧‧陽極電極14‧‧‧陰極電極15‧‧‧絕緣膜16‧‧‧溝槽電極17‧‧‧面Dt‧‧‧深度Te、Ts、Ti、Td‧‧‧厚度Wm、Wt‧‧‧寬度A-A‧‧‧剖面線
第1圖是實施型態的溝槽式金氧半型肖特基二極體的垂直剖面圖。 第2圖是表示溝槽的平面圖案的典型示例之溝槽式金氧半型肖特基二極體的水平剖面圖。 第3A圖是表示實施型態的溝槽式金氧半型肖特基二極體的製造步驟的垂直剖面圖。 第3B圖是表示實施型態的溝槽式金氧半型肖特基二極體的製造步驟的垂直剖面圖。 第3C圖是表示實施型態的溝槽式金氧半型肖特基二極體的製造步驟的垂直剖面圖。 第4A圖是表示實施型態的溝槽式金氧半型肖特基二極體的製造步驟的垂直剖面圖。 第4B圖是表示實施型態的溝槽式金氧半型肖特基二極體的製造步驟的垂直剖面圖。 第5圖是表示實施例的溝槽式金氧半型肖特基二極體的電流－電壓特性的曲線圖。 第6A圖表示用於算出乾蝕刻損傷層的厚度之構造模型。 第6B圖表示第6A圖的構造模型的等效電路。 第7圖是將表1的乾蝕刻損傷層的厚度與退火處理溫度之間的關係作圖所得的曲線圖。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
1‧‧‧溝槽式金氧半型肖特基二極體(或溝槽式金氧半型肖特基能障二極體)
10‧‧‧第一半導體層
11‧‧‧第二半導體層
11a‧‧‧乾蝕刻損傷層
12‧‧‧溝槽
13‧‧‧陽極電極
14‧‧‧陰極電極
15‧‧‧絕緣膜
16‧‧‧溝槽電極
17‧‧‧面
Dt‧‧‧深度
Te、Ts、Ti、Td‧‧‧厚度
Wm、Wt‧‧‧寬度

Claims (9)

  1. 一種溝槽式金氧半型肖特基二極體，具備：第一半導體層，其由Ga2O3系單晶構成；第二半導體層，其是積層在前述第一半導體層上之層，該第二半導體層具有溝槽，該溝槽開口在該第二半導體層的與前述第一半導體層相反側之面上，該第二半導體層由Ga2O3系單晶構成；陽極電極，其形成在前述第二半導體層的與前述第一半導體層相反側之面上；陰極電極，其形成在前述第一半導體層的與前述第二半導體層相反側之面上；絕緣膜，其覆蓋前述第二半導體層的前述溝槽的內表面；以及，溝槽電極，其以被前述絕緣膜覆蓋的方式被埋入前述第二半導體層的前述溝槽內，並與前述陽極電極接觸；並且，前述第二半導體層在包含前述溝槽的內表面之區域具有絕緣性的乾蝕刻損傷層，該乾蝕刻損傷層的厚度為0.8微米以下。
  2. 如請求項1所述之溝槽式金氧半型肖特基二極體，其中，前述乾蝕刻損傷層的厚度為0.5微米以下。
  3. 如請求項1或2所述之溝槽式金氧半型肖特基二極體，其中，前述第二半導體層的主表面是平行於b 軸之面，前述溝槽具有垂直於[010]方向之線狀的平面圖案。
  4. 一種溝槽式金氧半型肖特基二極體，具備：第一半導體層，其由Ga2O3系單晶構成；第二半導體層，其是積層在前述第一半導體層上之層，該第二半導體層具有溝槽，該溝槽開口在該第二半導體層的與前述第一半導體層相反側之面上，該第二半導體層由Ga2O3系單晶構成；陽極電極，其形成在前述第二半導體層的與前述第一半導體層相反側之面上；陰極電極，其形成在前述第一半導體層的與前述第二半導體層相反側之面上；絕緣膜，其覆蓋前述第二半導體層的前述溝槽的內表面；以及，溝槽電極，其以被前述絕緣膜覆蓋的方式被埋入前述第二半導體層的前述溝槽內，並與前述陽極電極接觸；並且，前述第二半導體層是不包含乾蝕刻損傷之層，其中，前述第二半導體層的主表面是平行於b軸之面，前述溝槽具有平行於[010]方向之線狀的平面圖案。
  5. 一種溝槽式金氧半型肖特基二極體的製造方法，包含：準備積層體之步驟，該積層體是第一半導體層與第二 半導體層之積層體，該第一半導體層由Ga2O3系單晶構成，該第二半導體層由Ga2O3系單晶構成；形成溝槽之步驟，該步驟藉由乾蝕刻來形成溝槽，該溝槽開口在前述第二半導體層的與前述第一半導體層相反側之面上；薄化絕緣性的乾蝕刻損傷層之步驟，該步驟藉由退火處理來薄化絕緣性的乾蝕刻損傷層，該乾蝕刻損傷層形成在前述第二半導體層的包含前述溝槽的內表面之區域；形成絕緣膜之步驟，該步驟將絕緣膜以覆蓋前述第二半導體層的前述溝槽的內表面的方式形成；埋入溝槽電極之步驟，該步驟將溝槽電極以被前述絕緣膜覆蓋的方式埋入前述第二半導體層的前述溝槽內；形成陽極電極之步驟，該步驟將陽極電極以與前述溝槽電極接觸的方式形成在前述第二半導體層的與前述第一半導體層相反側之面上；以及，形成陰極電極之步驟，該步驟將陰極電極形成在前述第一半導體層的與前述第二半導體層相反側之面上。
  6. 如請求項5所述之溝槽式金氧半型肖特基二極體的製造方法，其中，前述退火處理的溫度為700℃以上。
  7. 如請求項5或6所述之溝槽式金氧半型肖特基二極體的製造方法，其中，前述第二半導體層的主表面 是平行於b軸之面，前述溝槽具有垂直於[010]方向之線狀的平面圖案。
  8. 一種溝槽式金氧半型肖特基二極體的製造方法，包含：準備積層體之步驟，該積層體是第一半導體層與第二半導體層之積層體，該第一半導體層由Ga2O3系單晶構成，該第二半導體層由Ga2O3系單晶構成；形成溝槽之步驟，該步驟藉由乾蝕刻來形成溝槽，該溝槽開口在前述第二半導體層的與前述第一半導體層相反側之面上；去除絕緣性的乾蝕刻損傷層之步驟，該步驟藉由濕蝕刻來去除絕緣性的乾蝕刻損傷層，該乾蝕刻損傷層形成在前述第二半導體層的包含前述溝槽的內表面之區域；形成絕緣膜之步驟，該步驟將絕緣膜以覆蓋前述第二半導體層的前述溝槽的內表面的方式形成；埋入溝槽電極之步驟，該步驟將溝槽電極以被前述絕緣膜覆蓋的方式埋入前述第二半導體層的前述溝槽內；形成陽極電極之步驟，該步驟將陽極電極以與前述溝槽電極接觸的方式形成在前述第二半導體層的與前述第一半導體層相反側之面上；以及，形成陰極電極之步驟，該步驟將陰極電極形成在前述第一半導體層的與前述第二半導體層相反側之面上。
  9. 如請求項8所述之溝槽式金氧半型肖特基二極體的製造方法，其中，前述第二半導體層的主表面是平行於b軸之面，前述溝槽具有平行於[010]方向之線狀的平面圖案。
TW108106627A 2018-03-01 2019-02-27 溝槽式金氧半型肖特基二極體及其製造方法 TWI796446B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-036901 2018-03-01
JP2018036901A JP7012306B2 (ja) 2018-03-01 2018-03-01 トレンチｍｏｓ型ショットキーダイオード及びその製造方法

Publications (2)

Publication Number Publication Date
TW201937728A TW201937728A (zh) 2019-09-16
TWI796446B true TWI796446B (zh) 2023-03-21

Family

ID=67805389

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108106627A TWI796446B (zh) 2018-03-01 2019-02-27 溝槽式金氧半型肖特基二極體及其製造方法

Country Status (6)

Country Link
US (1) US11456388B2 (zh)
EP (1) EP3761374A4 (zh)
JP (1) JP7012306B2 (zh)
CN (1) CN111801804B (zh)
TW (1) TWI796446B (zh)
WO (1) WO2019167873A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7179276B2 (ja) * 2017-09-29 2022-11-29 株式会社タムラ製作所 電界効果トランジスタ
WO2020013242A1 (ja) * 2018-07-12 2020-01-16 株式会社Flosfia 半導体装置
EP3823045A1 (en) 2019-11-14 2021-05-19 Flosfia Inc. Semiconductor device and system including semiconductor
JP7415537B2 (ja) * 2019-12-18 2024-01-17 Tdk株式会社 ショットキーバリアダイオード
CN116435343B (zh) * 2023-04-17 2024-02-09 西安电子科技大学 一种侧壁刻蚀修复的Mos-Type沟槽型功率器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170301789A1 (en) * 2016-04-15 2017-10-19 Fuji Electric Co., Ltd. Silicon carbide semiconductor device, method of manufacturing silicon carbide semiconductor device, and method of controlling silicon carbide semiconductor device
WO2017188105A1 (ja) * 2016-04-28 2017-11-02 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008218846A (ja) 2007-03-06 2008-09-18 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法
JP5792922B2 (ja) * 2009-02-17 2015-10-14 住友電気工業株式会社 ショットキバリアダイオードおよびその製造方法
CN104810268A (zh) * 2014-01-29 2015-07-29 北大方正集团有限公司 沟槽型功率器件栅氧化层的制备方法
JP6349592B2 (ja) * 2014-07-22 2018-07-04 株式会社Flosfia 半導体装置
JP6344718B2 (ja) * 2014-08-06 2018-06-20 株式会社タムラ製作所 結晶積層構造体及び半導体素子
JP6967238B2 (ja) * 2017-02-28 2021-11-17 株式会社タムラ製作所 ショットキーバリアダイオード
JP6991503B2 (ja) * 2017-07-06 2022-01-12 株式会社タムラ製作所 ショットキーバリアダイオード

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170301789A1 (en) * 2016-04-15 2017-10-19 Fuji Electric Co., Ltd. Silicon carbide semiconductor device, method of manufacturing silicon carbide semiconductor device, and method of controlling silicon carbide semiconductor device
WO2017188105A1 (ja) * 2016-04-28 2017-11-02 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード

Also Published As

Publication number Publication date
EP3761374A4 (en) 2021-11-17
US20210020789A1 (en) 2021-01-21
CN111801804A (zh) 2020-10-20
JP7012306B2 (ja) 2022-01-28
WO2019167873A1 (ja) 2019-09-06
JP2019153645A (ja) 2019-09-12
CN111801804B (zh) 2024-03-15
TW201937728A (zh) 2019-09-16
EP3761374A1 (en) 2021-01-06
US11456388B2 (en) 2022-09-27

Similar Documents

Publication Publication Date Title
TWI796446B (zh) 溝槽式金氧半型肖特基二極體及其製造方法
JP7349672B2 (ja) ショットキーバリアダイオード及びｐｎ接合部
US8790983B2 (en) Semiconductor device and method for manufacturing the same
US9401411B2 (en) SiC semiconductor device and method for manufacturing the same
US8765523B2 (en) Method for manufacturing semiconductor device including Schottky electrode
JP6477106B2 (ja) 半導体装置
US11923464B2 (en) Schottky barrier diode
JP2011044688A (ja) 半導体装置および半導体装置の製造方法
JP7047250B2 (ja) 炭化珪素半導体素子の製造方法
JP3784393B2 (ja) 半導体装置及びその製造方法
JP2018142655A (ja) ショットキーバリアダイオード
JP5792922B2 (ja) ショットキバリアダイオードおよびその製造方法
JP2013201308A (ja) 半導体装置及びその製造方法
US10424640B2 (en) Semiconductor device and method of manufacturing the same
JP2016178336A (ja) 半導体装置の製造方法
US9887270B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
US20200091296A1 (en) Semiconductor device
CN104979195A (zh) SiC基HEMT器件的制备方法
WO2023058377A1 (ja) 炭化珪素半導体装置
US20240290842A1 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP7062946B2 (ja) 半導体装置および半導体装置の製造方法
WO2021124549A1 (ja) 半導体素子及び半導体素子の製造方法
JP5997746B2 (ja) 半導体装置