JP2016039194A - Ｇａ２Ｏ３系単結晶の高抵抗領域形成方法、並びに、結晶積層構造体及び半導体素子 - Google Patents

Ｇａ２Ｏ３系単結晶の高抵抗領域形成方法、並びに、結晶積層構造体及び半導体素子 Download PDF

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Abstract

【課題】Ｇａ２Ｏ３系単結晶にイオン注入による高抵抗領域を形成するためのＧａ２Ｏ３系単結晶の高抵抗領域形成方法、並びに、結晶積層構造体及び半導体素子を提供する。
【解決手段】Ｇａ２Ｏ３系単結晶の高抵抗領域形成方法は、Ｇａ２Ｏ３系単結晶層１１にＭｇ又はＢｅをイオン注入する工程と、８００℃以上のアニール処理によりＭｇ又はＢｅを活性化して高抵抗領域１５を形成する工程とを含む。
【選択図】図１

Description

本発明は、Ｇａ２Ｏ３系単結晶の高抵抗領域形成方法、並びに、結晶積層構造体及び半導体素子に関する。
Ｇａ２Ｏ３単結晶へアクセプタをイオン注入することで、ｐ型もしくは高抵抗領域を形成する方法の一例が、特願２０１１−１９６４４０号（特許文献１）等に記載されている。
上記特許文献１においては、ｎ型β−Ｇａ２Ｏ３単結晶膜中のｎ型コンタクト領域を囲むｐ型ボディ領域が高抵抗領域とされている。この特許文献１によれば、ｎ型β−Ｇａ２Ｏ３単結晶膜を形成した後、ｎ型β−Ｇａ２Ｏ３単結晶膜にＭｇ、Ｂｅ、Ｆｅ、Ｚｎ、Ｐ等のｐ型ドーパントをイオン注入することでｐ型ボディ領域が形成され、ｐ型ドーパントの注入後にアニール処理を行うことで注入によるダメージを回復させることが記載されている。
特願２０１１−１９６４４０
イオン注入による高抵抗領域の形成は、注入イオン種による違いやアニール処理条件によって異なる。しかしながら、上記特許文献１には、注入イオン種について多様なイオン種を挙げてはいるものの、注入イオン種の違いによる高抵抗領域の形成条件については講じられていない。
そこで、本発明の目的は、Ｇａ２Ｏ３系単結晶にイオン注入による高抵抗領域を形成するためのＧａ２Ｏ３系単結晶の高抵抗領域形成方法、並びに、結晶積層構造体及び半導体素子を提供することにある。
本発明者等が鋭意研究した結果、Ｇａ２Ｏ３系単結晶に絶縁性の高い高抵抗領域を形成することができるｐ型ドーパントの種類と活性化アニール温度との関係を見いだし、本発明に至ったものである。
すなわち、本発明は、以下の［１］及び［２］のＧａ２Ｏ３系単結晶の高抵抗領域形成方法、並びに、［３］の結晶積層構造体及び［４］の半導体素子を提供する。
［１］Ｇａ２Ｏ３系単結晶層にＭｇ又はＢｅをイオン注入する工程と、８００℃以上のアニール処理により前記Ｍｇ又はＢｅを活性化して高抵抗領域を形成する工程と、を含むＧａ２Ｏ３系単結晶の高抵抗領域形成方法。
［２］上記［１］に記載の前記高抵抗領域を形成する工程は、前記Ｍｇ又はＢｅの濃度が深さ方向に傾斜を有するように形成する工程を含むＧａ２Ｏ３系単結晶の高抵抗領域形成方法。
［３］Ｍｇ及びイオン注入ダメージを含み、厚さが７５０ｎｍ以下であるＧａ２Ｏ３系高抵抗結晶層と、前記Ｇａ２Ｏ３系高抵抗結晶層よりも前記Ｍｇの濃度が低く、前記Ｍｇの濃度が深さ方向に傾斜している、前記Ｇａ２Ｏ３系高抵抗結晶層下の１００ｎｍ以上の厚さの層と、を有する結晶積層構造体。
［４］Ｂｅ及びイオン注入ダメージを含み、厚さが２０００ｎｍ以下であるＧａ２Ｏ３系高抵抗結晶層と、前記Ｇａ２Ｏ３系高抵抗結晶層よりも前記Ｂｅの濃度が低く、前記Ｂｅの濃度が深さ方向に傾斜している、前記Ｇａ２Ｏ３系高抵抗結晶層下の１００ｎｍ以上の厚さの層と、を有する結晶積層構造体。
［５］上記［３］又は［４］に記載の結晶積層構造体を備えた半導体素子。
本発明によれば、Ｇａ２Ｏ３系単結晶に絶縁性の高い高抵抗領域をイオン注入により形成することができる。
本発明に好適な第１の実施の形態に係る高抵抗領域を有するショットキーバリアダイオードの断面模式図である。 第２の実施の形態に係る高抵抗領域を有するＧａ２Ｏ３ＦＥＴの断面模式図である。 評価用試料の製造工程を説明するための断面模式図（ａ）〜（ｆ）である。 各種注入イオン種における活性化アニール温度に対する逆方向耐電圧をプロットしたグラフ（ａ）〜（ｄ）である。 各種注入イオン種のアニール温度と熱拡散との関係を説明するためのグラフ（ａ）〜（ｃ）である。 従来のショットキーバリアダイオードを説明するための断面模式図である。
以下、本発明の好適な実施の形態を添付図面に基づいて具体的に説明する。
［第１の実施の形態］
（ショットキーバリアダイオードの全体構成）
図１において、全体を示す符号１０は、この第１の実施の形態に係る典型的なｐ型高抵抗領域を有するショットキーバリアダイオード（以下、単に「ショットキーダイオード」という。）を例示している。
ショットキーダイオード１０は、図示例に限定されるものではないが、低ドナー濃度β−Ｇａ２Ｏ３系単結晶１１と、高ドナー濃度β−Ｇａ２Ｏ３系単結晶１２と、低ドナー濃度β−Ｇａ２Ｏ３系単結晶１１と接触してショットキー接合を形成するショットキー電極１３と、高ドナー濃度β−Ｇａ２Ｏ３系単結晶１２に接触してオーミック接合を形成するオーミック電極１４と、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＮなどで構成されている絶縁膜１７を有している。
β−Ｇａ２Ｏ３系単結晶１１，１２は、β−Ｇａ２Ｏ３単結晶、及びβ−（ＧａｘＩｎｙＡｌｚ）２Ｏ３単結晶（０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｘ＋ｙ＋ｚ＝１）からなる。
ショットキーダイオード１０に対して順方向の電圧（ショットキー電極側が正電位）を印加すると、ショットキー電極１３からオーミック電極１４へ順方向電流が流れる。一方、ショットキーダイオード１０に対して逆方向の電圧（ショットキー電極側が負電位）を印加すると、ショットキーダイオード１０を流れる電流は、ほぼ零になる。
（ガードリングの構成）
ショットキーダイオード１０の耐電圧を向上させるためには、ショットキー電極１３と低ドナー濃度β−Ｇａ２Ｏ３系単結晶１１との接触領域の縁部（図中のＡ部）に電界が集中するのを緩和する必要がある。図示例では、ショットキー電極１３と低ドナー濃度β−Ｇａ２Ｏ３系単結晶１１との接触領域の縁部に対応する領域には、電界集中緩和構造であるガードリング１５が形成されている。このガードリング１５は、ｐ型不純物のイオン注入により、高い絶縁性を有するｐ型の高抵抗領域を構成している。
（ガードリングの形成方法）
ガードリング１５の形成方法は、低ドナー濃度β−Ｇａ２Ｏ３系単結晶１１にＢｅ又はＭｇのｐ型不純物をイオン注入する工程と、ｐ型不純物を活性化アニール処理により活性化させる工程とを備えている。これにより、低ドナー濃度β−Ｇａ２Ｏ３系単結晶１１との界面の近傍のｐ型不純物の濃度が深さ方向（厚さ方向）に傾斜を有するガードリング１５が形成される。
ガードリング１５によりショットキーダイオード１０の耐電圧の低下を抑えるには、注入イオン種にＢｅを用い、Ｂｅを低ドナー濃度β−Ｇａ２Ｏ３系単結晶１１の所要の領域にイオン注入した後、８００℃以上の温度で活性化アニール処理を施すことが好ましい。より好ましくは注入イオン種にＭｇを用い、Ｍｇを低ドナー濃度β−Ｇａ２Ｏ３系単結晶１１の所要の領域にイオン注入した後、８００℃以上の温度で活性化アニール処理を施すことが望ましい。
ガードリング１５の外周には、ショットキーダイオード１０に対して逆方向の電圧が印加されたときに空乏層１６が広がる。図６に示す従来のショットキーダイオードにおける空乏層１６と比較すると、空乏層１６は、図１に示すように、ガードリング１５が形成された領域で最も厚く広がるため、ショットキー電極１３と低ドナー濃度β−Ｇａ２Ｏ３系単結晶１１との接触領域の縁部に集中する電界強度を低下させることができる。これにより、逆方向電圧印加時のショットキーダイオード１０の耐電圧の低下を抑えることができるようになり、また、ショットキーダイオード１０のリーク電流を低減させることができる。
（第１の実施の形態の効果）
以上のように構成された第１の実施の形態によれば、上記効果に加えて、次の効果を有する。
（１）注入イオン種にＭｇ又はＢｅを用い、β−Ｇａ２Ｏ３基板１１にＭｇ又はＢｅをイオン注入した後、８００℃以上の温度でＭｇ又はＢｅに活性化アニール処理を施すことで、高い絶縁性を有するガードリング１５を形成することができる。
（２）ガードリング１５の形成により、高耐電圧及び低損失を有するＧａ２Ｏ３ショットキーダイオード１０を得ることが可能になり、あらゆるパワーエレクトロニクス機器の省エネルギー化が可能となる。
［第２の実施の形態］
（Ｇａ２Ｏ３ＦＥＴの全体構成）
上記第１の実施の形態に係るガードリング１５のイオン注入による形成方法は、Ｇａ２Ｏ３ＦＥＴ（Field Effect Transistor）２０の素子分離の形成に適用することも可能である。図２を参照すると、図２には、第２の実施の形態に係るｐ型高抵抗領域としての素子分離層２９を有するＧａ２Ｏ３ＦＥＴ２０の一例が示されている。
Ｇａ２Ｏ３ＦＥＴ２０は、β−Ｇａ２Ｏ３系単結晶からなる高抵抗基板２１と、高抵抗基板２１上に形成されたＳｉやＳｎ等のＩＶ族元素がドープされたβ−Ｇａ２Ｏ３単結晶層２２と、β−Ｇａ２Ｏ３単結晶層２２上に形成されたソース電極２３及びドレイン電極２４と、ソース電極２３及びドレイン電極２４の間のβ−Ｇａ２Ｏ３単結晶層２２上のゲート絶縁膜２５の上に形成されたゲート電極２６とを有している。
Ｇａ２Ｏ３ＦＥＴ２０は更に、β−Ｇａ２Ｏ３単結晶層２２の表面にあってソース電極２３及びドレイン電極２４のそれぞれが接続される領域に形成されたソース領域２７及びドレイン領域２８と、β−Ｇａ２Ｏ３単結晶層２２中に隣接する２つのＧａ２Ｏ３ＦＥＴ２０を分離するように形成された素子分離層２９とを有している。
高抵抗基板２１は、例えばＭｇ、Ｂｅ、Ｚｎ、Ｆｅ等のアクセプタ不純物が添加されたβ−Ｇａ２Ｏ３系単結晶、例えばβ−Ｇａ２Ｏ３単結晶、β−（ＧａｘＩｎｙＡｌｚ）２Ｏ３単結晶（０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｘ＋ｙ＋ｚ＝１）からなる基板であり、アクセプタ不純物の添加により高抵抗化されている。
アクセプタ不純物を添加された高抵抗基板２１は、例えばＥＦＧ（Edge-defined Film-fed Growth）法でアクセプタドープβ−Ｇａ２Ｏ３単結晶を育成し、所望の厚さにスライスや研磨加工することにより得られる。
高抵抗基板２１とβ−Ｇａ２Ｏ３単結晶層２２の間には、アンドープのバッファ層やアクセプタ不純物をドープされた高抵抗バッファ層を形成することができる。また、その場合、それらのバッファ層は高抵抗基板２１の一部と見なすことができる。
ソース領域２７及びドレイン領域２８は、例えばＳｉ、Ｓｎ等のドナー不純物をβ−Ｇａ２Ｏ３単結晶層２２にドーピングすることで形成される。そのドーピングは、イオン注入、又は熱拡散によって行われる。
（素子分離層の構成）
図示例では、同一の半導体材料からなる２つのＧａ２Ｏ３ＦＥＴ２０が素子分離層２９によって分離されている。この素子分離層２９は、ｐ型不純物のイオン注入により、濃度が深さ方向に傾斜している。
（素子分離層の形成方法）
この素子分離層２９としては、注入イオン種にＢｅを用い、Ｂｅをβ−Ｇａ２Ｏ３単結晶層２２の所定の領域にイオン注入した後、８００℃以上の温度で活性化アニール処理を施すことが好ましい。
より好ましくは注入イオン種にＭｇを用い、Ｍｇをβ−Ｇａ２Ｏ３単結晶層２２の所定の領域にイオン注入した後、８００℃以上の温度で活性化アニール処理を施すことが望ましい。これにより、複数のＧａ２Ｏ３ＦＥＴ２０を互いに電気的に分離する素子分離領域を形成することができる。
Ｇａ２Ｏ３ＦＥＴ２０の素子分離技術としては、ドライエッチング及びウェットエッチングによる方法とイオン注入による方法とがある。エッチングによりβ−Ｇａ２Ｏ３単結晶層２２に溝を形成する方法は、素子表面に凹凸が形成されるため、その後の電極形成プロセス等における加工性が低下し、製造歩留まり低下の要因となる。また、ドライエッチングされたβ−Ｇａ２Ｏ３単結晶層２２の表面は、エッチングダメージを生じてリークパスとなり得る。
この第２の実施の形態では、イオン注入による素子分離方法が用いられる。これにより、素子表面は平坦なままの状態で素子分離が可能となり、製造歩留まりの低下を抑制することができる。
（第２の実施の形態の効果）
注入イオン種にＭｇ又はＢｅを用い、β−Ｇａ２Ｏ３単結晶層２２にＭｇ又はＢｅをイオン注入した後、８００℃以上の温度でＭｇ又はＢｅに活性化アニール処理を施すことで、高い絶縁性を有する素子分離層２９を形成することができる。
素子分離層２９の形成により、一つの基板上に複数のトランジスタを一括で形成して動作させることができる。
［実施例］
以下に、本発明の高抵抗領域について、実施例１〜４及び比較例１〜３を挙げて図３〜図５（ｃ）を参照しながら詳細に説明する。
（アクセプタ注入領域の絶縁性評価用試料の作製）
アンドープのβ−Ｇａ２Ｏ３単結晶からなる１０ｍｍ角の基板３０を用いた。β−Ｇａ２Ｏ３単結晶基板３０の主面は、例えば（０１０）面とする（以下、「（０１０）基板３０」という。）。（０１０）基板３０のドナー濃度は、およそ２×１０１７ｃｍ−３程度である。
最初に、（０１０）基板３０の裏面にＳｉを多段イオン注入し、深さ１５０ｎｍ、濃度５×１０１９ｃｍ−３のボックスプロファイルを有するようにＳｉ注入層３１を作製した。多段イオン注入後、９５０℃の窒素雰囲気中で３０分間の活性化アニール処理を行い、高ドナー濃度層３１´を得た。この作製手順を図３（ａ）及び（ｂ）に示す。
Ｓｉ注入層３１の活性化アニール処理後、（０１０）基板３０の表面にアクセプタ不純物を多段イオン注入し、深さ１６０ｎｍ、濃度１×１０１９ｃｍ−３のボックスプロファイルを有するように、アクセプタ注入層３２を作製した。注入イオン種には、Ｍｇ、Ｂｅ、Ｚｎ、Ｆｅの４種類のアクセプタイオンを用いた。
Ｍｇ、Ｂｅ、Ｚｎ、Ｆｅを注入した後、窒素雰囲気中で３０分間の活性化アニール処理を行った。活性化アニール温度は、６００〜９５０℃とした。この作製手順を図３（ｃ）及び（ｄ）に示す。なお、この活性化アニールによってイオン注入ダメージの大部分が回復するが、いずれのアニール温度を用いても、そのダメージを完全に回復することは難しいことがわかっている。
次に、（０１０）基板３０の裏面にＴｉ（３０ｎｍ）／Ａｕ（２３０ｎｍ）オーミック電極３３を蒸着した。最後に、（０１０）基板３０の表面にＰｔ（１５ｎｍ）／Ｔｉ（５ｎｍ）／Ａｕ２５０ｎｍ）、２００μｍ径のショットキー電極３４を蒸着した。この作製手順を図３（ｅ）及び（ｆ）に示す。
上記作製手順により、４種類のアクセプタイオンのそれぞれをイオン注入し、各種温度でアニール処理した試料を作製した。比較のためにアクセプタイオン注入を行っていない評価用の試料も作製した。
得られた試料における活性化アニール温度に対する絶縁性、及び逆方向耐電圧の評価を行った。
ＫＥＩＴＨＬＥＹ社製の４２００−ＳＣＳ型 半導体パラメータ・アナライザを用い、得られた試料の逆方向耐電圧の測定を行った。その測定結果を、活性化アニール温度を横軸に設定し、逆方向耐電圧を縦軸に設定した図４（ａ）〜図４（ｄ）のグラフ上にプロットした。ここでは、逆方向電流が０．１μＡ流れたときの電圧（Ｖ）を逆方向耐電圧と定義する。
実施例１及び２並びに比較例１及び２における活性化アニール温度と逆方向耐電圧との関係を図４（ａ）〜図４（ｄ）に示す。
図４（ａ）は、Ｍｇにおける活性化アニール温度に対する逆方向耐電圧を、図４（ｂ）は、Ｂｅにおける活性化アニール温度に対する逆方向耐電圧をそれぞれ示すグラフである。
図４（ｃ）は、Ｚｎにおける活性化アニール温度に対する逆方向耐電圧を、図４（ｄ）は、Ｆｅにおける活性化アニール温度に対する逆方向耐電圧をそれぞれ示すグラフである。なお、図４（ａ）〜図４（ｄ）において、アクセプタイオン注入なしの試料の逆方向耐電圧（５４Ｖ）を点線で示している。
［実施例１］
図４（ａ）から明らかなように、イオン注入種としてＭｇを用いた場合は、８００℃以上の活性化アニール処理によって逆方向耐電圧が高くなる。測定点の分布から、８００℃以上でアクセプタ注入層３２が活性化し、９００℃を超えると、Ｍｇの拡散が大きくなると考えられる。
このことから、アクセプタ注入層３２が十分に高抵抗化することが分かる。Ｍｇ、Ｂｅ、Ｚｎ、Ｆｅの４種のイオン種の中では、Ｍｇを用いた場合に逆方向耐電圧が最も高くなり、良好な高抵抗領域の形成が可能であるということが分かる。
［実施例２］
図４（ｂ）から明らかなように、イオン注入種としてＢｅを用いた場合は、６００〜７００℃の活性化アニール処理では、アクセプタイオン注入なしの試料（図中の点線）よりも逆方向耐電圧が低下するが、８００℃以上の活性化アニール処理により、絶縁性が上昇する。アクセプタイオン注入なしの試料と比較して、良好な高抵抗領域の形成が可能になる。
［比較例１］
図４（ｃ）から明らかなように、イオン注入種としてＺｎを用いた場合は、活性化アニール温度の上昇に伴って単調に絶縁性が上昇するものの、７００℃、８００℃、９００℃のいずれの活性化アニール温度においても、アクセプタイオン注入なしの試料（図中の点線）の逆方向耐電圧と同程度あるいは低い値である。逆方向耐電圧が低い値となる理由は、Ｚｎが重い元素であることから、活性化アニール処理によって回復できないほどの大きなダメージが、イオン注入によって半導体結晶へ与えられるためと考えられる。
［比較例２］
図４（ｄ）から明らかなように、イオン注入種としてＦｅを用いた場合は、活性化アニール温度と逆方向耐電圧とに相関がみられない。７００℃、８００℃、９００℃のいずれの活性化アニール温度においても、アクセプタイオン注入なしの試料（図中の点線）の逆方向耐電圧と同程度である。逆方向耐電圧が同程度となる理由は、Ｆｅは重い元素であることから、活性化アニール処理によって回復できないほどの大きなダメージが、イオン注入によって半導体結晶へ与えられるためと考えられる。
上記実施例１及び２並びに比較例１及び２で示した通り、Ｍｇをイオン注入種に用いた場合に最も高い逆方向耐電圧が得られるということが分かった。デバイスに要求される耐電圧性能にも依るが、一般的に、ガードリングは可能な限り深くまで不純物イオンを注入して形成される。そこで、市販されているイオン注入装置の最大注入エネルギー７００ｋｅＶでＭｇをβ−Ｇａ２Ｏ３単結晶へ注入し、耐電圧特性を調べた。
試料の作製方法は、上述したアクセプタ注入領域の絶縁性評価用試料の作製とほぼ同様であるが、Ｍｇは、深さ７５０ｎｍのボックスプロファイルとなるように注入した。上記実施例１等と同様の測定装置で耐電圧特性を調べたところ、アニール温度９５０℃の試料において逆方向耐電圧が４００Ｖとなった。図４（ａ）の通り、注入深さ１６０ｎｍの試料を９５０℃でアニールした場合、逆方向耐電圧は２５０Ｖ程度であり、注入深さを深くすることで、逆方向耐電圧の向上が可能であることが証明できた。
（Ｍｇ、Ｂｅ、Ｚｎの熱拡散評価用試料の作製）
アンドープのβ−Ｇａ２Ｏ３単結晶からなる１０ｍｍ角の基板を用いた。β−Ｇａ２Ｏ３単結晶基板３０の主面は、例えば（０１０）面とする（以下、「（０１０）基板」という。）。（０１０）基板のドナー濃度は、およそ２×１０１７ｃｍ−３程度である。
最初に、（０１０）基板へＭｇを多段注入し、深さ４００ｎｍ、濃度５×１０１９ｃｍ−３のボックスプロファイルを形成した。イオン注入後、７００℃、８００℃、９００℃でアニールした試料とアニールしない試料の４種類を作製した。
次に、（０１０）基板へＢｅを多段注入し、深さ５００ｎｍ、濃度１×１０１９ｃｍ−３のボックスプロファイルを形成した。イオン注入後、７００℃、８００℃、９００℃でアニールした試料とアニールしない試料の４種類を作製した。
最後に、（０１０）基板へＺｎを多段注入し、深さ５００ｎｍ、濃度１×１０１９ｃｍ−３のボックスプロファイルを形成した。イオン注入後、７００℃、８００℃、９００℃でアニールした試料とアニールしない試料の４種類を作製した。
上記の通り、合計１２種類の試料を作製した。
実施例３及び４並びに比較例３における活性化アニール温度と熱拡散との関係を図５（ａ）〜図５（ｃ）に示す。
図５（ａ）は、アニール温度７００℃、８００℃、９００℃における深さ（ｎｍ）に対するＭｇ濃度（ｃｍ−３）の変化を、図５（ｂ）は、アニール温度７００℃、８００℃、９００℃における深さ（ｎｍ）に対するＢｅ濃度（ｃｍ−３）の変化をそれぞれプロットしている。
図５（ｃ）は、アニール温度７００℃、８００℃、９００℃における深さ（ｎｍ）に対するＺｎ濃度（ｃｍ−３）の変化をプロットしている。なお、図５（ａ）〜図５（ｃ）には、比較例としてアニール処理を施していない試料（ａｓ−ｉｍｐｌａｎｔｅｄ）のアクセプタイオンの濃度分布を表す曲線が表されている。
［実施例３］
（０１０）基板中のＭｇ濃度は、図５（ａ）に示すように、（０１０）基板の表面から深さ４００〜７００ｎｍの領域において深さ方向に傾斜的に変化している。イオン注入を用いてＭｇドープ層を形成する場合は、Ｍｇ濃度が傾斜する領域の厚さは、少なくとも１００ｎｍになる。
ＭＢＥやＨＶＰＥ等の薄膜成長方法を用いて、例えばＭｇを添加しながらＧａ２Ｏ３単結晶をエピタキシャル成長させることによりＭｇドープ層を形成した場合は、Ｍｇ濃度傾斜領域（層）は生じない。一方、Ｍｇ濃度傾斜層が形成されることが本発明の特徴部の一部である。
図５（ａ）から明らかなように、９００℃以上の活性化アニール処理によってＭｇの熱拡散が激しくなることから、イオン注入直後のＭｇ濃度プロファイルを変化させずに活性化させたい場合は、８００〜８５０℃で活性化アニール処理を行うことが好適である。イオン注入直後の濃度プロファイルを崩すことなくＭｇが活性化させられるため、Ｂｅ、Ｚｎ、Ｆｅの他の３種のイオン種を用いるよりもデバイスの設計自由度が高い。
［実施例４］
（０１０）基板中のＢｅ濃度は、図５（ｂ）に示すように、（０１０）基板の表面から深さ５００〜８００ｎｍの領域において深さ方向に傾斜的に変化している。イオン注入を用いてＢｅドープ層を形成する場合は、Ｂｅ濃度が傾斜する領域の厚さが少なくとも１００ｎｍになる。
ＭＢＥやＨＶＰＥ等の薄膜成長方法を用いて、例えばＢｅを添加しながらＧａ２Ｏ３単結晶をエピタキシャル成長させることによりＢｅドープ層を形成した場合は、Ｂｅ濃度傾斜領域（層）は生じない。一方、Ｂｅ濃度傾斜層が形成されることが本発明の特徴部の一部である。
図５（ｂ）から明らかなように、イオン注入種としてＢｅを用いた場合は、８００℃以上の活性化アニール処理によって、イオン注入ダメージ領域中のＢｅの熱拡散が激しくなることが示されている。
ＭｇとＢｅとを比べると、Ｍｇ及びＢｅのいずれもが８００℃以上の活性化アニール処理によって逆方向耐電圧が上昇するが、Ｍｇは９００℃までは濃度プロファイルに変化がない。一方のＢｅは８００℃から熱拡散が激しくなってしまう。イオン注入直後の濃度プロファイルを崩さずにＢｅを活性化させることはできないが、本発明においてＢｅの適用を妨げるものではない。
［比較例３］
図５（ｃ）から明らかなように、イオン注入種としてＺｎを用いた場合は、９００℃以上の活性化アニール処理でイオン注入ダメージ領域中のＺｎの熱拡散が激しくなることが示されている。イオン注入直後の濃度プロファイルを崩さずにＺｎを活性化させることはできず、逆方向耐電圧が低いことから、良好な高抵抗領域を形成することができない。
（Ｍｇ、Ｂｅ、Ｚｎ、Ｆｅの注入エネルギーに対する注入深さ比較）
Ｍｇ、Ｂｅ、Ｚｎ、Ｆｅの注入エネルギーと注入深さの関係を調べた。１価のＭｇを一般的なイオン注入装置の最大注入エネルギー３５０ｋｅＶでβ−Ｇａ２Ｏ３へ注入する場合、（０１０）基板の表面から４００ｎｍ程度の深さで最大濃度となる。２価のＭｇを一般的な注入装置の最大注入エネルギー７００ｋｅＶでβ−Ｇａ２Ｏ３へ注入する場合、（０１０）基板の表面から７５０ｎｍ程度の深さで最大濃度となる。１価のＺｎを一般的なイオン注入装置の最大注入エネルギー３５０ｋｅＶでβ−Ｇａ２Ｏ３へ注入する場合、（０１０）基板の表面から１４０ｎｍ程度の深さで最大濃度となる。２価のＺｎを一般的な注入装置の最大注入エネルギー７００ｋｅＶでβ−Ｇａ２Ｏ３へ注入する場合、（０１０）基板の表面から３００ｎｍ程度の深さで最大濃度となる。１価のＦｅを一般的なイオン注入装置の最大注入エネルギー３５０ｋｅＶでβ−Ｇａ２Ｏ３へ注入する場合、（０１０）基板の表面から１６０ｎｍ程度の深さで最大濃度となる。２価のＦｅを一般的なイオン注入装置の最大注入エネルギー７００ｋｅＶでβ−Ｇａ２Ｏ３へ注入する場合、（０１０）基板の表面から３００ｎｍ程度の深さで最大濃度となる。
これらに対し、１価のＢｅをβ−Ｇａ２Ｏ３へ注入する場合、上記３条件の半分程度のエネルギーである１８０ｋｅＶで、最大濃度を（０１０）基板の表面から５００ｎｍ程度の深さに形成することが可能であることが分かった。１価のＢｅを一般的なイオン注入装置の最大エネルギー３５０ｋｅＶで注入すれば、およそ１０００ｎｍ程度の深さに最大濃度を形成することが可能になる。また、２価のＢｅを一般的なイオン注入装置の最大エネルギー７００ｋｅＶで注入すれば、およそ２０００ｎｍ程度の深さに最大濃度を形成することが可能になる。
Ｍｇ、Ｂｅ、Ｚｎ、Ｆｅの４種のイオン種の中では、Ｂｅを最も低い注入エネルギーで深く注入することができる。ショットキーダイオードのガードリングなどをアクセプタイオン注入で形成する場合は、深く注入できるほどガードリングの効果を高めることができ、デバイスの逆方向耐電圧が向上する。よって、イオン注入による高抵抗領域の形成にＢｅを用いることで、高いデバイス特性が得られる。
（評価結果）
実施例１〜４並びに比較例１〜３の結果により、Ｍｇ又はＢｅを注入イオン種に用い、Ｍｇ又はＢｅをイオン注入した後、８００℃以上のアニール処理によりＭｇ又はＢｅを活性化させることで、高い絶縁性を有する高抵抗領域を形成できることが明らかになった。
上記Ｇａ２Ｏ３系単結晶の高抵抗領域形成方法によれば、ほぼ均一な濃度のＭｇ及びイオン注入ダメージを含む厚さが７５０ｎｍ以下のＧａ２Ｏ３系高抵抗結晶層と、Ｇａ２Ｏ３系高抵抗結晶層よりもＭｇ濃度が低く、そのＭｇ濃度が深さ方向に傾斜している、Ｇａ２Ｏ３系高抵抗結晶層下の１００ｎｍ以上の厚さの不純物濃度傾斜層とを含む結晶積層構造体を備えた半導体素子、並びに、均一な濃度のＢｅ及びイオン注入ダメージを含む厚さが２０００ｎｍ以下のＧａ２Ｏ３系高抵抗結晶層と、Ｇａ２Ｏ３系高抵抗結晶層よりもＢｅ濃度が低く、そのＢｅ濃度が深さ方向に傾斜している、Ｇａ２Ｏ３系高抵抗結晶層下の１００ｎｍ以上の厚さの不純物濃度傾斜層とを含む結晶積層構造体を備えた半導体素子が得られるということが理解できる。
上記のＧａ２Ｏ３系高抵抗結晶層と不純物濃度傾斜層は、例えば、第１の実施の形態のショットキーダイオード１０においては、ガードリング１５のＭｇ又はＢｅの濃度がほぼ均一な領域と、ガードリング１５の底部側のＭｇ又はＢｅの濃度が深さ方向にそって減少する領域に相当し、第２の実施の形態のＧａ２Ｏ３ＦＥＴ２０においては、素子分離層２９のＭｇ又はＢｅの濃度がほぼ均一な領域と、素子分離層２９の底部側のＭｇ又はＢｅの濃度が深さ方向にそって減少する領域に相当する。
なお、上述のように、不純物濃度傾斜層は、Ｇａ２Ｏ３系高抵抗結晶層を形成するためにＭｇ又はＢｅをＧａ２Ｏ３系結晶層中にイオン注入することにより形成される層であり、Ｇａ２Ｏ３系結晶層の成長と同時にＭｇ又はＢｅを導入してＧａ２Ｏ３系高抵抗結晶層を形成する場合には形成されない。
Ｇａ２Ｏ３系高抵抗結晶層中のイオン注入ダメージは、Ｍｇ又はＢｅのイオン注入により生じたダメージであり、イオン注入後の活性化アニールにより軽減されるものの、完全には回復されずに残存しているものである。
また、不純物濃度傾斜層もＭｇ又はＢｅのイオン注入により形成された層であるため、イオン注入ダメージを含む。ただし、不純物濃度傾斜層に注入されたＭｇ又はＢｅの濃度がＧａ２Ｏ３系高抵抗結晶層に注入されたＭｇ又はＢｅの濃度よりも低いこと等から、不純物濃度傾斜層中のイオン注入ダメージはＧａ２Ｏ３系高抵抗結晶層中のイオン注入ダメージよりも少ない。
また、Ｇａ２Ｏ３系高抵抗結晶層と不純物濃度傾斜層は、同じイオン注入工程において形成されるため、その位置は連続している。
図４（ａ）〜図４（ｄ）に示す通り、イオン注入種としてＭｇ、Ｂｅ、Ｚｎ、Ｆｅのいずれを用いた場合であっても、イオン注入直後の活性化アニール処理を施していない状態では、イオン注入領域中の半導体結晶が壊れているので高抵抗となる。特に、ＺｎおよびＦｅを用いた場合、半導体結晶へ与えるダメージが大きいため、高い絶縁性が得られる。高抵抗領域形成方法として、活性化アニール処理を施さない製造方法も用いることができる。しかしながら、本製造方法を用いた場合、時間の経過に伴い、イオン注入領域中の半導体結晶のダメージが回復し、逆方向耐電圧が下がるおそれがある。
製品寿命の短いデバイスに対しては、アクセプタイオン注入後に活性化アニール処理を施さず、高抵抗領域を形成するという製造方法も有効であるが、製品寿命の長いデバイスに対しては、アクセプタイオン注入後に活性化アニール処理を施すことが好適である。
以上の説明からも明らかなように、本発明に係る代表的な各実施の形態、実施例、比較例及び図示例を例示したが、上記各実施の形態、実施例、比較例及び図示例は特許請求の範囲に係る発明を限定するものではない。従って、上記各実施の形態などの中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
１０…ショットキーバリアダイオード、１１…β−Ｇａ２Ｏ３基板、１２，３１…Ｓｉ注入層、１３，３４…ショットキー電極、１４，３３…オーミック電極、１５…ガードリング、１６…空乏層、１７…絶縁膜、２０…Ｇａ２Ｏ３ＦＥＴ、２１…高抵抗基板、２２…β−Ｇａ２Ｏ３単結晶層、２３…ソース電極、２４…ドレイン電極、２５…ゲート絶縁膜、２６…ゲート電極、２７…ソース領域、２８…ドレイン領域、２９…素子分離層、３０…β−Ｇａ２Ｏ３単結晶基板、３１´…高ドナー濃度層、３２…アクセプタ注入層

Claims (5)

  1. Ｇａ２Ｏ３系単結晶層にＭｇ又はＢｅをイオン注入する工程と、
    ８００℃以上のアニール処理により前記Ｍｇ又はＢｅを活性化して高抵抗領域を形成する工程と、
    を含むＧａ２Ｏ３系単結晶の高抵抗領域形成方法。
  2. 前記高抵抗領域を形成する工程は、前記Ｍｇ又はＢｅの濃度が深さ方向に傾斜を有するように形成する工程を含む請求項１に記載のＧａ２Ｏ３系単結晶の高抵抗領域形成方法。
  3. Ｍｇ及びイオン注入ダメージを含み、厚さが７５０ｎｍ以下であるＧａ２Ｏ３系高抵抗結晶層と、
    前記Ｇａ２Ｏ３系高抵抗結晶層よりも前記Ｍｇの濃度が低く、前記Ｍｇの濃度が深さ方向に傾斜している、前記Ｇａ２Ｏ３系高抵抗結晶層下の１００ｎｍ以上の厚さの不純物濃度傾斜層と、
    を有する結晶積層構造体。
  4. Ｂｅ及びイオン注入ダメージを含み、厚さが２０００ｎｍ以下であるＧａ２Ｏ３系高抵抗結晶層と、
    前記Ｇａ２Ｏ３系高抵抗結晶層よりも前記Ｂｅの濃度が低く、前記Ｂｅの濃度が深さ方向に傾斜している、前記Ｇａ２Ｏ３系高抵抗結晶層下の１００ｎｍ以上の厚さの不純物濃度傾斜層と、
    を有する結晶積層構造体。
  5. 上記請求項３又は４に記載の結晶積層構造体を備えた半導体素子。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018199241A1 (ja) * 2017-04-27 2018-11-01 国立研究開発法人情報通信研究機構 Ｇａ２Ｏ３系半導体素子
WO2019167873A1 (ja) * 2018-03-01 2019-09-06 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード及びその製造方法
CN110223920A (zh) * 2019-06-20 2019-09-10 中国电子科技集团公司第十三研究所 氧化镓场效应晶体管及其制备方法
JP2019192871A (ja) * 2018-04-27 2019-10-31 株式会社タムラ製作所 ｐチャンネル電界効果トランジスタ及び増幅回路用半導体素子
US11152225B1 (en) 2020-04-16 2021-10-19 Toyota Jidosha Kabushiki Kaisha Method for producing semiconductor element
JP7442428B2 (ja) 2020-12-11 2024-03-04 株式会社デンソー 半導体装置の製造方法
WO2024075430A1 (ja) * 2022-10-03 2024-04-11 株式会社ノベルクリスタルテクノロジー エピタキシャルウエハ及びその製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11424320B2 (en) * 2016-06-30 2022-08-23 Flosfia Inc. P-type oxide semiconductor and method for manufacturing same
CN107026209A (zh) * 2017-04-20 2017-08-08 中国科学院微电子研究所 基于氧化镓的结势垒肖特基二极管及其制备方法
JP6966740B2 (ja) * 2018-10-23 2021-11-17 Tdk株式会社 ショットキーバリアダイオード
WO2020096838A1 (en) * 2018-11-06 2020-05-14 Cornell University High voltage group iii trioxide trench mos barrier schottky and methods of fabricating same
CN109585273B (zh) * 2018-11-30 2020-04-28 中国电子科技集团公司第十三研究所 一种氧化镓器件隔离区的制备方法
CN110265486B (zh) * 2019-06-20 2023-03-24 中国电子科技集团公司第十三研究所 氧化镓sbd终端结构及制备方法
CN110556430B (zh) * 2019-07-31 2021-07-09 中国科学技术大学 氧化镓基肖特基二极管及其制备方法
CN111192927B (zh) * 2020-01-07 2021-12-24 中国电子科技集团公司第十三研究所 氧化镓肖特基二极管及其制作方法
CN112186032A (zh) * 2020-10-20 2021-01-05 西安电子科技大学 一种带场板结构的氧化镓结势垒肖特基二极管
TW202315140A (zh) * 2021-06-07 2023-04-01 日商Ｆｌｏｓｆｉａ股份有限公司 半導體裝置
CN113964183A (zh) * 2021-09-13 2022-01-21 西安电子科技大学 一种氟等离子体注入终端氧化镓功率二极管及其制备方法
CN114086254B (zh) * 2021-10-12 2022-11-11 杭州富加镓业科技有限公司 一种Ga2O3单晶及其制备方法
WO2024035608A1 (en) * 2022-08-06 2024-02-15 Cornell University Group iii-oxide devices with select semi-insulating areas

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786197A (ja) * 1993-09-10 1995-03-31 Toshiba Corp イオン注入法
WO2013035845A1 (ja) * 2011-09-08 2013-03-14 株式会社タムラ製作所 Ｇａ2Ｏ3系半導体素子
JP2014086698A (ja) * 2012-10-26 2014-05-12 Furukawa Electric Co Ltd:The 窒化物半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2527775B2 (ja) * 1987-12-28 1996-08-28 三菱電機株式会社 電界効果トランジスタ及びその製造方法
JP2003060064A (ja) * 2001-08-08 2003-02-28 Sharp Corp Ｍｏｓｆｅｔ、半導体装置及びその製造方法
US7091536B2 (en) * 2002-11-14 2006-08-15 Micron Technology, Inc. Isolation process and structure for CMOS imagers
JP2010238752A (ja) * 2009-03-30 2010-10-21 Mitsubishi Electric Corp 半導体装置及びその製造方法
US9437689B2 (en) * 2011-09-08 2016-09-06 Tamura Corporation Ga2O3 semiconductor element

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786197A (ja) * 1993-09-10 1995-03-31 Toshiba Corp イオン注入法
WO2013035845A1 (ja) * 2011-09-08 2013-03-14 株式会社タムラ製作所 Ｇａ2Ｏ3系半導体素子
JP2014086698A (ja) * 2012-10-26 2014-05-12 Furukawa Electric Co Ltd:The 窒化物半導体装置の製造方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018199241A1 (ja) * 2017-04-27 2018-11-01 国立研究開発法人情報通信研究機構 Ｇａ２Ｏ３系半導体素子
JP2018186246A (ja) * 2017-04-27 2018-11-22 国立研究開発法人情報通信研究機構 Ｇａ２Ｏ３系半導体素子
US11563092B2 (en) 2017-04-27 2023-01-24 National Institute Of Information And Communications Technology GA2O3-based semiconductor device
JP7008293B2 (ja) 2017-04-27 2022-01-25 国立研究開発法人情報通信研究機構 Ｇａ２Ｏ３系半導体素子
JP2019153645A (ja) * 2018-03-01 2019-09-12 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード及びその製造方法
JP7012306B2 (ja) 2018-03-01 2022-01-28 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード及びその製造方法
US11456388B2 (en) 2018-03-01 2022-09-27 Tamura Corporation Trench MOS schottky diode and method for producing same
WO2019167873A1 (ja) * 2018-03-01 2019-09-06 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード及びその製造方法
JP2019192871A (ja) * 2018-04-27 2019-10-31 株式会社タムラ製作所 ｐチャンネル電界効果トランジスタ及び増幅回路用半導体素子
JP6997990B2 (ja) 2018-04-27 2022-01-18 株式会社タムラ製作所 ｐチャンネル電界効果トランジスタ及び増幅回路用半導体素子
CN110223920A (zh) * 2019-06-20 2019-09-10 中国电子科技集团公司第十三研究所 氧化镓场效应晶体管及其制备方法
US11152225B1 (en) 2020-04-16 2021-10-19 Toyota Jidosha Kabushiki Kaisha Method for producing semiconductor element
JP2021170608A (ja) * 2020-04-16 2021-10-28 トヨタ自動車株式会社 半導体素子の製造方法
JP7238847B2 (ja) 2020-04-16 2023-03-14 トヨタ自動車株式会社 半導体素子の製造方法
JP7442428B2 (ja) 2020-12-11 2024-03-04 株式会社デンソー 半導体装置の製造方法
WO2024075430A1 (ja) * 2022-10-03 2024-04-11 株式会社ノベルクリスタルテクノロジー エピタキシャルウエハ及びその製造方法

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