CN113130667B - 一种高耐压低漏电的Ga2O3肖特基势垒二极管 - Google Patents
一种高耐压低漏电的Ga2O3肖特基势垒二极管 Download PDFInfo
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Abstract
本发明公开了一种高耐压低漏电的Ga2O3肖特基势垒二极管，包括位于底部的阴极电极，位于所述阴极电极上部的衬底，位于所述衬底上部的漂移层，其特征在于：在所述漂移层的背离衬底面设置有沟槽，所述沟槽具有底壁和侧壁，所述底壁与侧壁的转角处设置圆角；在所述沟槽表面覆盖有随形的Al2O3介电层，在所述介电层表面覆盖有随形的低功函数接触层，在所述漂移层的背离衬底的面上设置有高功函数肖特基接触；其中，所述衬底材料为Si重掺杂的Ga2O3，所述漂移层材料为Si轻掺杂的Ga2O3。采用本发明的Ga2O3肖特基势垒二极管，能够获得3.4kV高击穿电压，低至5.4mΩ.cm2导通电阻和小于1pA/cm2极低泄漏电流的器件。
Description
技术领域
本发明涉及一种肖特基二极管，尤其涉及一种具有沟槽的Ga2O3肖特基势垒二极管。
背景技术
氧化镓(Ga2O3)作为新一代宽禁带半导体材料，因其优异的物理及化学性质，得到了研究人员的广泛关注。Ga2O3带隙为4.7～4.9eV，临界击穿电场高达8MV·cm-1，巴利加优值约为3400, 是SiC和GaN的10倍和4倍。可通过提拉法(CZ)、悬浮区熔法(FZ)、VerticalBridgman和边缘定义膜生长等多种方法制备，获得大尺寸、低成本氧化镓单晶。
功率器件是最能发挥Ga2O3优势的应用领域，目前对于Ga2O3功率器件的研究主要集中在肖特基势垒二极管(SBD)、场效应晶体管(FET)、异质结二极管的结构设计及器件制备方面。由于Ga2O3仍无法进行有效的P型掺杂，目前的SBD多采用场板等终端来进行器件的电场优化。2017 年6月Keita Konishi等制备了耐压超过1KV、导通电阻5.1mΩ.cm2的垂直场板Ga2O3 SBD，2018 年10月Zhuangzhuang Hu等设计了耐压超过3kV的横向场板Ga2O3SBD。2020年西安电子科技大学的周弘、电子科技大学罗小蓉、以及南京大学的叶建东等分别制备了结型SBD二极管、复合终端SBD二极管和异质结二极管。然而器件方向关断状态下在肖特基电极附近会出现高电场、大泄漏电流，严重限制了Ga2O3基功率器件低关态损耗的优势。2018年wenshen Li等基于降低表面电场(RESURF)技术，改善了肖特基电极的电场分布，实现了漏电流为1μA/cm2，反向击穿电压2.44kV的Ga2O3 SBD。但RESURF技术会导致电场集中在沟道底部，因此，沟道底部的电场分布及结构优化是进一步提高器件耐压能力的关键。
在中国专利CN109075214A中公开了沟槽MOS型肖特基势垒二极管，并具体公开了：沟槽 MOS型肖特基势垒二极管的第2半导体层具有在面上开口的沟槽。在沟槽的底部埋入绝缘体，绝缘膜覆盖绝缘体的上表面和沟槽的内侧侧面。沟槽MOS栅极埋入于沟槽内，从而被绝缘膜覆盖。例如，在沟槽的底部埋入绝缘体后，通过蚀刻将绝缘体的上部削成弧形，形成沟槽。然后，在沟槽内形成绝缘膜和沟槽MOS栅极。沟槽的底面可以是平坦的，可以如沟槽那样成为弧形。上述专利中认为：沟槽型MOS型肖特基势垒二极管中的电场强度会受相邻的2个沟槽之间的台面形状部分的宽度、沟槽的深度、绝缘膜的厚度的影响，但几乎不受沟槽的平面图案的影响。并且，通过实验验证了绝缘膜的介电常数、绝缘膜厚度、第2半导体层厚度以及台面形状部分的1/2宽度对第2半导体层中电场强度最大的点P1、绝缘膜中最大电场强度最大的点P2，以及第2半导体层的阳极电极正下方区域中的最大电场强度最大的点P3处的电场的影响。但是上述专利中的结构设置依然达不到更大的反向击穿电压，无法充分实现器件耐高压的优势。
发明内容
本发明的目的在于提供一种通过结构设计达到高耐压、低阻抗、低漏电且工艺兼容性好的Ga2O3肖特基势垒二极管。
为了达到上述目的，本发明是这样实现的：一种高耐压低漏电的Ga2O3肖特基势垒二极管，包括位于底部的阴极电极，位于所述阴极电极上部的衬底，位于所述衬底上部的漂移层，其特征在于：在所述漂移层的背离衬底的面设置有沟槽，所述沟槽具有底壁以及两侧壁，所述底壁与侧壁的转角处设置圆角；在所述沟槽表面覆盖有随形的Al2O3介电层，在所述介电层表面覆盖有随形的欧姆接触层，在所述漂移层的背离衬底的面上设置有肖特基栅；其中，所述衬底材料为Si重掺杂的Ga2O3，所述漂移层材料为Si轻掺杂的Ga2O3。
其中，所述圆角半径R≥0.4μm。优选的，所述圆角半径R为0.6-1.2μm。
其中，相邻沟槽顶部的漂移层的宽度为台面宽度W，所述台面宽度W为1-4μm。优选的，所述台面宽度为1-2μm。
其中，所述沟道底面未设置圆角的平面长度为横板长度，所述横板长度K为0.2-4μm。优选的，所述横板长度K为0.8-0.9μm。
优选的，所述欧姆接触层的材质为Ti/Au。
优选的，所述介电层材料为Al2O3，沟槽的结构参数为W＝1μm，K＝0.8-0.9μm，R＝0.6μm。
优选的，所述介电层材料为Al2O3，沟槽的结构参数为W＝2μm，K＝0.8-0.9μm，R＝0.9μm。
有益效果：
本发明的Ga2O3肖特基势垒二极管，使用Al2O3做介电层，对沟槽底部进行了特殊的结构设计：保持沟槽底壁中部的平面段且在沟槽底壁与沟槽侧壁的转角处设计圆角。这样一来，使得沟槽底壁电场强度降低，而电场强度的峰值转移到沟槽底部的两个圆角处，然后优化沟槽底壁中部的平面段长度进一步降低圆角间的叠加场强，有效缓解圆角处的电场集中，极大地提高了本发明肖特基势垒二极管的反向击穿电压。同时，器件外加反向偏压时，沟槽拐角的介电层内会集中大量的电场，设计随形(圆角)的介电层和欧姆接触层，使得靠近阳极的介电层电场分布更加均匀，避免发生介电层击穿。
第二，减小台面宽度也可以缓解沟槽拐角的电场集中，提高击穿电压，但会造成电流通道变窄而引起导通电阻大幅增加，进而可能导致器件因过热而损坏。而圆角优化降低了高击穿电压对台面宽度的要求，降低了导通电阻。
第三，使用Ti/Au作为沟槽侧壁的金属层，Ti的功函数(4.33eV)接近Ga2O3的电子亲和力(4eV)，可缓解沟槽侧壁与Ga2O3的功函数差造成的电子通道耗尽，降低器件的导通电阻。进一步避免因器件过热导致的烧毁，同时降低了器件的损耗。
第四，沟槽底壁与沟槽侧壁的转角处设计圆角与当前的集成制造工艺具有较好的工艺兼容性，可以使用刻蚀和原子层沉积等方法较好的实现圆角半径及表面形貌质量的控制。
尤其地：介电层材料采用Al2O3，结构参数为W＝1μm，K＝0.8-0.9μm，R＝0.6μm时的肖特基势垒二极管的击穿电压超过3332V，品质因数达1.76GW·cm-2；结构参数为W＝2μm、R＝0.9μm K＝0.8-0.9μm时，Al2O3介电层的击穿电压接近3242V，品质因数高达1.95GW·cm-2。这个理论预测的品质因素是目前实验制备器件最高品质因素的两倍，目前实验制备器件最高品质因素来自于2020年10月西安电子科技大学的异质结SBD器件(IEEE TRANSACTIONSON POWER ELECTRONICS,VOL.36,NO.6,JUNE 2021)。
附图说明
图1a为实施例中Ga2O3基肖特基势垒二极管的剖视图；
图1b为实施例中Ga2O3基肖特基势垒二极管的俯视图一；
图1c为实施例中Ga2O3基肖特基势垒二极管的俯视图二；
图2为实施例中Ga2O3基肖特基势垒二极管沟槽处放大图；
图3a为采用SiO2作为介电层材料时图2中A点和B点的电场强度；
图3b为采用HfO2作为介电层材料时图2中A点和B点的电场强度；
图3c为采用Al2O3作为介电层材料时图2中A点和B点的电场强度；
图4为Al2O3介电层的Ga2O3肖特基势垒二极管的正向I-V特性曲线和正向导通电阻(Ron)；
图5为不同圆角半径R下的击穿电压；
图6a中示出了四种台面宽度(W＝1μm/2μm/3μm/4μm)、圆角半径R取对应台面宽度的最优值时，横板长度K对介电层击穿电压的影响；
图6b示出了四种台面宽度(W＝1μm/2μm/3μm/4μm)时,不同横板长度K所对应的导通电阻Ron；
图6c中示出了四种台面宽度(W＝1μm/2μm/3μm/4μm)时，品质因素(FOM)随横板长度K的变化；
图7为基于优化的结构参数给出的器件在反向偏压下的泄漏电流曲线；
图8a-8f为实施例还中制造实例一和例二的Ga2O3沟道SBD的工艺过程中每一步骤的示意图。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步详细的说明，但本发明并不局限于这些实施方式，任何在本实施例基本精神上的改进或代替，仍属于本发明权利要求所要求保护的范围。
实施例：本实施例将提供一种高耐压低漏电的Ga2O3基肖特基势垒二极管，见剖视图1a 和俯视图1b、图1c。本实施例的Ga2O3肖特基势垒二极管由下至上包括阴极电极1、位于所述阴极电极电极上部的衬底2，位于所述衬底上部的漂移层3，在所述漂移层3的背离衬底2的面设置有沟槽4，所述沟槽具有底壁41以及两侧壁42，所述底壁与侧壁的转角处设置圆角 43；在所述沟槽表面覆盖有随形的介电层5，在所述介电层表面覆盖有随形的欧姆接触层6，在所述漂移层的背离衬底的面上设置有肖特基极7。
在本实施例中，所述阴极电极的材料可采用Ti/Au，所述衬底材料可为Si重参杂的Ga2O3衬底，所述漂移层材料可为Si轻掺杂的Ga2O3，所述介电层材料为Al2O3，所述欧姆接触层材料可采用Ti/Au，所述肖特基接触材料可采用Pt，所述阳极电极材料为Ti/Au。
本实施例的Al2O3介电层结构的Ga2O3肖特基势垒二极管，对沟槽底部进行了特殊的结构设计：保持沟槽底壁中部的平面段且在沟槽底壁与沟槽侧壁的转角处设计圆角。这样一来，使得沟槽底壁电场强度降低，而电场强度峰值出现在沟槽底壁与侧壁转角的两圆角处；通过圆角的设计和优化进一步降低电场强度有效地缓解了电场集中，而通过设计两处圆角共同承担反向电压，极大地提高了本发明肖特基势垒二极管的反向击穿电压。器件外加反向偏压时，沟槽拐角的介电层内会集中大量的电场，设计随形(圆角)的介电层和欧姆接触层，使得靠近阳极的介电层电场分布更加均匀，避免发生介电层击穿。
对于沟道型Ga2O3肖特基势垒二极管而言，沟槽底壁与侧壁的转角处电场分布比较集中，是最容易发生击穿的区域。所以重点考虑转角处氧化镓漂移层和介电层的击穿，只需降低此处的电场集中，便能提高肖特基势垒二极管的耐高压能力。为评估沟槽底壁与侧壁的转角处的电场优化，典型地取沟槽处漂移层A点的电场强度(E)，取沟槽处介电层B点的电场强度 (E)，见图2。分别采用SiO2、HfO2和Al2O3作为介电层材料，对比研究A点和B点处在不同介电层材料时的电场强度，对比研究结果见图3a，3b，3c。通过对比，研究发现介电层的类型对沟槽处的圆角半径R(Rounded corner radius/R(μm))的优化效果产生极大影响。如图3a，优化前后，SiO2介电层E(B)得到最大降幅,但仍然远高于其临界值，器件的击穿电压依旧很低，击穿性能被SiO2介电层严重阻碍。Al2O3介电层的E(B)经圆角优化后产生22MV/cm的超高降幅，下跌至远低于其临界击穿场强，成功实现器件的更高击穿电压，见图3b。高K介电层HfO2经圆角优化的E(B)降幅很小的情况下，依靠其不低的临界击穿场强已经获得极高的击穿电压，如图3c所示。然而，HfO2与Ga2O3界面的负固定电荷高达1.04×1013cm-2，台面漂移区以及增加附加散射的强度被严重耗尽，造成器件导通电阻过大。因HfO2/Ga2O3接触界面存在晶格适配问题，因此本发明中将Al2O3作为介电层在沟型Ga2O3肖特基势垒二极管有最佳的性能。
进一步，本实施例采用TCAD工具对基于Al2O3介电层的Ga2O3肖特基势垒二极管进行了研究，构建沟槽型SBD结构；研究不同的R、W、K对击穿电压的影响。其中，构建的沟道型SBD结构的衬底厚度Ts取0.4μm，漂移层厚度Td取10μm，衬底和漂移层的掺杂浓度分别为2.6x1018cm-3和 2x1016cm-3，介电层厚度t0x取0.1μm，沟道高度h取1.55μm。Ga2O3材料的带隙和电子亲和力分别设置为4.8eV和4.0eV，离化计算使用α(E)＝0.79×106cm-1exp[-(2.92×107v/cm)/E]。此外，为进一步评估SBD的功率品质因素(P-FOM),设置台面区域的迁移率为50cm2/V.s，其中考虑沟道刻蚀损伤和Al2O3/Ga2O3界面电荷造成的附加散射，设置其余漂移层的迁移率为100 cm2/V.s的实验值，提取器件的正向I-V特性曲线和正向导通电阻(Ron)，数据及结果见图4。电极使用Pt，功函数为5.65eV。Al2O3介电层材料采用相对介电常数9，临界击穿场强取8.7MV cm-1。
具体的设计，主要通过改变沟道底部圆角半径R和横板长度K，模拟计算SBD器件的电场分布和击穿性能。沟道宽度W分别取1μm、2μm、3μm和4μm 4种情况，圆角半径R总体变化范围为0μm-1.4μm，观察圆角半径R在不同沟道宽度W下对击穿电压的影响，找到较为合适的圆角半径R结构参数。然后，选择合适的圆角半径R，对沟道横板长度K进行优化，横板长度K的范围设置为0.1μm-4μm。最后，为了进一步研究器件的结构参数对器件性能的影响，我们引入表征功率器件性能的参数功率品质因数(P-FOM)。利用公式(1)计算器件的功率品质因数，其中式(1)中的Ron是导通电阻、BV是击穿电压。
FOM＝BV2/Ron (1)
第一步：研究沟道底部圆角半径R的优化对击穿电压的影响
设横板长度K为固定值4μm，仿真的圆角半径R＝0μm-1.4μm范围下的击穿电压。图5示出了不同圆角半径R下的击穿电压。从图中可以看出，圆角半径大于0.1μm后，击穿电压迅速提升，圆角半径大于0.6μm后趋于稳定。将击穿电压转折点所对应的圆角半径定义为器件结构的最优半径。随着台面宽度W增加，器件的最优半径相应增大，对应台面宽度1um、2um、3um 和4um的最优半径分别为0.6um、0.9um、1.1um和1.2um。此外，当台面宽度等于1um，圆角半径高于0.6um时，器件的击穿电压高达3400V。
第二步：研究沟道底壁横板长度K的优化对器件击穿电压的影响
为了保证对圆角优化效果充分利用，需要继续优化底部横板长度K，从而实现最优化的结构设计。
(1)横板长度K对击穿电压的影响
图6a中示出了四种台面宽度(W＝1μm/2μm/3μm/4μm)、圆角半径R取对应台面宽度的最优值时，横板长度K对介电层击穿电压的影响；图6b示出了四种台面宽度(W＝1μm/2μm/3μm /4μm)时,不同横板长度K所对应的导通电阻Ron。进一步，图6c中示出了四种台面宽度(W＝1μm/2μm/3μm/4μm)时，品质因素(FOM)随横板长度K的变化。根据图6a、图6b和图 6c可得知，当W＝1μm、R＝0.6μm、K＝0.8-0.9μm时，器件击穿电压高达3332V,导通电阻 6.3mΩ.cm2，品质因数为1.75GW·cm-2。当W＝2μm、R＝0.9μm横板长度K＝0.8-0.9μm时，器件击穿电压3242V，导通电阻5.4mΩ.cm2,品质因数高达1.95GW·cm-2。最后，基于优化的结构参数给出了器件在反向偏压下的泄漏电流曲线，见图7，当W＝1-2μm时，泄漏电流低于 1pA/cm2，可见反向偏压下极低的泄漏电流特性。
实例一
| 介电层材料 | Al<sub>2</sub>O<sub>3</sub> |
| 圆角半径R/μm | 0.6 |
| 台面宽度W/μm | 1 |
| 横板长度K/μm | 0.8-0.9 |
| 反向击穿电压V | 3332 |
| 导通电阻mΩ.cm<sup>2</sup> | 6.3 |
| 品质因素FOM/GW.cm<sup>-2</sup> | 1.76 |
| 泄漏电流 | 低于1pA/cm<sup>2</sup> |
实例二
另外，本实施例还提供一种制造实例一和例二的Ga2O3沟道SBD的工艺过程及制造方法，参见图8a-8f。包括以下步骤：
步骤(1)：外延Ga2O3轻掺杂漂移层，利用反应离子刻蚀工艺(Bl3和Ar)刻蚀衬底背面，蒸镀Ti/Au欧姆电极；
步骤(2)：在漂移层的背向衬底的一面，沉积Pt肖特基栅，利用光刻技术，刻蚀掉其他金属层部分，留下如图8b的Pt层；
步骤(3)：在相邻Pt层之间采用光刻技术形成沟道，先利用选择性腔的干法刻蚀出大概的沟道雏形，再利用各向同性强的湿法刻蚀形成沟槽圆角；
步骤(4)：在在漂移层的背向衬底的一侧的所有表面(包括Pt肖特基栅表面)利用热原子层沉积工艺(ALD)沉积高质量的Al2O3介电层；
步骤(5)：利用反应离子刻蚀与光刻工艺去掉Pt电极上表面的Al2O3材料；
步骤(6)：在所有介电层表面沉积Ti/Au金属层作为欧姆接触层并连接肖特基栅Pt。
Claims (3)
1.一种高耐压低漏电的Ga2O3肖特基势垒二极管，包括位于底部的阴极电极，位于所述阴极电极上部的衬底，位于所述衬底上部的漂移层，其特征在于：在所述漂移层的背离衬底的面设置有沟槽，所述沟槽具有底壁和侧壁，所述底壁与侧壁的转角处设置圆角；在所述沟槽表面覆盖有随形的介电层，所述介电层材料为Al2O3；在所述介电层表面覆盖有随形的欧姆接触层，在所述漂移层的背离衬底的面上设置有肖特基栅，所述肖特基接触材料采用Pt；其中，所述衬底材料为Si重掺杂的Ga2O3，所述漂移层材料为Si轻掺杂的Ga2O3，所述沟槽底壁未设置圆角的平面长度为横板长度，所述横板长度K为0.8-0.9μm；所述圆角半径R=0.6μm；相邻沟槽顶部的漂移层的宽度为台面宽度W，所述台面宽度W为1μm。
2.一种高耐压低漏电的Ga2O3肖特基势垒二极管，包括位于底部的阴极电极，位于所述阴极电极上部的衬底，位于所述衬底上部的漂移层，其特征在于：在所述漂移层的背离衬底的面设置有沟槽，所述沟槽具有底壁和侧壁，所述底壁与侧壁的转角处设置圆角；在所述沟槽表面覆盖有随形的介电层，所述介电层材料为Al2O3；在所述介电层表面覆盖有随形的欧姆接触层，在所述漂移层的背离衬底的面上设置有肖特基栅，所述肖特基接触材料采用Pt；其中，所述衬底材料为Si重掺杂的Ga2O3，所述漂移层材料为Si轻掺杂的Ga2O3，所述沟槽底壁未设置圆角的平面长度为横板长度，所述横板长度K为0.8-0.9μm；所述圆角半径R=0.9μm；相邻沟槽顶部的漂移层的宽度为台面宽度W，所述台面宽度W为2μm。
3.如权利要求1或2所述的Ga2O3肖特基势垒二极管，其特征在于：所述欧姆接触层的材质为Ti/Au。
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