KR101250070B1 - 반도체 장치 - Google Patents

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도시하루 마끼노
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히로미쯔 가또오
히데요 오꾸시
사또시 야마사끼
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Abstract

이 접합 소자(1)에서는 반도체층(2) 내에 공핍층이 형성됨으로써, 순방향으로 전압이 인가되었을 때, 전극층(4)에 존재하는 전자는 반도체층(2)으로 이동할 수 없다. 이로 인해, 반도체층(3)의 정공의 대다수는 반도체층(2) 내의 전도 전자와 재결합에 의해 소멸되는 일 없이, 반도체층(2)으로 확산하면서 전극층(4)에 도달한다. 이에 의해, 저항치의 영향을 받는 일 없이 정공에 대해 양도체로서 작용할 수 있고, Si나 SiC 반도체로 형성된 반도체 소자와 동등 또는 그 이상의 전류를 흘릴 수 있다. 본 발명은 다이아몬드, 산화아연(ZnO), 질화알루미늄(AlN), 질화붕소(BN) 등, 도너준위 및 억셉터준위 중 적어도 한쪽이 동작 온도에 대응하는 열 여기 에너지보다도 충분히 깊은 위치에 있는 모든 반도체 재료에 적용 가능하다. 또한, 실리콘(Si), 탄화규소(SiC), 질화갈륨(GaN), 갈륨비소(GaAs), 게르마늄(Ge) 등과 같은 실온에서 얕은 불순물준위를 갖는 재료라도, 열 여기 에너지가 충분히 낮아지는 저온에서 동작시킬 때에는 본 발명을 적용할 수 있다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은 전도 불순물의 에너지준위가 동작 온도에 대응하는 열 여기(熱勵起) 에너지보다도 깊은 위치에 있는 반도체 재료에 의해 형성된 반도체 장치에 관한 것이다.
종래부터 다이아몬드 반도체에 의해 pn 접합 다이오드를 형성하는 기술이 알려져 있다(비특허 문헌 1 참조). 다이아몬드 반도체에서는 전도 불순물의 에너지준위는 동작 온도에 대응하는 열 여기 에너지보다도 깊은 위치에 있다. 구체적으로는, 에너지준위가 가장 얕은 억셉터(acceptor) 및 도너(donor)는 각각 B(붕소) 및 P(인)이지만, B 및 P의 에너지준위는 각각 0.37eV 및 0.6eV이고, 표준 상태의 열 여기 에너지 0.026eV보다 1자릿수 이상 크다. 이로 인해, 다이아몬드 반도체에서는, 높은 캐리어 밀도가 얻어지지 않아, 저항치가 매우 커지므로, 다이아몬드 반도체로 형성한 pn 접합 소자에 고밀도의 전류를 흘리는 것은 매우 어렵다. 구체적으로는, 비특허 문헌 1에 개시되어 있는 다이아몬드 pn 다이오드에서는, 전류 밀도는 최대라도 수A/㎠(8V) 정도이고, 이는 탄화규소에 의해 형성되는 pn 접합 다이오드 등과 비교하면 2자릿수 이상 낮은 값이다.
비특허 문헌 1 : M.Kubovic et al., Diamond & Related Materials, Vol.16(2007) pp.1033-1037
본 발명은 상기 과제를 감안하여 이루어진 것으로, 그 목적은 고밀도의 전류를 흘리는 것이 가능한 반도체 장치를 제공하는 데 있다.
본 발명에 관한 반도체 장치는, 제1 도전형을 갖는 제1 반도체와, 제1 도전형과 다른 제2 도전형을 갖고, 또한 제1 반도체의 불순물 농도보다도 높은 불순물 농도를 갖는 제2 반도체층을 접합하고, 제1 반도체층에 정류성 접촉이 되도록 제1 전극을 형성하는 동시에, 제2 반도체층에 오믹 접촉이 되도록 제2 전극을 형성한다.
도 1은 본 발명의 제1 실시 형태가 되는 접합 소자의 구성을 도시하는 모식도이다.
도 2는 도 1에 도시하는 접합 소자의 동작 원리를 설명하기 위한 에너지 밴드도이다.
도 3은 본 발명의 제2 실시 형태가 되는 접합 소자의 구성을 도시하는 모식도이다.
도 4는 도 3에 도시하는 접합 소자의 제조 방법의 흐름을 설명하기 위한 단면 공정도이다.
도 5는 도 3에 도시하는 접합 소자의 전류-전압 특성을 나타내는 도면이다.
도 6은 도 3에 도시하는 접합 소자의 순방향 전류 밀도-전압 특성을 나타내는 도면이다.
도 7은 도 3에 도시하는 접합 소자에 순방향으로 전압을 인가했을 때의 발광 특성을 나타내는 도면이다.
도 8은 본 발명의 제3 실시 형태가 되는 접합 소자의 구성을 도시하는 모식도이다.
도 9는 도 8에 도시하는 접합 소자의 전류-전압 특성을 나타내는 도면이다.
도 10은 본 발명의 제4 실시 형태가 되는 접합 소자의 구성을 도시하는 모식도이다.
도 11은 도 10에 도시하는 접합 소자의 제조 방법의 흐름을 설명하기 위한 단면 공정도이다.
도 12는 본 발명의 제5 실시 형태가 되는 접합 소자의 구성을 도시하는 모식도이다.
도 13은 도 12에 도시하는 접합 소자의 제조 방법의 흐름을 설명하기 위한 단면 공정도이다.
이하, 도면을 참조하여, 본 발명의 실시 형태가 되는 반도체 장치의 구성에 대해 설명한다. 또한, 이하에서 참조하는 도면은 모식적인 것으로, 두께와 평면 치수의 관계, 각 층의 두께의 비율 등은 현실의 것과는 다른 것에 유의해야 한다. 즉, 구체적인 두께나 평면 치수는 이하의 설명을 참작하여 판단해야 할 것이다. 또한, 도면 상호간에 있어서도 서로의 치수의 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다. 또한 이하에서는, 본 발명을 다이아몬드 반도체에 의한 pn 접합 다이오드에 적용한 경우를 예로 들어 설명하지만, 이는 편의적인 선택이고, 예를 들어 산화아연(ZnO), 질화알루미늄(AlN), 질화붕소(BN) 등 도너준위 및 억셉터준위 중 적어도 한쪽이 동작 온도에 대응하는 열 여기 에너지보다도 충분히 깊은 위치에 있는 모든 반도체 재료에 본 발명은 적용 가능하다. 또한, 실리콘(Si), 탄화규소(SiC), 질화갈륨(GaN), 갈륨비소(GaAs), 게르마늄(Ge) 등과 같은 실온에서 얕은 불순물준위를 갖는 재료라도, 열 여기 에너지가 충분히 낮아지는 저온에서 동작시킬 때에는 본 발명을 적용할 수 있다. 또한, 이하의 설명에 있어서 특별히 언급하지 않는 경우에는, 반도체 기판에 에피택셜층이나 그 밖의 막이나 전극이 형성된 것을 「다이아몬드 기판」 또는 단순히 「기판」이라고 칭한다.
〔제1 실시 형태〕
〔접합 소자의 구성〕
처음에, 도 1을 참조하여, 본 발명의 제1 실시 형태가 되는 접합 소자의 구성에 대해 설명한다. 도 1은 본 발명의 제1 실시 형태가 되는 접합 소자의 구성을 도시하는 모식도이다.
본 발명의 제1 실시 형태가 되는 접합 소자(1)는, 도 1에 도시한 바와 같이 제1 도전형의 반도체층(2)과, 반도체층(2)에 접합하는 제2 도전형의 반도체층(3)과, 반도체층(2)에 정류성 접촉(쇼트키 접촉)하는 전극층(4)과, 반도체층(3)에 오믹 접촉하는 전극층(5)을 구비한다. 본 실시 형태에서는, 반도체층(2)은 n형의 다이아몬드 반도체에 의해 형성되어 있다. 반도체층(3)은 p형의 다이아몬드 반도체에 의해 형성되어 있다. 반도체층(3)의 불순물 농도는 반도체층(2)의 불순물 농도보다도 높게 설정되어 있다. 또한, 반도체층(3)의 불순물 농도는 반도체층(2)의 불순물 농도보다 1자릿수 이상 높게 설정하는 것이 바람직하다. 또한, 반도체층(2)의 전도 불순물의 에너지준위(본 실시 형태에서는 도너준위)는 접합 소자(1)의 동작 온도에 대응하는 열 여기 에너지보다도 깊은 위치에 있는 것(소위, 딥 레벨)으로 한다. 또한, 반도체층(2)을 n형 반도체, 반도체층(3)을 p형 반도체로 하였지만, 반도체층(2)이 p형 반도체, 반도체층(3)이 n형 반도체라도 좋다.
전극층(4) 및 전극층(5)을 구성하는 재료로서는 각각에 적합한 것을 자유롭게 선택해도 좋지만, 본 발명에 따르면, 전극층(4) 및 전극층(5)을 동일한 재료에 의해 형성할 수 있다. 즉, 일반적으로 알려져 있는 pn 접합형 다이오드의 경우, 양 전도층은 모두 저저항의 오믹 접촉이 구해진다. 그런데, 다이아몬드와 같은 와이드 밴드 갭 반도체에는 한쪽의 도전형 전도층과의 접촉으로 낮은 콘택트 저항을 나타내는 전극 재료는, 다른 쪽의 도전형 전도층과의 접촉에서는 강한 정류성을 나타내 저저항이 얻어지지 않는다. 이에 대해, 본 발명에 관한 접합 소자는 한쪽의 전극을 옴성 접촉, 다른 쪽의 전극을 쇼트키 접촉으로 하는 구성이므로, 1 전극 재료에 의해 p층, n층의 동시 콘택트를 용이하게 실현할 수 있다. 이와 같은 동시 콘택트에 적합한 재료로서는, 티탄(Ti)을 예시할 수 있다. Ti는 반도체층(3)에 대해 저저항(오믹 특성)을 나타내고, 반도체층(2)에 대해서는 이상적인 정류성(쇼트키 특성)을 나타낸다. 따라서, 전극층(4) 및 전극층(5)을 동일한 재료에 의해 형성하는 것이 바람직하다. 이에 의해, 전극의 형성 프로세스를 단축하고, 수율을 올려, 제조 원가를 내릴 수도 있다.
전극층(4) 및 전극층(5)을 형성하는 재료는 전술한 Ti 외에, 알루미늄(Al), 니켈(Ni), 몰리브덴(Mo), 텅스텐(W), 탄탈(Ta), 백금(Pt) 등이라도 좋고, 또한 이들 원소를 포함하는 2원소 이상으로 이루어지는 합금, 이들 원소의 탄화물, 질화물 및 규화물이라도 좋다. 양 전극을 양호하게 형성하기 위한 포인트는 전극층(5)의 콘택트 저항이 최소로 되도록 재료 설계하여, 성막 조건을 최적화하는 것이다. 이와 같이 하여 얻어진 전극은 전극층(4)에 대해서도 자동적으로 최적화한 것으로 되어, 전극층(4)에 있어서는 극히 우수한 정류성을 보인다.
〔접합 소자의 동작 원리〕
다음에, 도 2의 (a) 내지 (d)를 참조하여, 본 발명의 제1 실시 형태가 되는 접합 소자(1)의 동작 원리에 대해 설명한다. 도 2의 (a) 내지 (d)는 본 발명의 제1 실시 형태가 되는 접합 소자(1)의 에너지 밴드도를 도시하고, 도면 중 검은 환형 및 흰 환형은 각각 전도에 관여하는 전자 및 정공을 나타낸다.
도 2의 (a)는 제로 바이어스 시에 열평형 상태에 놓인 접합 소자(1)의 에너지 밴드도를 도시한다. 도면에 도시한 바와 같이, 제로 바이어스 시에 열평형 상태에 있을 때에는, 반도체층(2)의 좌측에 쇼트키 접촉에 의한 폭(WSB)의 공핍층이 형성되고, 반도체층(2)의 우측에는 반도체층(2)과 반도체층(3)이 접합함으로써 형성되는 pn 접합(쌍극성 접합)에 의해 폭(WPN1 ＋ WPN2)의 공핍층이 형성된다. WPN1 및 WPN2는 pn 접합의 접합점으로부터 각각 반도체층(2) 및 반도체층(3)을 향해 연신되어 있는 공핍층의 폭을 나타낸다. 또한, 반도체층(2)의 양 공핍층 사이에는 폭(W1)의 중성 영역이 형성되고, 중성 영역의 전도대와 깊은 도너준위에는 전자가 존재한다. 또한, 반도체층(3)의 중성 영역의 가전자대에는 정공이 존재한다. 또한, 도면 중, 반도체층(3)의 억셉터준위를 얕은 에너지준위로서 나타내고 있지만, 에너지준위가 깊은 경우에는 억셉터준위에도 정공이 존재한다.
도 2의 (b)는 순방향 전압(VF)이 인가되었을 때의 접합 소자(1)의 에너지 밴드도를 도시한다. 도면에 도시한 바와 같이, 반도체층(2)의 전도대에 존재하고 있던 전도 전자는, 반도체층(3)으로 쓸어내어져, 정공과 재결합하여 소멸된다. 한편, 반도체층(3)의 정공은 반도체층(2) 중에 확산된다. 그리고, 정공의 일부는 순방향으로 전압이 인가된 초기에 깊은 도너준위의 속박 전도 전자와 재결합하여 소멸되지만, 대다수는 전도 전자와 재결합에 의해 소멸되는 일 없이 반도체층(2)을 통과하고, 전극층(4)의 확산 전위와 순방향 전압(VF)의 합성 전계에서 완만하게 가속되어 전극층(4)에 도달한다. 한편, 전극층(4)에 존재하는 전자는 전극층(4)과 반도체층(2) 사이의 쇼트키 장벽에 차단되어 반도체층(2)으로 침입할 수 없다. 즉, 순방향으로 전압이 인가된 상태에 있어서, 반도체층(2)에는 전자를 주입할 수 없어 전체 영역이 공핍화되게 되어, 결과적으로 소수 캐리어인 정공에 대해 양도체로서 작용한다.
반도체층(2)이 상술한 바와 같은 전도 기구를 가지므로, 반도체층(3)의 불순물 농도를 반도체층(2)의 불순물 농도에 비해 높게 설정할 수 있다. 이로 인해, 반도체층(3)의 저저항화도 더불어 도모할 수 있고, 반도체층(3)의 불순물 농도를 1019 내지 1020/㎤대로 하는 것이 가능해진다. 이와 같이 본 발명의 제1 실시 형태가 되는 접합 소자(1)에 따르면, 순방향 특성에 있어서 극히 저저항을 달성할 수 있다. 바꾸어 말하면, 본 발명의 제1 실시 형태가 되는 접합 소자(1)는, 일반적으로 알려져 있는 pn 접합형 소자(pn 접합 다이오드 등)에 비해 높은 전류 밀도를 실현할 수 있다.
도 2의 (c)는 순방향으로 전압을 인가한 상태로부터 다시 제로 바이어스 상태로 복귀시켰을 때의 접합 소자(1)의 에너지 밴드도를 도시한다. 도면에 도시한 바와 같이, 접합 소자의 에너지 밴드는 도 2의 (a)에 도시하는 에너지 밴드와 대략 동일하지만, 반도체층(2)의 중성 영역이 소실되어, 반도체층(2)이 공핍화되어 있는 점에서 상이하다. 이는, 순방향으로 전압을 인가한 과정에 의해 소멸된 도너 속박 전도 전자가 정류성의 전극층(4)으로부터 용이하게 공급되지 않고, 또한 전자 정공쌍 생성도 중간 영역의 갭이 깊기 때문에 단시간에는 일어나지 않기 때문이다. 또한, 반도체층(2)의 도너 농도와 두께 및 반도체층(3)의 불순물 농도를 적절하게 조절함으로써, 제로 바이어스의 열평형 상태에 있어서 반도체층(2)의 중성 영역 폭(W1)을 0으로 하는 것이 가능하다. 구체적으로는, 반도체층(2)의 두께(L1)가, 열적 평형 상태에 있어서, 전극층(4)의 정류성 접촉이 반도체층(2)에 형성하는 공핍층의 폭을 WSB, 반도체층(2)과 반도체층(3)의 pn 접합이 반도체층(2)측에 형성하는 공핍층의 폭을 WPN1로 할 때, L1 ≤ WSB ＋ WPN1을 만족시키도록 반도체층(2)의 두께를 조절하는 것이 바람직하다. 이 경우에는 열평형 상태에서도 도 2의 (c)에 도시한 바와 같은 에너지 밴드도로 되어, 초기 효과를 없앨 수 있다.
도 2의 (d)는 역방향 전압(V)이 인가되었을 때의 접합 소자(1)의 에너지 밴드도를 도시한다. 도면에 도시한 바와 같이, 공핍화된 반도체층(2) 전체 영역에 역방향 전압(V)이 인가된 결과, 반도체층(3)의 정공은 pn 접합 부분에 형성된 큰 에너지 장벽에 저지되어, 반도체층(2)으로 이동할 수 없다. 한편, 전자는 쇼트키 장벽에 저지되어, 반도체층(2)에는 존재하지 않으므로, 역방향으로 흐를 수 없다[가령 존재했다고 해도 pn 접합의 에너지 장벽에 차단되어 반도체층(3) 영역으로 이동할 수 없음].
이상의 설명으로부터 명백한 바와 같이, 본 발명의 제1 실시 형태가 되는 접합 소자(1)에 따르면, 반도체층(2) 내에 공핍층이 형성됨으로써, 순방향으로 전압이 인가되었을 때, 전극층(4)에 존재하는 전자는 반도체층(2)으로 이동할 수 없다. 이로 인해, 반도체층(3)의 정공의 대다수는 반도체층(2) 내의 전도 전자와 재결합에 의해 소멸되지 않고, 반도체층(2)으로 확산되면서 전극층(4)에 도달할 수 있다. 따라서, 본 발명의 제1 실시 형태가 되는 접합 소자(1)에 따르면, 저항치의 영향을 받는 일 없이, 정공에 대해 양도체로서 작용할 수 있어, Si나 SiC 반도체로 형성된 반도체 소자와 동등하거나 또는 그 이상의 전류를 흘릴 수 있다.
또한, 이미 알려져 있는 바와 같이 종래의 다이아몬드 pn 다이오드를 포함하는 일반적인 pn 다이오드는 대향하는 전도 영역에 소수 캐리어가 서로 주입되므로 고속으로 응답하는 것은 능숙하지 않다. 이로 인해, 인버터 등의 환류 다이오드에 사용한 경우에는 스위칭 손실이 커진다. 그러나, 본 발명의 제1 실시 형태가 되는 접합 소자(1)는 pn 접합을 가지면서 실제로는 유니폴라 동작을 하는 반도체 소자이므로, 도통 상태로부터 차단 상태로, 또한 차단 상태로부터 도통 상태로 매우 고속으로 이행할 수 있다. 따라서, 본 발명의 제1 실시 형태가 되는 접합 소자(1)를 종래의 pn 다이오드로 치환하면 스위칭 손실을 대폭으로 저감시킬 수 있다.
〔제2 실시 형태〕
〔접합 소자의 구성〕
다음에, 도 3을 참조하여, 본 발명의 제2 실시 형태가 되는 접합 소자의 구성에 대해 설명한다. 도 3은 본 발명의 제2 실시 형태가 되는 접합 소자의 구성을 도시하는 모식도이다.
본 발명의 제2 실시 형태가 되는 접합 소자(10)는, 도 3에 도시한 바와 같이 기판(6)과, 기판(6)의 표면 전체면에 형성된 제2 도전형의 반도체층(7)과, 반도체층(7)의 상부에 메사 형상으로 순차적으로 적층된 제2 도전형의 반도체층(3) 및 제1 도전형의 반도체층(2)과, 반도체층(2)에 정류성 접촉하는 전극층(4)과, 반도체층(7)에 오믹 접촉하는 전극층(5)을 구비한다. 본 실시 형태에서는, 기판(6)은 고온 고압 합성으로 제조한 단결정 다이아몬드 Ib(001) 기판에 의해 형성되어 있다. 반도체층(7)은 p＋형의 다이아몬드 반도체에 의해 형성되어 있다. 반도체층(3)은 p형의 다이아몬드 반도체에 의해 형성되어, 반도체층(7)의 불순물 농도보다 낮은 불순물 농도를 갖는다. 반도체층(2)은 n형의 다이아몬드 반도체에 의해 형성되어, 반도체층(3)의 불순물 농도보다 낮은 불순물 농도를 갖는다. 또한, 기판(6)은 Ib 이외의 타입이라도 좋고, 또 다른 면방위의 기판이라도, 다결정 기판이라도 좋다. 반도체층(7)은 오믹 접촉을 얻기 쉽게 하기 위해 설치하고 있다. 반도체층(3)을 반도체층(7)과 일체화하고 반도체층(7)을 본 발명에 관한 제2 반도체층으로 함으로써, 보다 높은 전류 밀도를 얻을 수 있다. 반도체층(2), 반도체층(3) 및 반도체층(7)의 불순물종, 불순물 농도, 층 두께의 일례를 나타내면 이하와 같이 된다.
(a) 반도체층(2) : P(인), 7 × 1016/㎤, 0.07㎛
(b) 반도체층(3) : B(붕소), 3.5 × 1018/㎤, 0.7㎛
(c) 반도체층(7) : B(붕소), 4 × 1020/㎤, 1.4㎛
〔접합 소자의 제조 방법〕
다음에, 도 4를 참조하여, 본 발명의 제2 실시 형태가 되는 접합 소자(10)의 제조 방법에 대해 설명한다. 도 4는 본 발명의 제2 실시 형태가 되는 접합 소자(10)의 제조 방법의 흐름을 도시하는 단면 공정도이다.
접합 소자(10)를 제조할 때에는, 처음에 도 4의 (a)에 도시한 바와 같이, 마이크로파 플라즈마 CVD(화학적 기상 성장)법을 사용하여 질산과 황산의 혼산 등으로 충분히 세정한 고온 고압 합성 다이아몬드 Ib(001) 기판(6)의 표면에 반도체층(7), 반도체층(3) 및 반도체층(2)을 차례로 호모에피택셜 성장시킨다. 또한, 다이아몬드의 원료 가스로서는 메탄(CH4)과 수소(H2), p형 불순물 가스로서는 디보란(B2H6), n형 불순물 가스로서는 포스핀(PH3)을 사용할 수 있다. 또한, 마이크로파 플라즈마 CVD법과 함께 다이아몬드 박막 합성법으로서 널리 알려져 있는 필라멘트 CVD법을 이용해도 좋다.
다음에, 도 4의 (b)에 도시한 바와 같이, 포토리소그래피/진공 증착/리프트 오프법을 사용하여 반도체층(2) 표면 상에 금속 마스크(8)를 형성하여, 금속 마스크(8)를 에칭 마스크로서 유도 결합형 플라즈마 에칭(ICP)법 또는 반응성 이온 에칭(RIE)법에 의해 반도체층(7)이 노출될 때까지 에칭함으로써, 도 4의 (c)에 도시한 바와 같은 반도체층(3) 및 반도체층(2)으로 이루어지는 메사 구조를 형성한다. 또한, 반도체층(2)과 반도체층(3)의 막 두께가 얇은 경우에는, 에칭 마스크로서 포토레지스트 마스크를 사용하여 공정을 간략화해도 좋다.
다음에, 황산과 과산화수소물의 혼합액 등으로 금속 마스크(8)를 박리한 후, 질산과 황산의 혼산 등으로 기판(6)을 충분히 세정한 후, 포토리소그래피/진공 증착/리프트 오프법, 또는 진공 증착/포토리소그래피/에칭법을 사용하여, 도 4의 (d)에 도시한 바와 같이 반도체층(2) 및 반도체층(7)의 표면에 각각 원하는 형상의 전극층(4) 및 전극층(5)을 한번에 성막한다. 그리고 마지막으로, 필요에 따라서, 반도체층(2) 및 반도체층(7)과 전극층(4) 및 전극층(5)의 밀착성을 강화하기 위해, 진공 또는 불활성 가스 분위기 중에서 420℃, 30분의 열처리를 행하여, 일련의 제조 공정은 완료된다. 또한, 전극 저항(주의 : 콘택트 저항이 아님)을 내리기 위해 전극층(4) 및 전극층(5) 상에 또 다른 금속막(Pt나 Au, Al 등)을 적층시켜도 좋다. 또한, 상기 설명에서는 전극층(4) 및 전극층(5)을 하나의 재료로 한번에 형성하였지만, 전극층(4)이 쇼트키 특성, 전극층(5)이 오믹 특성으로 되도록 순서대로 형성해도 좋다.
〔실험예〕
도 5는 상술한 제조 방법에 의해 제조된 접합 소자(10)의 IV 특성(메사 직경 70㎛)을 나타낸다. 또한, 도면 중, 종축은 전류의 절대치의 로그를 나타낸다. 도면에 도시한 바와 같이, 인가 전압(V) ＝ 0 내지 －4[V] 사이는, 전류치는 측정기의 검출 한계 이하로, 측정할 수 없었다. 이 점에서, 극히 양호한 정류 특성이 얻어지는 것이 확인되었다. 또한, 인가 전압(V) ＝ ±4V에서의 정류비를 계산하면, 접합 소자(10)의 정류비는 약 12자릿수를 달성하고 있다. 이 값은 비특허 문헌 1에 기재된 통상의 pn 접합 다이오드의 정류비에 비하면 2자릿수 이상 높은 값을 나타낸다.
도 6은 도 5와 동일한 접합 소자(10)의 순방향 특성을 측정 영역을 넓혀서 측정한 결과를 나타내고, 종축을 전류 밀도로 하여 리니어축에서 플롯한 것이다. 도면에 도시한 바와 같이, 인가 전압(V) ＝ 3V 부근으로부터 전류가 상승하고, 그 후, 직선적으로 전류가 증대된다. 근사 직선으로부터 온 전압(VF)을 외부 삽입하면 온 전압(VF)은 4.3V였다. 또한, 직선의 기울기로부터 pn 다이오드의 온 저항률(RONS)을 산출하면, 온 저항률(RONS)은 0.8mΩ㎠였다. 또한, 이 값은 종래 알려져 있는 온 저항률(RONS)에 비해서도 매우 낮은 값이다.
또한, 전류 밀도에 착안하면, 접합 소자(10)의 전류 밀도는 비특허 문헌 1에 기재된 통상의 pn 접합 다이오드와 비교하여 1000배 이상의 값을 나타냈다. 또한, 인가 전압은 비특허 문헌 1에 기재된 통상의 pn 접합 다이오드의 바이어스 전압과 비교하여, 2V 낮은 값이었다. 이 점에서, 본 발명의 제2 실시 형태가 되는 접합 소자(10)는 비특허 문헌 1에 기재된 통상의 pn 접합 다이오드가 갖는 내부 저항이 높아, 대전류 밀도를 실현할 수 없다고 하는 문제를 전혀 다른 방법으로 해결하고 있다.
도 7은 도 5, 도 6과 동일한 접합 소자(10)에 순방향으로 전압을 인가했을 때의 발광 특성을 나타낸다. 일반적인 pn 접합 다이오드에 순방향으로 전압을 인가한 경우, 대향하는 전도 영역에 소수 캐리어가 서로 주입되어, 전자와 정공의 재결합에 의한 발광이 관측된다. 다이아몬드 pn 다이오드의 경우에는, 파장 235㎚에 여기자에 의한 예리한 발광과 파장 300㎚ 내지 700㎚의 영역에 결함준위로부터의 브로드한 발광이 관측된다. 이에 대해 접합 소자(10)에서는, 도 7에 도시한 바와 같이 대전류(전류 밀도 1800A/㎠)를 주입해도 일절 발광이 관측되지 않았다. 이는, 접합 소자(10)가 pn 접합을 가지면서도 실제로는 유니폴라 동작하는 반도체 소자인 것을 나타내고 있다.
〔제3 실시 형태〕
〔접합 소자의 구성〕
제2 실시 형태가 되는 접합 소자에서는, 오믹 콘택트를 얻기 쉽게 하기 위해 제2 반도체층으로서의 반도체층(3)의 아래에 반도체층(7)을 설치하였다. 이로 인해, 제2 실시 형태가 되는 접합 소자에서는, 주로 반도체층(3)의 저항 성분에 의해 순방향 동작 시의 전류 밀도가 규정되었다. 따라서, 본 실시 형태에서는 반도체층(3)과 반도체층(7)을 일체화하여 반도체층(7)을 제2 반도체층으로 함으로써, 제2 반도체층의 저항을 내려, 보다 큰 전류 밀도를 실현한다. 이하, 도 8을 참조하여, 본 발명의 제3 실시 형태가 되는 접합 소자의 구성에 대해 설명한다. 도 8은 본 발명의 제3 실시 형태가 되는 접합 소자의 구성을 도시하는 모식도이다.
본 발명의 제3 실시 형태가 되는 접합 소자(20)는, 도 8에 도시한 바와 같이, 기판(6)과, 기판(6)의 표면 전체면에 형성된 제2 도전형의 반도체층(7)과, 반도체층(7)의 상부에 형성된 제1 도전형의 반도체층(2)과, 반도체층(2)에 정류성 접촉하는 전극층(4)과, 반도체층(7)에 오믹 접촉하는 전극층(5)을 구비한다. 본 실시 형태에서는, 기판(6)은 고온 고압 합성으로 제조한 단결정 다이아몬드 Ib(001) 기판에 의해 형성되어 있다. 반도체층(7)은 p＋형의 반도체에 의해 형성되어 있다. 반도체층(2)은 n형의 다이아몬드 반도체에 의해 형성되어, 반도체층(7)의 불순물 농도보다 낮은 불순물 농도를 갖는다. 또한, 기판(6)은 Ib 이외의 타입이라도 좋고, 또 다른 면방위의 기판이라도, 다결정 기판이라도 좋다. 반도체층(2) 및 반도체층(7)의 불순물종, 불순물 농도, 층 두께의 일례를 나타내면 이하와 같다.
(a) 반도체층(2) : P(인), 7 × 1016/㎤, 0.16㎛
(b) 반도체층(7) : B(붕소), 5 × 1020/㎤, 5㎛
반도체층(7)으로서는, 페르미준위가 가전자대와 축퇴하고 있지 않으면, 일반적인 p형 반도체의 전도 특성을 나타낼 뿐만 아니라, 호핑 전도나 불순물 밴드 전도를 나타내는 것을 사용해도 좋다. 반도체층(7)의 페르미준위가 가전자대와 축퇴한 경우, 반도체층(7)은 금속적인 전도 특성을 나타내어, pn 다이오드를 형성할 수 없다. 이에 대해, 반도체층(7)의 페르미준위가 가전자대와 축퇴하고 있지 않은 경우에는, 호핑 전도나 불순물 밴드 전도라도 pn 다이오드를 형성할 수 있다. 다이아몬드는 유전율이 5.7로 낮기(실리콘의 유전율의 대략 절반) 때문에, 붕소의 억셉터준위는 360meV로 깊다. 따라서, 붕소 농도가 5 × 1020/㎤일 때의 전도 특성은 붕소 원자를 통한 호핑 전도를 나타내지만, 페르미준위는 아직 가전자대와 축퇴하고 있지 않다. 이로 인해, 다이아몬드의 경우, 붕소 농도가 5 × 1020/㎤로 고농도인 반도체층(7)이라도 반도체층(2)과 pn 접합을 형성할 수 있다. 전극층(4, 5)으로서는 각각 적합한 재료를 자유롭게 선택해도 좋지만, 상기 실시 형태와 마찬가지로 동일한 재료를 사용할 수도 있다. 동일 전극 재료의 일례로서는, 티탄(Ti)을 예시할 수 있다. 티탄은, 반도체층(7)에 대해서는 양호한 오믹 콘택트를 나타내고, 반도체층(2)에 대해서는 이상적인 정류성을 나타낸다.
〔접합 소자의 제조 방법〕
본 발명의 제3 실시 형태가 되는 접합 소자(20)의 제조 방법은, 반도체층(3)을 형성하는 공정을 제외한 것 이외는 상기 제2 실시 형태가 되는 접합 소자(10)의 제조 방법과 동일하므로, 이하에서는 그 설명을 생략한다.
〔실험예〕
도 9는 상술한 제조 방법에 의해 제조된 접합 소자(20)의 IV 특성(메사 직경 70㎛)을 나타낸다. 또한, 도면 중, 종축은 전류의 절대치의 로그를 나타낸다. 도면에 도시한 바와 같이, 극히 양호한 정류 특성(V ＝ ±4V이고 12자릿수 이상)이 얻어져 있는 것을 알 수 있다. 또한, 역바이어스가 6V까지이고 리크 전류는 10-13A 이하로 억제하면서, 순바이어스의 3V에서 전류는 이미 10-2A에 달하고 있고, 제1 실시 형태의 접합 소자의 전류(순바이어스 3V에서 약 10-3A, 도 6 참조)보다도 약 1자릿수 큰 전류를 실현하고 있다. 또한, 본 접합 소자(20)의 온 저항률(RONS)은 0.1mΩ㎠ 이하이고, 순바이어스 4V에서의 전류 밀도(J)는 3200A/㎠에 달하였다. 이와 같이 본 발명의 제3 실시 형태가 되는 접합 소자(20)에 따르면, 정류비, 온 저항률 및 전류 밀도 모두 제1 실시 형태가 되는 접합 소자의 성능을 상회하는 값을 실현하였다.
〔제4 실시 형태〕
〔접합 소자의 구성〕
다음에, 도 10을 참조하여, 본 발명의 제4 실시 형태가 되는 접합 소자의 구성에 대해 설명한다. 도 10은 본 발명의 제4 실시 형태가 되는 접합 소자의 구성을 도시하는 모식도이다.
본 발명의 제4 실시 형태가 되는 접합 소자(30)는, 도 10에 도시한 바와 같이 기판(9)과, 기판(9)의 표면측에 메사 형상으로 순차적으로 적층된 반도체층(3) 및 반도체층(2)과, 반도체층(2)에 정류성 접촉하는 전극층(4)과, 기판(9)의 이면측에 오믹 접촉하는 전극층(5)을 구비한다. 본 실시 형태에서는, 기판(9)은 고온 고압 합성으로 제조한 붕소 고농도 도프(200ppm) 저저항 p＋형 단결정 다이아몬드 IIb(001) 기판에 의해 형성되어 있다. 반도체층(3)은 p형의 다이아몬드 반도체에 의해 형성되어, 기판(9)의 불순물 농도보다 낮은 불순물 농도를 갖는다. 반도체층(2)은 n형의 다이아몬드 반도체에 의해 형성되어, 반도체층(3)의 불순물 농도보다 낮은 불순물 농도를 갖는다. 또한, 기판(9)은 저저항이라면 다른 타입이라도 좋고, 또 다른 면방위의 기판이라도, 저저항의 다결정 기판이라도 좋다. 또한, 기판(9)과 반도체층(3) 사이에 p＋형의 에피택셜층을 삽입해도 좋다. 또한, 반도체층(3)을 기판(9)과 일체화하여, 기판(9) 자체를 본 발명에 관한 제2 반도체층으로 해도 좋다.
〔접합 소자의 제조 방법〕
다음에, 도 11을 참조하여, 본 발명의 제4 실시 형태가 되는 접합 소자(30)의 제조 방법에 대해 설명한다. 도 11은 본 발명의 제4 실시 형태가 되는 접합 소자(30)의 제조 방법의 흐름을 도시하는 단면 공정도이다.
접합 소자(30)를 제조할 때에는, 처음에 도 11의 (a)에 도시한 바와 같이, 주지의 마이크로파 플라즈마 CVD법 또는 필라멘트 CVD법을 사용하여 질산과 황산의 혼산 등으로 충분히 세정한 붕소 고농도 도프 저저항 p＋형 단결정 다이아몬드 IIb(001) 기판(9)의 표면에 반도체층(3) 및 반도체층(2)을 순차적으로 호모에피택셜 성장시킨다. 다음에, 도 11의 (b)에 도시한 바와 같이, 포토리소그래피/진공 증착/리프트 오프법을 사용하여 반도체층(2) 표면이 금속 마스크(8)를 형성한 후, 금속 마스크(8)를 에칭 마스크로 하여 유도 결합형 플라즈마 에칭(ICP)법 또는 반응성 이온 에칭(RIE)법에 의해 기판(9) 표면이 노출될 때까지 에칭함으로써, 도 11의 (c)에 도시한 바와 같은 반도체층(3) 및 반도체층(2)으로 이루어지는 메사 구조를 형성한다. 또한, 금속 마스크(8)를 사용하지 않고 포토레지스트 마스크를 사용함으로써 공정을 간략화해도 좋다.
다음에, 황산과 과산화수소물의 혼합액 등으로 금속 마스크(8)를 박리하여, 질산과 황산의 혼산 등으로 기판(9)을 충분히 세정한다. 다음에, 도 11의 (d)에 도시한 바와 같이, 포토리소그래피/진공 증착/리프트 오프법, 또는 진공 증착/포토리소그래피/에칭법을 사용하여 반도체층(2) 표면에 원하는 형상의 전극층(4)을 형성한 후, 기판(9)의 이면 전체면에 진공 증착에 의해 전극층(5)을 성막한다. 그리고 마지막으로, 필요에 따라서, 반도체층(2) 및 기판(9)과 전극층(4) 및 전극층(5)의 밀착성을 강화하기 위해, 진공 또는 불활성 가스 분위기 중에서 420℃, 30분의 열처리를 행하여, 일련의 제조 공정은 완료된다. 또한 본 실시 형태에서는, 전극층(4)과 전극층(5)을 순차적으로 형성하였지만, 전극층(4) 및 전극층(5)을 동일한 재료로 하여 한번에 형성해도 좋다.
〔실험예〕
상기한 제조 방법에 의해 제작된 접합 소자(30)의 전기 특성을 측정한 바, 제1 실시 형태의 접합 소자(1)와 바뀌지 않는 양호한 정류 특성이 얻어졌다. 또한, 그 순방향 특성을 상세하게 해석한 바, 온 저항률(RONS)은 0.5mΩ㎠, 전류 밀도(J)는 4000A/㎠로 되고, 제1 실시 형태의 접합 소자(1)를 능가하는 성능이 얻어지는 것이 발견되었다. 상술한 제2 실시 형태가 되는 접합 소자(10)는 전극층(5)을 기판(6)의 표면측에 배치한 구성이므로, 기판(6) 표면을 유효 활용할 수 없다. 또한, 전극층(5)으로부터 유입된 전류가 반도체층(7)을 경유하여 기판면에 평행하게 전도되는 구성이므로, 전극층(5)의 콘택트 저항과 반도체층(7)의 저항 성분이 높아진다. 이에 대해, 본 실시 형태에서는 전극층(5)이 기판(9)의 이면측에 배치되어 있으므로, 기판(6) 표면을 유효 활용할 수 있다. 또한, 전극층(5)으로부터 들어온 전류는 기판(9) 및 pn 접합에 수직으로, 또한 균일하게 침입하므로 전극층(5)의 콘택트 저항이나 기판(9)의 저항 성분이 높아지는 것을 방지할 수 있다.
〔제5 실시 형태〕
〔접합 소자의 구성〕
다음에, 도 12를 참조하여, 본 발명의 제5 실시 형태가 되는 접합 소자의 구성에 대해 설명한다. 도 12는 본 발명의 제5 실시 형태가 되는 접합 소자의 구성을 도시하는 모식도이다.
본 발명의 제5 실시 형태가 되는 접합 소자(40)는, 도 12에 도시한 바와 같이 제1 도전형의 기판(11)과, 기판(11)의 표면 전체면에 형성된 제1 도전형의 반도체층(12)과, 반도체층(12)의 상부에 메사 형상으로 형성된 제1 도전형과는 다른 제2 도전형의 반도체층(13)과, 반도체층(13)에 정류성 접촉하는 전극층(4)과, 반도체층(11)에 오믹 접촉하는 전극층(5)을 구비한다. 본 실시 형태에서는, 기판(11)은 승화법으로 형성된 N(질소) 고도프 저저항 n＋형 단결정 4H-SiC 기판(저항률 15mΩ㎝)에 의해 형성되어, 8° 오프(0001) Si면을 표면에 갖고 있다. 반도체층(12)은 질소 고도프(ND ＞ 1018㎝－3) n＋형 전도층이고, 그 두께는 0.5㎛이다. 반도체층(13)은 억셉터준위가 실온의 열에너지보다 충분히 깊은 불순물, 예를 들어 붕소(B)를 미량 도프한 p-형 4H-SiC에 의해 구성되고, 두께는 0.2㎛, 불순물 농도는 적어도 NA ＝ 1016㎝-3보다 낮게 설정되어 있다. 또한, 기판(11)은 다른 다형이라도 좋고, 또한 면방위나 오프각도 상기의 것으로 한정되지 않는다. 또한, 기판(11)이 고품질이면 반도체층(12)을 생략하여 기판(11) 상에 직접 메사 형상의 반도체층(13)을 형성해도 좋다.
전극층(4)을 형성하는 재료로서는, 반도체층(13)에 대해 큰 쇼트키 장벽을 형성하는 재료가 얻어진다. 이와 같은 재료로서는, 티탄(Ti), 니켈(Ni), 몰리브덴(Mo), 텅스텐(W), 탄탈(Ta) 등이나, 이들 원소를 포함하는 2원소 이상으로 이루어지는 합금, 이들 원소의 탄화물, 질화물 및 규화물을 예시할 수 있다. 양 전극을 양호하게 형성하기 위한 포인트는 전극층(5)의 콘택트 저항이 최소로 되도록 재료 설계하여, 성막 조건을 최적화하는 것이다. 이와 같이 하여 얻어진 전극은 전극층(4)에 대해서도 자동적으로 최적화된 것으로 되고, 전극층(4)에 있어서는 극히 우수한 정류성을 보인다. 전극층(5)을 형성하는 재료로서는, 기판(11)에 대해 저저항의 옴성 접촉을 실현할 수 있는 재료가 선택된다. 이와 같은 재료로서는 Ni 증착막을 열처리함으로써 형성되는 Ni2Si막이 가장 적합하지만, 이에 한정되지 않고, 코발트(Co), Ta, Ti, Mo의 증착막 또는 그 열처리막을 사용할 수도 있다.
〔접합 소자의 제조 방법〕
다음에, 도 13을 참조하여, 본 발명의 제5 실시 형태가 되는 접합 소자(40)의 제조 방법에 대해 설명한다. 도 13은 본 발명의 제5 실시 형태가 되는 접합 소자(40)의 제조 방법의 흐름을 도시하는 단면 공정도이다.
접합 소자(40)를 제조할 때에는, 처음에 도 13의 (a)에 도시한 바와 같이, 공지의 RCA 세정법에 의해 충분히 세정한 기판(11)의 (0001) Si면 표면에 주지의 상압 CVD법을 사용하여 반도체층(12) 및 반도체층(13)을 차례로 에피택셜 성장한 후, 기판(11)을 열산화한다(또한, 열산화막은 얇기 때문에 도시는 생략하고 있음). 다음에, SiO2 상압 CVD/포토리소그래피/드라이 에칭법을 사용하여 반도체층(13) 표면에 막 두께 1.5㎛의 SiO2 마스크(14)를 형성한 후, SiO2 마스크(14)를 에칭 마스크로 하여 유도 결합형 플라즈마 에칭(ICP)법 또는 반응성 이온 에칭(RIE)법에 의해 반도체층(12)[또는 기판(11)] 표면이 노출될 때까지 에칭함으로써, 도 13의 (b)에 도시한 바와 같은 반도체층(13)의 메사 구조를 형성한다.
다음에, 기판(11)을 완충 불산액으로 가볍게 에칭하여 기판(11)의 이면측의 열산화막을 제거함으로써 기판(11)의 벌크면을 노출시킨 후, 전자 빔 증착법에 의해 기판(11)의 이면 전체면에 Ni를 약 50㎚ 성막한다. 그리고, 즉시 기판(11)을 1000℃의 고순도 질소 분위기로 급속 열처리함으로써, 도 13의 (c)에 도시한 바와 같이 기판(11)의 이면측에 전극층(5)을 형성한다. 다음에, 기판(11)을 완충 불산액에 침지시킴으로써, SiO2 마스크(14)와 그 아래에 형성되어 있는 얇은 열산화막을 완전히 제거하여, 메사 형상의 기판 표면을 노출시킨다. 그리고 마지막으로, 도 13의 (d)에 도시한 바와 같이, 포토리소그래피/진공 증착/리프트 오프법 또는 진공 증착/포토리소그래피/에칭법을 사용하여 반도체층(13)의 표면에 원하는 형상의 전극층(4)을 형성하여, 일련의 제조 공정은 완료된다.
〔실험예〕
상기한 제조 방법에 의해 제작된 접합 소자(40)의 전기 특성을 측정한 바, 다이아몬드 반도체 장치와 마찬가지로, 통상의 SiC-pn 다이오드에 비해 극히 낮은 온 저항과 대전류 밀도가 얻어졌다.
이상, 본 발명자들에 의해 이루어진 발명을 적용한 실시 형태에 대해 설명하였지만, 본 실시 형태에 의한 본 발명의 개시의 일부를 이루는 기술 및 도면에 의해 본 발명은 한정되는 경우가 없다. 예를 들어, 상기 실시 형태에서는, 반도체층(2)과 반도체층(3)은 동일한 반도체 재료로 하였지만, 본 발명에 관한 접합 소자는 일정한 제약은 있지만, 이종의 반도체 재료로 pn 접합을 형성한 헤테로 접합 pn 다이오드에 있어서도 동일한 효과를 발휘할 수 있다. 즉, 헤테로 접합을 형성하는 2개의 반도체 재료 중 금제대 폭이 좁은 반도체 재료가 반도체층(2)으로 되는 경우에는, 본 발명을 적용함으로써 대전류 밀도화와 저온 저항화를 달성 가능하다. 단, 반대의 구성에 대해서는 본 발명은 유효하지 않다. 이와 같이, 본 실시 형태에 기초하여 당업자 등에 의해 이루어지는 다른 실시 형태, 실시예 및 운용 기술 등은 모두 본 발명의 범주에 포함되는 것은 물론이다.
본 발명에 따르면, 고밀도의 전류를 흘리는 것이 가능한 반도체 장치를 제공할 수 있다.

Claims (12)

  1. 제1 불순물 농도의 불순물을 갖는 제1 도전형의 제1 반도체층과,
    상기 제1 반도체층에 접합하고, 제2 불순물 농도의 불순물을 갖는, 상기 제1 도전형과는 다른 제2 도전형의 제2 반도체층과,
    상기 제1 반도체층에 정류성 접촉하는 제1 전극과,
    상기 제2 반도체층에 오믹 접촉하는 제2 전극을 구비하고,
    상기 제1 불순물 농도는 상기 제2 불순물 농도보다 낮은 것을 특징으로 하는, 반도체 장치.
  2. 기판과,
    상기 기판의 표면 전체면에 배치된, 제2 불순물 농도의 불순물을 갖는 제2 도전형의 제2 반도체층과,
    상기 제2 반도체층의 표면에 메사 형상으로 적층되고, 제1 불순물 농도의 불순물을 갖는, 상기 제2 도전형과는 다른 제1 도전형의 제1 반도체층과,
    상기 제1 반도체층에 정류성 접촉하는 제1 전극과,
    상기 제2 반도체층에 오믹 접촉하는 제2 전극을 구비하고,
    상기 제1 불순물 농도는 상기 제2 불순물 농도보다 낮은 것을 특징으로 하는, 반도체 장치.
  3. 기판과,
    상기 기판의 표면 전체면에 배치된, 제3 불순물 농도의 불순물을 갖는 제2 도전형의 제3 반도체층과,
    상기 제3 반도체층의 표면에 메사 형상으로 순차적으로 적층된, 제2 불순물 농도의 불순물을 갖는 제2 도전형의 제2 반도체층과, 제1 불순물 농도의 불순물을 갖는, 제2 도전형과는 다른 제1 도전형의 제1 반도체층과,
    상기 제1 반도체층에 정류성 접촉하는 제1 전극과,
    상기 제3 반도체층에 오믹 접촉하는 제2 전극을 구비하고,
    상기 제1 불순물 농도는 상기 제2 불순물 농도보다 낮고, 상기 제2 불순물 농도는 상기 제3 불순물 농도보다 낮은 것을 특징으로 하는, 반도체 장치.
  4. 제3 불순물 농도의 불순물을 갖는 제2 도전형의 기판과,
    상기 기판의 표면측에 순차적으로 적층된, 제2 불순물 농도의 불순물을 갖는 제2 도전형의 제2 반도체층과, 제1 불순물 농도의 불순물을 갖는, 제2 도전형과는 다른 제1 도전형의 제1 반도체층과,
    상기 제1 반도체층에 정류성 접촉하는 제1 전극과,
    상기 기판에 오믹 접촉하는 제2 전극을 구비하고,
    상기 제1 불순물 농도는 상기 제2 불순물 농도보다 낮고, 상기 제2 불순물 농도는 상기 제3 불순물 농도보다 낮은 것을 특징으로 하는, 반도체 장치.
  5. 제1항에 있어서, 상기 제1 불순물 농도는 상기 제2 불순물 농도보다 적어도 1자릿수 이상 낮은 것을 특징으로 하는, 반도체 장치.
  6. 제1항에 있어서, 상기 제1 반도체층의 전도 불순물의 에너지준위가 반도체 장치의 동작 온도에 대응하는 열 여기 에너지보다도 깊은 위치에 있는 것을 특징으로 하는, 반도체 장치.
  7. 제1항에 있어서, 상기 제1 반도체층의 두께(L1)가, 열적 평형 상태에 있어서, 상기 제1 전극의 정류성 접촉이 제1 반도체층에 형성하는 공핍층의 폭을 WSB, 제1 반도체층과 제2 반도체층의 쌍극성 접합이 제1 반도체층측에 형성하는 공핍층의 폭을 WPN1로 할 때, L1 ≤ WSB ＋ WPN1을 만족시키는 것을 특징으로 하는, 반도체 장치.
  8. 제1항에 있어서, 상기 제1 반도체층 및 제2 반도체층은, 다이아몬드(C), 탄화규소(SiC), 산화아연(ZnO), 질화알루미늄(AlN) 및 질화붕소(BN) 중으로부터 선택된 1개와 불순물로 구성되어 있는 것을 특징으로 하는, 반도체 장치.
  9. 삭제
  10. 제1항에 있어서, 상기 제1 전극과 상기 제2 전극이 동일 전극 재료에 의해 형성되어 있는 것을 특징으로 하는, 반도체 장치.
  11. 제1항에 있어서, 상기 제1 전극 및/또는 상기 제2 전극이 티탄(Ti), 알루미늄(Al), 니켈(Ni), 몰리브덴(Mo), 텅스텐(W), 탄탈(Ta), 백금(Pt)으로부터 선택된 1개의 원소, 또는 이들 원소 중 1개를 포함하는 2원소 이상으로 이루어지는 합금, 또는 이들 원소의 탄화물, 질화물 및 규화물로부터 선택된 1개에 의해 구성되어 있는 것을 특징으로 하는, 반도체 장치.
  12. 제1항에 있어서, 상기 제1 반도체층의 금제대 폭이 상기 제2 반도체층의 금제대 폭보다 작은 것을 특징으로 하는, 반도체 장치.
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