TW201820625A - 構造物、其製造方法、半導體元件及電子電路 - Google Patents

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Abstract

本發明之構造物包含金屬氧化物半導體層、及貴金屬氧化物層，且上述金屬氧化物半導體層與上述貴金屬氧化物層鄰接，上述貴金屬氧化物層之膜厚超過10 nm。

Description

構造物、其製造方法、半導體元件及電子電路
本發明係關於一種構造物、其製造方法、半導體元件及電子電路。
肖特基接合通常係指由發揮整流作用之金屬-半導體界面引起之接合。整流作用係使電流易於自金屬向半導體、或自半導體向金屬單向流通之作用，本作用源於肖特基接合中自金屬-半導體界面向半導體側擴展之空乏層之變化。金屬與半導體一般多按照有無空乏層之擴展而加以區分，因此若為異種材料之接觸，且僅於單側材料觀察到空乏層之擴展之變化，則一般解釋為發生了肖特基接合。此處，利用肖特基接合之實用化器件並不限於主要使用單晶半導體者。進而，即便利用矽等技術成熟之先進單晶半導體控制肖特基接合處之障壁(肖特基能障)，亦難以產生均勻之障壁。此外，難以控制利用該障壁之器件之特性，因此每次開發器件均需要大量勞力。故而，利用肖特基接合之器件並不限定於肖特基能障二極體等，利用於更易控制之金屬-半導體之間加入有SiO2 等絕緣膜之絕緣膜-半導體界面的場效型之器件已有所發展。 另一方面，除單晶半導體以外亦可列舉薄膜半導體，非晶矽、多晶矽、金屬氧化物半導體、有機薄膜半導體備受關注。此處，關於薄膜半導體，雖然對於利用場效現象之薄膜電晶體(TFT)有大量報告，但對於肖特基接合，報告例較TFT少，從而缺乏對其之瞭解。於矽系薄膜半導體中，肖特基界面產生之釘紮能階已成為實用化之阻礙。釘紮能階對於單晶矽中之肖特基接合亦已成為問題，會使能障高度與假定之肖特基能障高度(由金屬之功函數、半導體之費米能階差及半導體帶端之能階決定)相比有所降低。關於有機半導體，其穩定性、製程適應性乃至TFT之實用化亦受到限制，較難考慮應用至肖特基器件中。關於金屬氧化物半導體，被認為是較宜作為用於顯示器中之TFT之半導體，期待擴展到運用其製程適應性、電氣特性、穩定性之更多之用途。 然而，關於金屬氧化物半導體之肖特基接合，課題較多，尚未實現實用化。於下文對作為使用肖特基接合之基本元件的肖特基能障二極體之報告例進行說明。 於專利文獻1中，記載有如下內容，即，藉由對單晶ZnO使用金屬氧化物之肖特基電極，可形成肖特基能障。 於非專利文獻1中，對作為非晶金屬氧化物半導體之InGaZnO薄膜，選擇經電子束蒸鍍後之Pt作為肖特基電極，選擇SiO2 、聚醯亞胺及聚對苯二甲酸乙二酯作為基板，而評價二極體特性。 於非專利文獻2中，記載有如下內容，即，將Pt、Au、Pd設定為肖特基電極，將半導體設定為InGaZnO薄膜，對玻璃基板上之肖特基電極之表面進行UV-臭氧處理後形成半導體膜。 於非專利文獻3中，記載有如下內容，即，利用藉由反應性濺鍍而形成之10 nm銀氧化物作為肖特基電極，藉此可對塊狀單晶ZnO、異質磊晶ZnO薄膜及非晶GaInZnO薄膜，形成肖特基障壁。 於非專利文獻4中，在SiO2 基板上形成有作為肖特基電極之Pt，在上部積層有InGaZnO半導體薄膜，進而積層有Al之歐姆電極。 於專利文獻2中，記載有如下內容，即，利用Si基板作為支持基板且進行歐姆接合，無論是多晶還是非晶，於含有In之金屬氧化物半導體之上部使用貴金屬電極，而獲得肖特基性能。 [先前技術文獻] [專利文獻] 專利文獻1：日本專利特表2010-527512號公報 專利文獻2：國際公開第2015/025499號 [非專利文獻] 非專利文獻1：IEEE Electron Device Letters, 32, 1695, 2011 非專利文獻2：APPLIED PHYSICS LETTERS, 101, 113505, 2012 非專利文獻3：Journal of APPLIED PHYSICS, 113, 044511, 2013 非專利文獻4：Journal of Vacuum Science＆Technology A, 34, 04C101, 2016
本發明之目的在於：提供一種能實現低溫成膜、製程適應性優異、能自由選擇基板、特徵在於具有低逆向電流特性之肖特基能障發揮功能之構造物、其製造方法、半導體元件及電子電路。 此前，能實現低溫成膜、製程適應性優異、能自由選擇基板、具有低逆向電流特性之肖特基接合較難形成。 本發明者等人對之前難以控制肖特基接合之金屬氧化物半導體薄膜進行了銳意研究，結果發現以低逆向電流特性為特徵之肖特基能障發揮功能之肖特基接合，從而實現了本發明。 根據本發明，提供以下之構造物等。 1.一種構造物，其包含金屬氧化物半導體層、及 貴金屬氧化物層，且 上述金屬氧化物半導體層與上述貴金屬氧化物層鄰接， 上述貴金屬氧化物層之膜厚超過10 nm。 2.如1所記載之構造物，其具有空乏區域。 3.如1或2所記載之構造物，其中上述貴金屬氧化物層包含多晶構造。 4.如1～3中任一項所記載之構造物，其中於與上述貴金屬氧化物層鄰接且與上述金屬氧化物半導體層相反之側，進而包含貴金屬層。 5.如4所記載之構造物，其中於與上述貴金屬層鄰接且與上述貴金屬氧化物層相反之側，進而包含低電阻賤金屬層。 6.如1～5中任一項所記載之構造物，其中上述貴金屬氧化物層之貴金屬氧化物係選自由氧化鈀、氧化釕、氧化鉑、氧化銥、氧化銀、氧化錸、氧化鋨、氧化銠、氧化鎳及氧化金所組成之群中之一者以上。 7.如1～6中任一項所記載之構造物，其中上述貴金屬氧化物層之貴金屬氧化物係選自由PdO構造之PdO、金紅石構造之RuO2 、α-PtO2 構造之PtO2 、金紅石構造之IrO2 、Cu2 O構造之Ag2 O、方鈷礦構造之ReO3 、金紅石構造之OsO2 、剛玉構造之Rh2 O3 、NiO構造之NiO、及Au2 O3 構造之Au2 O3 所組成之群中之一者以上。 8.如1～7中任一項所記載之構造物，其中上述貴金屬氧化物層之貴金屬氧化物之平均結晶粒徑為上述貴金屬氧化物層之膜厚以下。 9.如1～8中任一項所記載之構造物，其中上述貴金屬氧化物層之界面粗糙度為5 nm以下。 10.如1～9中任一項所記載之構造物，其中上述金屬氧化物半導體層與上述貴金屬氧化物層之肖特基界面之碳濃度為2×1019 cm-3 以下。 11.如1～10中任一項所記載之構造物，其中上述貴金屬氧化物層之電阻率為1×10-2 Ω・cm以下。 12.如1～11中任一項所記載之構造物，其中上述貴金屬氧化物層之貴金屬氧化物之功函數為4.8 eV以上。 13.如1～12中任一項所記載之構造物，其中上述金屬氧化物半導體層為非晶或多晶。 14.如1～13中任一項所記載之構造物，其中上述金屬氧化物半導體層之金屬氧化物係選自由In、Sn、Cd、Zn、Ga及Ge所組成之群中之1種以上金屬元素之氧化物。 15.如1～14中任一項所記載之構造物，其中上述金屬氧化物半導體層中之Ga或In之含有率相對於上述金屬氧化物半導體層之總金屬元素而言，為45原子%以上。 16.如1～15中任一項所記載之構造物，其中上述金屬氧化物半導體層為無規配向。 17.如1～16中任一項所記載之構造物，其中上述貴金屬氧化物層與上述金屬氧化物半導體層之肖特基障壁高度為0.7 eV以上。 18.如1～17中任一項所記載之構造物，其中於上述貴金屬氧化物層之與上述金屬氧化物半導體層相反之側，進而包含基板。 19.如1～18中任一項所記載之構造物，其進而具有歐姆電極層，且上述歐姆電極層與上述貴金屬氧化物層不接觸。 20.如1～19中任一項所記載之構造物，其中上述金屬氧化物半導體層為1層或2層以上，且於為2層以上之情形時，任一層與貴金屬氧化物層鄰接。 21.如1～20中任一項所記載之構造物，其中施加逆向電壓時耐壓為0.5 MV/cm以上。 22.如1～21中任一項所記載之構造物，其中施加0.2 MV/cm逆向偏壓時電流密度為1×10-6 A/cm2 以下。 23.如1～22中任一項所記載之構造物，其中施加順向偏壓時二極體理想係數為1.5以下。 24.如1～23中任一項所記載之構造物，其中順向偏壓為5 V以下時，電流密度達到1000 A/cm2 。 25.一種構造物之製造方法，其係於導入有氫或水之環境中，藉由濺鍍成膜上述金屬氧化物半導體層，而獲得如1～24中任一項所記載之構造物。 26.一種構造物之製造方法，其係於導入氣體流量之50%以上為氧之環境下，藉由濺鍍成膜上述貴金屬氧化物層，而獲得如1～24中任一項所記載之構造物。 27.如25或26所記載之構造物之方法，其中於成膜上述貴金屬氧化物層及上述金屬氧化物半導體層後，以220～500℃進行退火。 28.如25～27中任一項所記載之構造物之方法，藉由濺鍍連續地成膜上述貴金屬氧化物層及上述金屬氧化物半導體層，或使上述貴金屬氧化物層之成膜與上述金屬氧化物半導體層之成膜之間為真空或惰性環境。 29.一種半導體元件，其使用如1～24中任一項所記載之構造物。 30.如29所記載之半導體元件，其係功率半導體元件、二極體元件、肖特基能障二極體元件、靜電放電保護二極體、暫態電壓保護二極體、發光二極體、金屬半導體場效電晶體、接合型場效電晶體、金屬氧化膜半導體場效電晶體、肖特基源極/汲極金屬氧化膜半導體場效電晶體、雪崩倍增型光電轉換元件、固體攝像元件、太陽電池元件、光感測器元件、觸控感測器元件、顯示元件、或電阻變化記憶體。 31.一種電子電路，其使用如29或30所記載之半導體元件。 32.一種電氣機器、電子機器、車輛、或動力機構，其等使用如31所記載之電子電路。 根據本發明，可提供一種能實現低溫成膜、製程適應性優異、能自由選擇基板、特徵在於具有低逆向電流特性之肖特基能障發揮功能的構造物、其製造方法、半導體元件及電子電路。
本發明之構造物包含金屬氧化物半導體層、及貴金屬氧化物層，金屬氧化物半導體層與貴金屬氧化物層鄰接，貴金屬氧化物層之膜厚超過10 nm。 藉由使用該構造物，可形成面內均勻性優異、接觸電阻低、on-off(導通-斷開)比高、障壁高度高、具有低逆向電流特性之肖特基能障發揮功能的半導體元件。 又，能實現低溫成膜，製程適應性優異，能自由選擇基板。 又，能利用薄膜形成肖特基接合，故而可獲得具有製程通用性、能夠低溫成膜、無需選擇基板等優點。又，能應用於運用柔韌性之器件、及與各種器件進行混載等。 金屬氧化物半導體層較佳為1層或2層以上。於為2層以上之情形時，只要任一層與貴金屬氧化物層鄰接即可。亦可為3層以上、或4層以上。通常為5層以下，但亦可為具有重複構造之5層以上之多層構造。 金屬氧化物半導體層並不特別限定，可為非晶質(amorphous，非晶)，亦可為晶質，就結晶而言，微晶、單晶、多晶均可。較佳為微晶、多晶或非晶，更佳為多晶或非晶。 於為非晶之情形時，大面積均勻性優異，易於降低施加逆向偏壓時之衝擊離子化，而提高耐壓。又，可緩和電氣特性不均及大幅特性劣化。又，能以高良率製造高耐壓、高可靠性之大電流二極體或開關元件。於為多晶之情形時，易於提高大面積均勻性及傳導特性，有穩定性更優異之傾向。 金屬氧化物半導體層之結晶構造可使用例如穿透式電子顯微鏡(TEM)、X射線電子繞射(XRD)進行測定。 單晶能藉由例如以晶種為起點而結晶生長之方法、或MBE(分子束磊晶，Molecular Beam Epitaxy)、PLD(脈衝雷射沈積)等方法而形成。 非晶質可藉由將例如含有2種以上離子半徑不同之金屬元素之金屬氧化物、或雖同為1種金屬元素但會產生複數種不同結晶之金屬氧化物濺鍍成膜，而獲得構成元素。較佳為，可藉由將濺鍍成膜時之基板加熱溫度設定為300℃以下並將成膜後之加熱處理條件設定為500℃以下、1小時以內而形成；更佳為，可藉由將基板加熱溫度設定為200℃以下並將成膜後之加熱處理條件設定為400℃以下而形成。藉由於成膜後以200℃以上且500℃以下之低溫進行加熱，可獲得穩定之非晶質狀態。 此處，所謂「非晶質」係指，於取得金屬氧化物半導體層之膜厚方向之剖面，且藉由穿透式電子顯微鏡(TEM)等電子束繞射方法進行評價之情形時，無法獲得清晰之繞射點。作為電子束之照射區，較理想為自10 nm左右之廣闊區域取得繞射像。所謂清晰之點係指，可自繞射像觀察到具有對稱性之繞射點。 又，「非晶質」亦包括具有一部分結晶化或微晶化之部分之情形。若對一部分結晶化之部分照射電子束，有時會看到繞射像。 所謂「微晶構造」係指，結晶粒徑之尺寸為次微米以下，且不存在明確之晶界者。明確之晶界之有無可藉由例如剖面TEM進行觀察，結晶粒徑之尺寸可藉由繞射像之測繪(mapping)而取得。繞射像相等之部分可定義為同一晶粒內。 所謂「多晶」係指，結晶粒徑之尺寸超過微米尺寸，且存在明確之晶界者。明確之晶界可藉由例如剖面TEM進行觀察。由於存在明確之晶界，所以可藉由平面TEM或電子束後方散亂繞射法(EBSD)而定義粒徑尺寸。 金屬氧化物半導體層無論結晶狀態如何，自肖特基能障不均之觀點而言，較佳均為無規配向。 所謂無規配向係指，各晶粒之配向不偏向於特定配向成分。 例如，若當利用XRD分析薄膜時，所得光譜中之複數個峰之相對強度與粉末X射線圖案中之相對強度一致，則為無規配向。具體而言，相對於粉末X射線圖案之強度最大之面方位之峰強度(以下，稱為粉末X射線NO.1峰。)而設定粉末X射線圖案之第2及第3峰強度(以下，分別稱為粉末X射線NO.2峰、粉末X射線NO.3峰)，並設定粉末X射線NO.1峰/粉末X射線NO.2峰(粉末X射線峰強度比1)及粉末X射線NO.1峰/粉末X射線NO.3峰(粉末X射線峰強度比2)此等峰強度比。於該情形時，測定所得光譜中之複數個峰中，分別存在處於相對粉末X射線NO.1～NO.3峰之2θ位置±1°之峰，若將與粉末X射線NO.1對應之峰設為薄膜X射線峰1，將與粉末X射線NO.2對應之峰設為薄膜X射線峰2，將與粉末X射線NO.3對應之峰設為薄膜X射線峰3時，薄膜X射線峰1/薄膜X射線峰2之峰強度比之值成為粉末X射線峰強度比1之值之0.3～3倍之值，且薄膜X射線峰1/薄膜X射線峰3之峰強度比之值成為粉末X射線峰強度比2之值之0.3～3倍之值，則將金屬氧化物半導體層視為無規配向。 金屬氧化物半導體層之配向可使用例如XRD進行測定。於面積微小之情形時亦可自剖面TEM之繞射像觀察配向。 作為金屬氧化物半導體層之金屬氧化物之金屬元素，可列舉In、Sn、Ge、Cd、Ti、Zn、Y、Sm、Ce、Nd、Ga或Al等。較佳為In、Sn、Cd、Zn、Ga及Ge，更佳為In、Zn、Ga及Sn。關於其等，既可將1種單獨使用，亦可將2種以上組合使用。 藉此，可將s軌道之球狀之軌體(orbital)用作導電通路，因此無論是多晶還是非晶，均容易使電氣特性於面內方向穩定。 金屬氧化物半導體層之金屬氧化物之金屬元素本質上亦可僅包含選自由In、Sn、Ge、Cd、Ti、Zn、Y、Sm、Ce、Nd、Ga及Al所組成之群中之一者以上。又，金屬氧化物半導體層之金屬氧化物之金屬元素之例如95原子%以上、98原子%以上、99原子%以上、或100原子%亦可為選自由In、Sn、Ge、Cd、Ti、Zn、Y、Sm、Ce、Nd、Ga及Al所組成之群中之一者以上。 金屬氧化物半導體層之金屬元素包含Ga、In、Zn或Sn，Ga、In、Zn或Sn之含有率相對於金屬氧化物半導體層之總金屬元素而言，較佳為45原子%以上，更佳為50～100原子%。 又，金屬氧化物半導體層中之Ga或In之含有率相對於金屬氧化物半導體層之總金屬元素而言，較佳為45原子%以上。於金屬元素為Ga之情形時更佳為50～100原子%，於為In之情形時更佳為50～70原子%。 於Ga為45原子%以上之情形時，可形成帶隙寬且具有高障壁之肖特基界面(金屬氧化物半導體層-貴金屬氧化物層界面)。 於In為45原子%以上之情形時，易於獲得高導電性或高載子濃度之金屬氧化物半導體層，從而可形成電阻低之肖特基界面。 於Zn為45原子%以上之情形時，可形成富有化學反應性且易於進行濕式蝕刻等加工之肖特基界面。 於Sn為45原子%以上之情形時，可形成富有化學穩定性且耐久性具有優勢之肖特基界面。 金屬氧化物半導體層之金屬氧化物之金屬元素較佳為滿足下述式(A)～(C)之原子比。藉此，易於實現高耐壓、低導通電阻。 0≦x/(x＋y＋z)≦0.8 (A) 0≦y/(x＋y＋z)≦0.8 (B) 0≦z/(x＋y＋z)≦1.0 (C) (式中，x表示選自由In、Sn、Ge及Ti所組成之群中之1種以上元素之原子數， y表示選自由Zn、Y、Sm、Ce及Nd所組成之群中之1種以上元素之原子數， z表示選自由Ga及Al所組成之群中之1種以上元素之原子數。) 若x為0.8以下，則於x之元素為In或Sn之情形時，金屬氧化物之絕緣性變得過低，易於獲得肖特基接合，於x之元素為Ge或Ti之情形時，金屬氧化物之絕緣性變得過高，可抑制電阻損失引起之發熱。 更佳為，金屬氧化物半導體層之金屬氧化物之金屬元素滿足下述式(A-1)～(C-1)之原子比。 0≦x/(x＋y＋z)≦0.7(A-1) 0≦y/(x＋y＋z)≦0.8(B-1) z之元素為Ga時：0.02≦z/(x＋y＋z)≦1.0 z之元素為Al時：0.005≦z/(x＋y＋z)≦0.5(C-1) (式中，x、y及z與上述式(A)～(C)相同。) 若當z之元素為Ga時，成為0.02以上，則金屬氧化物中之氧難以脫離，有電性特性不均受到抑制之傾向。 進而更佳為，金屬氧化物半導體層之金屬氧化物之金屬元素滿足下述式(A-2)～(C-2)之原子比。 0.1≦x/(x＋y＋z)≦0.5(A-2) 0.1≦y/(x＋y＋z)≦0.5(B-2) 0.03≦z/(x＋y＋z)≦0.5(C-2) (式中，x及y與上述式(A)～(C)相同，z為Ga之原子數。) 又，金屬氧化物半導體層之金屬氧化物之金屬元素較佳為滿足下述式(A-3)及(C-3)之原子比。 0≦x/(x＋y＋z)≦0.25(A-3) 0.3≦z/(x＋y＋z)≦1.0(C-3) (式中，x、y及z與上述式(A)～(C)相同。) 金屬氧化物半導體層之載子濃度通常為1×1011 ～1×1018 cm-3 ，例如為1×1013 ～1×1018 cm-3 。載子濃度可藉由例如CV(電容-電壓)測定而求出。 金屬氧化物半導體層之金屬氧化物可列舉InGaZnO(1：1：1)(表示金屬氧化物之金屬元素之比即In：Ga：Zn為1：1：1。以下同樣如此)、InGaZnO(5：3：2)、InGaZnO(5：1：4)、InSnZnO(25：15：60)、InSnZnO(48.5：15：36.5)、InGaO(1：1)(表示金屬氧化物半導體之金屬元素之比即In：Ga為1：1。同樣如此)、InGaO(93：7)、InGaO(47：53)、In2 O3 、Ga2 O3 、InSnZnO、InAlO、GaZnO、ZnSnO等。 例如，InGaO(47：53)可獲得高帶隙與低電阻特性。 於金屬氧化物半導體層之金屬氧化物中，作為晶系材料，例如可列舉氧化銦、摻雜有Ga之氧化銦、摻雜有Al之氧化銦、摻雜有Ga及Al之氧化銦、摻雜有Zn之氧化銦、或摻雜有Sn之氧化銦。 進而，可列舉如下金屬氧化物等，即，含有In、Zn及第三元素，且第三元素為選自Sn、Ga、Hf、Zr、Ti、Al、Mg、Ge、Sm、Nd、La之至少1種以上金屬元素。 又，於金屬氧化物半導體層之金屬氧化物中，作為非晶材料，例如可列舉Sn-In-Zn氧化物、In-Zn-Ga-Mg氧化物、In氧化物、In-Sn氧化物、In-Ga氧化物、In-Zn氧化物、Zn-Ga氧化物、Sn-In-Zn氧化物、In-Sn-Zn-Al氧化物、In-Sn-Zn-Mg氧化物、In-Ga-Zn-Al氧化物、Ga氧化物等。構成金屬元素之組成比既可為1，亦可不為1。 藉由使Zn或Sn中含有In，容易形成非晶相。例如，於為In-Zn系之情形時，總金屬元素中In之含量較佳為20原子%以上。 於為Sn-In系之情形時，總金屬元素中In之含量較佳為80原子%以上。 於為Sn-In-Zn系之情形時，總金屬元素中In之含量較佳為15原子%以上。 於為Ga氧化物之情形時，多見4配位與6配位之構造混合存在之情況，因此即便為Ga2 O3 之組成亦能於高達500℃左右之退火溫度下保持非晶構造。 金屬氧化物半導體層之膜厚並不限定，通常為5～8000 nm，較佳為50～1000 nm，更佳為100～500 nm。 於金屬氧化物半導體層為2層以上之情形時，可為各層之膜厚處於上述範圍內，亦可為2層以上之層之所有層之合計膜厚處於上述範圍內。 金屬氧化物半導體層之比電阻較佳為1×10-2 Ω・cm以上，更佳為1×100 ～1×108 Ω・cm。藉此，可設計出具有空乏區域之器件。 金屬氧化物半導體層之載子濃度較佳為1×1018 cm-3 以下。若為1×1018 cm-3 以下，則與貴金屬氧化物層之接觸成為單側階差接合，有能表現出高速應答等肖特基二極體之特長之傾向。 金屬氧化物半導體層之遷移率較佳為0.1 cm2 /Vs以上。若處於上述範圍內，則可設計出低電阻之二極體。 金屬氧化物半導體層之載子濃度、遷移率及比電阻可使用例如電洞效應測定裝置而測定。 金屬氧化物半導體層之帶隙較佳為1 eV以上。若為1 eV以上，則可提供絕緣破壞特性較矽優異之肖特基界面。更佳為2 eV以上，進而更佳為3 eV以上。藉此，可形成不受可見光影響之肖特基界面。帶隙可使用例如UV-VIS(Ultraviolet-Visible Spectroscopy，紫外線可見吸收光譜)裝置而測定。 貴金屬氧化物層之膜厚較佳為超過10 nm且15 nm以上，更佳為30 nm以上。對於上限值無特別限制，通常為1000 nm以下。若為1000 nm以下，則存在於成本方面具有優勢之傾向。 又，貴金屬氧化物層之貴金屬氧化物之平均結晶粒徑較佳為貴金屬氧化物層之膜厚以下。藉此，多晶晶界得以分斷，可抑制於晶界傳遞之傳導且可減少面內不均，從而易於表現出具有均勻性之肖特基能障。 再者，平均結晶粒徑係剖面TEM像中同一深度之10顆晶粒的粒徑之平均值，該剖面TEM像係藉由穿透式電子顯微鏡(TEM：Transmission Electron Microscope)以50萬倍進行觀察所得之膜厚方向之像。晶粒係利用干涉條紋將干涉條紋平行之部位視為單晶而進行定義。將各單晶中之最大斐瑞特直徑設定為結晶粒徑。 貴金屬氧化物層之膜厚可藉由例如剖面TEM進行測定。此時，可確認貴金屬氧化物層之平均結晶粒徑為貴金屬氧化物層之膜厚以下。 本發明之構造物之各層之膜厚可藉由與上述相同之方法進行測定。 貴金屬氧化物層較佳為包含多晶構造。藉此，可對構造物進行高溫退火。 作為貴金屬氧化物層之貴金屬氧化物，鑒於導電性與功函數之關係，自與金屬氧化物半導體層形成良好之肖特基界面之觀點而言，可列舉選自由氧化鈀、氧化釕、氧化鉑、氧化銥、氧化銀、氧化錸、氧化鋨、氧化銠、氧化鎳及氧化金所組成之群中之一者以上。 自形成高肖特基障壁，從而形成穩定之構造物之觀點而言，較佳為氧化鈀、氧化釕、氧化鉑、氧化銥。其中尤以氧化鈀為佳，原因在於濺鍍成膜時之窗寬敞，且自工業之觀點而言具有優勢。 又，作為貴金屬氧化物層之貴金屬氧化物，亦可使用Mo、W、Cr、Te、Mn、Fe及Co之氧化物。 貴金屬氧化物層之貴金屬氧化物較佳為選自由PdO構造之PdO、金紅石構造之RuO2 、α-PtO2 構造之PtO2 、金紅石構造之IrO2 、Cu2 O構造之Ag2 O、方鈷礦構造之ReO3 、金紅石構造之OsO2 、剛玉構造之Rh2 O3 、NiO構造之NiO、及Au2 O3 構造之Au2 O3 所組成之群中之一者以上。藉此，使得導電性優異，功函數大，構造穩定，故而易於作為良好之貴金屬氧化物層而發揮功能。 關於貴金屬氧化物，既可將1種單獨使用，亦可將2種以上組合使用。 貴金屬氧化物層之結晶構造可使用例如XRD進行測定。於面積微小之情形時亦可自剖面TEM之繞射像觀察配向。 例如，可根據薄膜之X射線繞射圖案與假定之結晶構造X射線繞射圖案一致而進行確認。具體而言，可根據與自JCPDS(Joint Committee of Powder Diffraction Standard，粉末繞射標準聯合委員會)卡或ICSD(The Inorganic Crystal Structure Database，無機晶體構造資料庫)獲得之結晶構造X射線繞射圖案一致而進行確認。 氧化鈀之較佳結晶構造係PdO構造之PdO。可藉由例如對薄膜進行X射線繞射測定，結果觀察到PdO構造化合物之峰而確認為PdO構造之PdO。PdO構造之PdO係於例如X射線繞射中表現出資料庫之ICSD(26598)或JCPDS(85-0624)峰圖案、或者類似之(2θ/θ之峰位置偏移之)圖案。 氧化鈀一般不溶於諸多酸，略微可溶於王水、48%氫溴酸。鈀一般易溶於王水、含有碘之碘化鉀溶液、含有氧化劑之氰化鈉溶液。對於鈀及氧化鈀，將本發明之構造體圖案化時，可利用其等與各種溶液之蝕刻速率差。藉由蝕刻將氧化鈀層圖案化時，較佳為使用加熱至60℃左右之王水。利用鈀及氧化鈀相對於王水之蝕刻速率差，使得可利用選擇蝕刻。 氧化釕之較佳結晶構造係金紅石構造之RuO2 。可藉由例如對薄膜進行X射線繞射測定，結果觀察到金紅石構造之RuO2 化合物之峰而確認為金紅石構造之RuO2 。金紅石構造之RuO2 係於例如X射線繞射中表現出資料庫之ICSD(15071)、或類似之(偏移之)圖案。 氧化釕一般不溶於諸多酸，溶於融化之氫氧化鉀。釕一般可溶於次氯酸鹼溶液，緩慢溶於含有空氣之鹽酸及王水。對於釕及氧化釕，將本發明之構造體圖案化時，可利用其等與各種溶液之蝕刻速率差。藉由蝕刻將氧化釕層圖案化時，較佳為使用含有大量空氣且加熱至60℃左右之王水。利用釕及氧化釕相對於王水之蝕刻速率差，使得可利用選擇蝕刻。 又，氧化釕可藉由乾式蝕刻進行圖案化。例如，可藉由氧氣、氟化碳氣體、氟氣、氯氣、溴氣、碘氣、臭氧氣體、鹵化氫氣體、鹵化碳氣體進行反應性蝕刻。又，亦可將上述各種氣體混合而使用。 氧化鉑之較佳結晶構造係α-PtO2 構造之PtO2 。可藉由例如對薄膜進行X射線繞射測定，結果觀察到α-PtO2 構造之PtO2 化合物之峰而確認為α-PtO2 構造之PtO2 。α-PtO2 構造之PtO2 係於例如X射線繞射中表現出資料庫之ICSD(164289)、或類似之(偏移之)圖案。 氧化鉑一般不溶於鹽酸、硫酸、硝酸、及王水，藉由與亞硫酸加熱即為可溶。鉑一般可溶於王水。對於鉑及氧化鉑，將本發明之構造體圖案化時，可利用其等與各種溶液之蝕刻速率差。藉由蝕刻將氧化鉑層圖案化時，較佳為與亞硫酸加熱。利用鉑及氧化鉑相對於王水之蝕刻速率差，使得可利用選擇蝕刻。 氧化銥之較佳結晶構造係金紅石構造之IrO2 。可藉由例如對薄膜進行X射線繞射測定，結果觀察到金紅石構造之IrO2 化合物之峰而確認為金紅石構造之IrO2 。金紅石構造之IrO2 係於例如X射線繞射中表現出資料庫之ICSD(81028)、或類似之(偏移之)圖案。 氧化銥一般不溶於諸多酸及鹼。銥一般略微可溶於王水。對於銥及氧化銥，將本發明之構造體圖案化時，可利用其等與各種溶液之蝕刻速率差。氧化銥層難以蝕刻，因此將其圖案化時，較佳為使用剝離法。利用銥及氧化銥相對於王水之蝕刻速率差，使得可利用選擇蝕刻。 氧化銀之較佳結晶構造係Cu2 O構造之Ag2 O。可藉由例如對薄膜進行X射線繞射測定，結果觀察到Cu2 O構造之Ag2 O化合物之峰而確認為Cu2 O構造之Ag2 O。Cu2 O構造之Ag2 O係於例如X射線繞射中表現出資料庫之ICSD(605623)、或類似之(偏移之)圖案。 氧化銀一般可溶於氨水、硝酸。銀一般可溶於稀硝酸或熱濃硫酸。對於銀及氧化銀，將本發明之構造體圖案化時，可利用其等與各種溶液之蝕刻速率差。藉由蝕刻將氧化銀層圖案化時，較佳為使用含有硝酸之溶液。利用銀及氧化銀相對於硝酸之蝕刻速率差，使得可利用選擇蝕刻。 氧化錸之較佳結晶構造係方鈷礦構造之ReO3 。可藉由例如對薄膜進行X射線繞射測定，結果觀察到方鈷礦構造之ReO3 化合物之峰而確認為方鈷礦構造之ReO3 。方鈷礦構造之ReO3 係於例如X射線繞射中表現出資料庫之ICSD(201875)、或類似之(偏移之)圖案。 氧化錸一般可溶於水。錸一般溶於硝酸、熱濃硫酸。可溶於過氧化氫或溴水。對於錸及氧化錸，將本發明之構造體圖案化時，可利用其等與各種溶液之蝕刻速率差。 氧化鋨之較佳結晶構造係金紅石構造之OsO2 。可藉由例如對薄膜進行X射線繞射測定，結果觀察到金紅石構造之OsO2 化合物之峰而確認為金紅石構造之OsO2 。金紅石構造之OsO2 係於例如X射線繞射中表現出資料庫之ICSD(15070)、或類似之(偏移之)圖案。 氧化鋨一般易溶於乙醇，緩慢溶於水。鋨一般於高溫下與鹵反應，但不太溶於王水。對於鋨及氧化鋨，將本發明之構造體圖案化時，可利用其等與各種溶液之蝕刻速率差。 氧化銠之較佳結晶構造係剛玉構造之Rh2 O3 。可藉由例如對薄膜進行X射線繞射測定，結果觀察到剛玉構造之Rh2 O3 化合物之峰而確認為剛玉構造之Rh2 O3 。剛玉構造之Rh2 O3 係於例如X射線繞射中表現出資料庫之ICSD(647369)、或類似之(偏移之)圖案。 氧化銠一般溶於鹽酸、過氯酸。銠一般可溶於熱硫酸、加熱後之王水。對於銠及氧化銠，將本發明之構造體圖案化時，可利用其等與各種溶液之蝕刻速率差。 氧化鎳之較佳結晶構造係NiO構造之NiO。可藉由例如對薄膜進行X射線繞射測定，結果觀察到NiO構造之NiO化合物之峰而確認為NiO構造之NiO。NiO構造之NiO係於例如X射線繞射中表現出資料庫之ICSD (9866)、或類似之(偏移之)圖案。 氧化鎳一般難溶於鹽酸、硫酸及硝酸，幾乎不溶於水及水氧化鈉溶液。鎳一般溶於鹽酸或稀硝酸但反應緩慢。溶於稀硝酸，但於濃硝酸中形成鈍態。對於鎳及氧化鎳，將本發明之構造體圖案化時，可利用其等與各種溶液之蝕刻速率差。 氧化金之較佳結晶構造係Au2 O3 構造之Au2 O3 。可藉由例如對薄膜進行X射線繞射測定，結果觀察到Au2 O3 構造之Au2 O3 化合物之峰而確認為Au2 O3 構造之Au2 O3 。Au2 O3 構造之Au2 O3 係於例如X射線繞射中，表現出資料庫之ICSD(8014)、或類似之(偏移之)圖案。 於貴金屬氧化物層中，亦可加入與氧之鍵結力較強之元素。例如，按元素比計，以貴金屬氧化物層之貴金屬元素之、較佳70%以下之比率、更佳50%以下之比率、進而更佳30%以下之比率，加入元素。貴金屬氧化物層較佳為具有多晶構造，但亦可採用非晶構造中包含多晶構造之形態。藉由加入與氧之鍵結力較強之元素，貴金屬氧化物之還原耐性提高。作為與氧之鍵結力較強之元素，可列舉Ti、Si、Zr、Y、Al、Mg、Zr、Hf等氧化物之標準產生自由能較大者。例如，Ru-Si-O可兼具高功函數及低比電阻，因此較佳。 氧化金一般可溶於濃稠之鹼性溶液。金一般易溶於王水、含有碘之碘化鉀溶液、含有氧化劑之氰化鈉溶液。對於金及氧化金，將本發明之構造體圖案化時，可利用其等與各種溶液之蝕刻速率差。 X射線繞射中所使用之資料庫一般為粉末圖案等，呈無規配向。若貴金屬氧化物層為無規配向之多晶薄膜，則一般藉由XRD測定而取得之主要峰以在相對資料庫中之2θ位置±1°之位置具有峰中央值之光譜的形式被觀察到。進而，取資料庫之強度最大之面方位之峰強度與具有資料庫之第2及第3峰強度之光譜之強度之比的情形時，一般測定出之光譜處於相對資料庫之2θ位置±1°，峰強度比成為資料庫比之0.3～3倍之值。 又，偏離上述關係之情形時，例如，相對於具有資料庫中之最大強度之峰，在該2θ位置觀察到測定值之峰並未成為最大強度之情形時，貴金屬氧化物層多配向於特定面。 關於貴金屬氧化物層，自穩定性、應力緩和之方面而言，較佳為多晶，自肖特基能障不均之觀點而言，較佳為無規配向。 於特定面配向成分之比率較大之情形時，容易於表面出現階差，且弱配向成分於面內不穩定，因此有實質之肖特基能障降低之虞。 貴金屬氧化物層之載子濃度較佳為1×1018 cm-3 以上。若為1×1018 cm-3 以上，則與金屬氧化物半導體層之接觸成為單側階差接合，有能表現出高速應答等肖特基二極體之特長之傾向。載子濃度可藉由例如電洞測定等而求出。 貴金屬氧化物層之界面粗糙度較佳為5 nm以下，更佳為2 nm以下。藉此，可減少肖特基能障於界面處之波動，從而可獲得實質上較高之肖特基障壁。 貴金屬氧化物層之界面粗糙度可使用例如剖面TEM進行測定。 具體而言，可對剖面TEM之3處進行拍攝，追蹤貴金屬氧化物層與金屬氧化物半導體層之界面之凹凸，依據JISB0601-2001中規定之均方根粗糙度(RMS)之計算方法，針對該追蹤之線求出貴金屬氧化物層之界面之粗糙度。剖面TEM較佳為以如下倍率取得，該倍率即，當劃出貴金屬氧化物層與金屬氧化物半導體之界面之追蹤線時，具有5個以上極大值，且可清晰地判斷出相鄰之極大值與極小值之差。 貴金屬氧化物層之比電阻較佳為1×10-2 Ω・cm以下，更佳為1×10-3 ～1×10-5 Ω・cm。藉此，可不拘於貴金屬氧化物層之電阻而進行器件設計。此處，比電阻係與電阻率或電阻率具有相同之含義，並不會隨名稱不同而使物性值產生差異。 貴金屬氧化物層之比電阻可使用例如van der pol法進行測定。亦可藉由直接電氣測定進行測定。 貴金屬氧化物層之貴金屬氧化物之功函數較佳為4.8 eV以上，更佳為5.0～6.0 eV。藉此，與金屬氧化物半導體之功函數差變大，可形成高肖特基能障高度(Schottky barrier height)之構造物。 貴金屬氧化物層之貴金屬氧化物之功函數可使用例如X射線光電子光譜法(XPS)、紫外線光電子光譜法(UPS)、大氣光電子光譜法、凱爾文探針顯微鏡(KPM)進行測定。 本發明之構造物較佳為具有空乏區域，更佳為於金屬氧化物半導體層之與上述貴金屬氧化物層鄰接之部分具有空乏區域。空乏區域之厚度因施加電壓之正負、大小而異，但較佳為空乏區域之最大厚度與金屬氧化物半導體層之膜厚相同。較佳為金屬氧化物半導體層之膜厚之50～100%，更佳為70～100%。根據成膜條件等，空乏區域之厚度亦可超過金屬氧化物半導體層之膜厚，空乏區域之最大厚度亦可為金屬氧化物半導體層之膜厚之110%。空乏區域之厚度可藉由例如CV(電容-電壓)測定而求出。 於金屬氧化物半導體層為2層以上之情形時，空乏區域之厚度可為相對於與貴金屬氧化物層鄰接之金屬氧化物半導體層而處於上述範圍內，亦可為相對於2層以上之層之所有層之合計膜厚而處於上述範圍內。 金屬氧化物半導體層與貴金屬氧化物層之肖特基界面之碳濃度較佳為2×1019 cm-3 以下，更佳為1×1012 ～2×1019 cm-3 。藉此，可形成金屬氧化物半導體層與貴金屬氧化物層之良好之界面，可提高穩定性，減少不均，提高實質上之肖特基能障障壁。 肖特基界面處之碳濃度可使用例如2次離子質譜分析法(SIMS)之深度分佈進行測定。 貴金屬氧化物層與金屬氧化物半導體層之肖特基障壁高度較佳為0.7 eV以上，更佳為1.0～2.0 eV。藉此，可提高整流特性。 於本發明之構造物中，施加順向偏壓時之二極體理想係數較佳為1.5以下，更佳為1.0～1.3。藉此，易於設計出低耗電之器件。 於遵循熱電子釋放模型，且半導體電阻、電極電阻及接觸電阻等肖特基能障以外之電阻成分不具偏壓依存性之情形時，肖特基障壁高度及施加順向偏壓時之二極體理想係數例如可藉由以下方法而求出。 下述(1)式於測定電流值I與施加電壓V之間成立。根據(1)式繪製出電流值與電壓值之lnI-V曲線之曲線圖，於50 mV～1000 mV左右之直線性良好之部分劃出切線，藉此即可根據V＝0及切線之截距而求出I0 。更詳細而言，可如文獻(Appl. Phys. Lett., 49, 85, 1986)所示般，使用Cheung曲線，排除R成分之影響而求出I0 。 [數1]I：測定電流值[A] I0 ：飽和電流[A] q：基本電荷[C] R：由金屬氧化物半導體及電極等產生之接觸電阻[Ω] n：二極體理想係數 k：玻耳茲曼常數(8.617×10-5 eV/K) T：測定時之取樣溫度(K) q：基本電荷[602×10-19 C] V：施加電壓[V] I0 表示飽和電流，相當於施加0 V時之電流值。另一方面，於飽和電流值與肖特基障壁高度之間，(2)式之關係成立。 [數2] bo ：肖特基障壁高度[eV] A：二極體實效面積[cm2 ] A＊＊ ：理查遜係數[Acm-2 K-2 ] 此處，理查遜係數依存於半導體之有效質量值，於有效質量為1之情形時為120 Acm-2 K-2 。於金屬氧化物半導體層之金屬氧化物為InGaZnO(1：1：1)之情形時，有效質量被報告為0.3，因此可將A＊＊ 視為36 Acm-2 K-2 。於薄膜之理查遜係數已知之情形時，可由(3)式，使用藉由室溫測定而求出之I0 ，求出肖特基障壁高度。 [數3]於理查遜常數不明之情形時，可根據溫度依存性求出A＊＊ 及 bo 。藉由將自各溫度獲得之ln(I0 /T2 )繪製成1/kT曲線(安德遜曲線(Anderson plot))，可如(2)式所示般，由安德遜曲線之截距求出A＊＊ ，由斜率求出 bo 。 二極體理想係數可如將(1)式微分變形所得之(4)所示般，由lnI-V曲線之50 mV～1000 mV左右之直線性良好之部分的斜率求出。 [數4]又，於遵循熱電子釋放模型，且半導體電阻具有偏壓依存性(SCLC(Space Charge Limited Current，空間電荷限制電流)傳導)之情形時，肖特基障壁高度及施加順向偏壓時之二極體理想係數例如可藉由以下方法而求出。 參考文獻(J. Appl. Phys., 104, 123706, 2008)，可藉由假定存在初始自由載子濃度且介置有指數函數型阱之SCLC模型之模擬，而求出各參數。 [數5]上述(6)式係表示電流密度之式，其係於電流固定之式中加入與歐姆電極相距之距離x下之初始載子濃度、及自歐姆電極側注入之自由載子而成。e為基本電荷，u為遷移率。n0 及ni,c (x)為初始自由載子濃度、及距離x下之注入電子中與傳導相關之電子之濃度。又，(7)式係泊松方程式，其含義為，對應於所注入之總電子量，電場E藉由於位置x處注入之自由載子及被捕獲之載子而連續變化。(8)、(9)係邊界條件，L為半導體層之膜厚，Ea為X＝0～x時之最大電場強度。(10)式表示假定有指數函數型阱之情形時之、位置x處之注入電子中被捕獲之電子之濃度。Nt 為傳導度端至費米能階所存在之阱能階濃度，Nc 為有效狀態密度。Tt 為特性溫度，n(x)為位置x處之自由載子濃度。 於(6)～(10)式中，將n0 、Tt 、Nt 設為參數，介電率ε、遷移率u、有效狀態密度Nc 使用藉由另行測定而求出之值，溫度及膜厚已知。藉此，可求出不存在肖特基能障之情形時之I-Vsemi 特性、即由半導體引起之可變電阻值R(Vsemi )。此處，施加電壓V可視為V＝Vshottky ＋Vsemi ，因此將(1)式之V－IR項設定為V－Vsemi ，利用相對於自模擬求出之I之Vsemi 關係。具體而言，可相對於自實驗求出之I-V特性，將Vsemi 導入(1)式，將 bo 、n進一步設為擬合參數，藉由數值模擬，同時求出n0 、Tt 、Nt 、 bo 、n。藉此，可求出 bo 、n。 本發明之構造物為了降低與基板或電流擷取電極之接觸電阻、或提高密接性，可於貴金屬氧化物層之與金屬氧化物半導體層相反之側，包含由1種以上組成不同之金屬或金屬氧化物構成之層。 本發明之構造物亦可於與貴金屬氧化物層鄰接且與金屬氧化物半導體層相反之側，進而包含貴金屬層。藉此，可防止貴金屬氧化物層之還原。 作為貴金屬層之金屬元素，例如可列舉Pd、Mo、Pt、Ir、Ru、Au、Ag、Ni、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh、Co或該等中之兩者以上之合金。既可將1種單獨使用，亦可將2種以上組合使用。 又，作為貴金屬層之金屬元素，較佳為使用與貴金屬氧化物層之金屬元素相同之金屬元素。作為貴金屬層與貴金屬氧化物層之組合(貴金屬層/貴金屬氧化物層)，例如可列舉Pd/PdO、Pt/PtO、Ir/IrO、Ru/RuO等。藉由使用相同金屬元素之組合，可使貴金屬氧化物層與貴金屬層之界面難以產生接觸電阻，從而形成低電阻性優異之肖特基接合。 貴金屬層之膜厚通常為1 nm～1 μm，較佳為10 nm～500 nm，更佳為20 nm～200 nm，特佳為25 nm～100 nm。於為上述範圍之情形時，因與貴金屬氧化物層之鄰接，從而可抑制因來自與金屬氧化物半導體層相反之側之影響而發生還原，且可提高貴金屬氧化物層之平坦性。 本發明之構造物亦可於與貴金屬層鄰接且與貴金屬氧化物層相反之側，進而包含低電阻賤金屬層。 藉此，可防止基板與貴金屬氧化物層之相互作用，從而降低接觸電阻。又，可改善貴金屬氧化物層與基板之密接性，從而提高貴金屬氧化物層之表面平滑性。 作為低電阻賤金屬層之金屬元素，可列舉Ti、Mo、Ag、In、Al、W、Co及Ni、該等中之兩者以上之合金、或該等中之兩者以上之矽化物等。較佳為於與含Si基板組合時形成低電阻之矽化物的Ti、Mo、Ag、In或Al，更佳為於與低電阻且貴金屬氧化物組合時形成良好之肖特基接觸的Ti或Mo。 低電阻賤金屬層之厚度通常為1 nm～1 μm，較佳為2 nm～100 nm，更佳為5 nm～50 nm。於為上述範圍之情形時，具有充足之密接性，有電阻之增加減少之傾向。 本發明之構造物亦可進而具有歐姆電極層。較佳為歐姆電極層與貴金屬氧化物層不接觸。 藉此，可控制整流特性及空乏區域之厚度。 歐姆電極層較佳為1層或2層以上。亦可為3層以上、或4層以上。通常為5層以下。 歐姆電極層之材料只要可與金屬氧化物半導體層實現良好之歐姆連接便不特別限定，較佳為選自由Ti、Mo、Ag、In、Al、W、Co及Ni所組成之群中之1種以上金屬元素(包括合金)或該等中之1種以上金屬元素之化合物(氧化物等)，更佳為選自由Mo、Ti、Au、Ag、In及Al所組成之群中之1種以上金屬元素(包括合金)或其化合物。 又，可將歐姆電極層構成為2層以上。例如，可於與金屬氧化物半導體層相接之層使用Mo電極層，進而較厚地積層低電阻金屬即Au或Al等之金屬層，並將該層作為導線接合之基礎。藉由使用歐姆電極層，可無電力損耗地擷取電流。 歐姆電極層之膜厚通常為1 nm～5 μm。較佳為5～1000 nm，更佳為10～500 nm。 於歐姆電極層為2層以上之情形時，可為各層之膜厚處於上述範圍內，亦可為2層以上之層之所有層之合計膜厚處於上述範圍內。 本發明之構造物亦可於貴金屬氧化物層之與金屬氧化物半導體層相反之側，進而包含基板(支持基板)。 作為基板，不特別限定，可使用公知物，可列舉導電性基板、半導體基板、絕緣性基板等。 絕緣性基板中，亦可為具有壓電特性或能加以光學應用之基板。又，亦可使用於基板上具有電路、多層構造之基板。例如亦可使用具有電子電路之電氣機器、車輛或動力機構作為基板。 作為導電性基板，可使用對半導體基板施以高濃度摻雜處理而成之單晶矽基板、多晶矽基板、結晶矽基板等、或先前公知之表面平滑性優異之基板。 又，亦可使用SiC基板、GaN基板、GaAs基板等。 又，亦可使用Al、Cu、Ni、SUS(不鏽鋼)、Au、Ag、W、Ti等金屬基板。 又，亦可使用於絕緣性基板之表面形成導電層使之具有導電性之基板。 自量產性及成本之觀點而言，作為導電性基板，較佳為矽基板。矽基板可為n型、i型、p型，於縱向流通電流之情形時，較佳為電阻較小之n型或p型。作為摻雜物，可使用先前公知之B、P、Sb等。於特別要將電阻降低之情形時，亦可將As或紅磷作為摻雜物。 半導體基板亦可與貴金屬層或低電阻賤金屬層接觸配置。 半導體基板之材料只要確保表面之平滑性便不特別限定。 作為半導體基板，可使用將載子濃度調整至1×1018 cm-3 以下之Si基板、GaN基板、SiC基板、GaP基板、GaAs基板、ZnO基板、Ga2 O3 基板、GaSb基板、InP基板、InAs基板、InSb基板、ZnS基板、ZnTe基板、金剛石基板等。 半導體基板可為單晶，亦可為多晶。又，進而可為非晶質基板或部分地包含非晶質之基板。亦可使用於導電性基板、半導體基板、絕緣性基板之上利用化學氣相生長(CVD)等方法形成有半導體膜之基板。 絕緣性基板只要為具有絕緣性之基板便無特殊限制，可任意選擇常用者。 例如，可使用石英玻璃、鋇硼矽酸玻璃、鋁硼矽酸鹽玻璃、鋁矽酸鹽玻璃等以熔融法或浮式法製作之無鹼玻璃基板、陶瓷基板、及具有能耐抗本製作步驟之處理溫度的耐熱性之塑料基板(例如聚醯亞胺基板)等。於為塑料基板之情形時，亦可具有柔韌性。 又，作為絕緣性基板，亦可使用介電性基板。作為介電性基板，可列舉鈮酸鋰基板、鉭酸鋰基板、氧化鋅基板、水晶基板、藍寶石基板等。 進而，亦可使用於不鏽鋼合金等金屬基板之表面設置有絕緣膜或介電膜之基板。又，亦可於基板形成絕緣膜作為基底膜。作為基底膜，可使用CVD法或濺鍍法等，形成氧化矽膜、氮化矽膜、氧氮化矽膜、或氮氧化矽膜等之單層或積層。 作為基板，亦可使用於上述導電性基板、半導體基板或絕緣性基板上具有包含複數種材料之任意構造、層構造、電路、配線、電極等的基材。 作為任意構造之材料，例如可列舉形成大規模積體電路(LSI)上之後端跨線(back end over line)之金屬、層間絕緣膜等各種金屬或絕緣物之複合材料。 作為層構造之層，並不特別限定，可使用電極層、絕緣層、半導體層、介電體層、保護膜層、應力緩衝層、遮光層、電子/電洞注入層、電子/電洞輸送層、發光層、電子/電洞阻擋層、結晶生長層、密接性提高層、記憶體層液晶層、電容器層、蓄電層等公知之層。 作為電極層，一般可列舉Al層、Si層、Sc層、Ti層、V層、Cr層、Ni層、Cu層、Zn層、Ga層、Ge層、Y層、Zr層、Nb層、Mo層、Tc層、Ru層、Rh層、Pd層、Ag層、Cd層、In層、Sn層、Sb層、Te層、Hf層、Ta層、W層、Re層、Os層、Ir層、Pt層、Au層、含有1種以上該等層之金屬之合金層、及氧化物電極層等。亦可將氧化物半導體或Si等半導體之載子濃度增加而用於電極層。 作為絕緣層，一般可列舉含有選自由Al、Si、Sc、Ti、V、Cr、Ni、Cu、Zn、Ga、Ge、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Hf、Ta、W、Re、Os、Ir、Pt及Au所組成之群中之1種以上金屬的氧化物絕緣膜、氮化膜等。 作為半導體層，可不拘於單晶、多晶、非晶之結晶狀態而廣泛列舉Si層、GaN層、SiC層、GaP層、GaAs層、GaSb層、InP層、InAs層、InSb層、ZnS層、ZnTe層、金剛石層、Ga2 O3 、ZnO、InGaZnO等氧化物半導體層、稠五苯等有機半導體層等。 作為介電體層，可列舉鈮酸鋰層、鉭酸鋰層、氧化鋅層、水晶基板層、藍寶石層、BaTiO3 層、Pb(Zr,Ti)O3 (PZT)層、(Pb,La)(Zr,Ti)O3 (PLZT)層、Pb(Zr,Ti,Nb)O3 (PZTN)層、Pb(Ni,Nb)O3 -PbTiO3 (PNN-PT)層、Pb(Ni,Nb)O3 -PbZnO3 (PNN-PZ)層、Pb(Mg,Nb)O3 -PbTiO3 (PMN-PT)層、SrBi2 Ta2 O9 (SBT)層、(K,Na)TaO3 層、(K,Na)NbO3 層、BiFeO3 層、Bi(Nd,La)TiOx 層(x＝2.5～3.0)、HfSiO(N)層、HfO2 -Al2 O3 層、La2 O3 層、La2 O3 -Al2 O3 層等。 作為保護膜層之膜，可列舉無論是無機物還是有機物均絕緣性優異且水等之透過性較低之膜。作為保護膜層，例如可列舉SiO2 層、SiNx 層(x＝1.20～1.33)、SiON層、Al2 O3 層等。 作為應力緩衝層，可列舉AlGaN層等。 作為遮光層，例如可列舉含有金屬、金屬-有機物等之黑矩陣層、彩色濾光片層。 作為電子/電洞注入層，可列舉氧化物半導體層、有機半導體層等。 作為電子/電洞輸送層，可列舉氧化物半導體層、有機半導體層等。 作為發光層，可列舉無機半導體層、有機半導體層等。 作為電子/電洞阻擋層，可列舉氧化物半導體層等。 作為基材，可列舉發電器件、發光器件、感測器、電力轉換器件、運算器件、保護器件、光電子器件、顯示器、記憶體、具有後端跨線之半導體器件、蓄電器件等。 層構造之層既可為單層，亦可為兩層以上。 本發明之構造物之施加逆向電壓時之耐壓較佳為0.5 MV/cm以上，更佳為0.6～5.0 MV/cm。藉此，易於設計出高耐壓之器件。 又，耐壓不均較佳為0.1 MV/cm以下。 例如，耐壓可藉由測定施加逆向電壓時之崩潰電壓，然後以金屬氧化物半導體層之膜厚除以崩潰電壓而算出。耐壓不均設定為例如同一製程同一基板上測定之50個以上元件之耐壓之標準偏差值。 於本發明之構造物中，施加0.2 MV/cm逆向偏壓時電流密度較佳為1×10-6 A/cm2 以下，更佳為1×10-7 ～1×10-13 A/cm2 。藉此，易於設計出低漏電且低雜訊之器件。 於本發明之構造物中，順向偏壓為5 V以下時，電流密度較佳為達到1000 A/cm2 ，更佳為達到5000～100000 A/cm2 。藉此，易於設計出低電阻之器件。 各層之成膜方法並不特別限定，可使用熱CVD法、觸媒化學(CAT)-CVD法、光CVD法、噴霧CVD法、有機金屬(MO)-CVD法、電漿CVD法等CVD法、MBE、原子層沈積裝置(ALD)等原子等級控制之成膜方法、離子鍍覆、離子束濺鍍、磁控濺鍍、直流(DC)濺鍍、脈衝濺鍍等物理氣相生長(PVD)法、刮刀法、射出法、擠出法、熱間加壓法、溶膠凝膠法、霧劑沈積法等使用先前公知之陶瓷步驟之方法、塗佈法、旋塗法、印刷法、噴霧法、電沈積法、鍍敷法、微胞電解法等濕式法等。 作為貴金屬氧化物層之成膜方法，並不特別限定，可較佳地使用於含氧環境下進行所需金屬靶之反應性濺鍍之方法。 金屬氧化物半導體層之成膜方法並不特別限定，較佳為濺鍍。 金屬氧化物半導體層之成膜(導入)氣體較佳為選擇稀有氣體、氧、氫及水中之至少1種以上。作為稀有氣體，可列舉Ar、He等。 較佳為於導入有氫或水之環境下成膜金屬氧化物半導體層。藉此，可使金屬氧化物半導體層成為無規配向。 作為貴金屬氧化物層之成膜環境，較佳為導入氣體流量之50%以上(更佳為70～100%)係氧。藉此，可形成穩定之貴金屬氧化物層，從而可提高肖特基能障之穩定性。 濺鍍靶與基板之距離(TS間隔)較佳為10 mm～200 mm。於未達10 mm之情形時，有無法放電之虞。於超過200 mm之情形時，半導體之膜質變得稀疏，而有成為特性溫度較大之膜之虞。 較佳為於貴金屬氧化物層及金屬氧化物半導體層之成膜後進行退火。退火溫度較佳為220～500℃，更佳為250～450℃。藉此，可提高由金屬氧化物半導體層引起之可靠性及穩定性。 較佳為藉由濺鍍連續地成膜貴金屬氧化物層及金屬氧化物半導體層，或使貴金屬氧化物層之成膜與金屬氧化物半導體層之成膜之間為真空或惰性環境。 藉此，可於確保界面潔淨度之狀態下製作構造體。 作為惰性環境，可列舉Ar、N2 等環境。真空較佳為以大氣壓作基準成為1/100氣壓以下，更佳為具有濺鍍室之背壓程度之壓力。亦可於不使貴金屬氧化物層與金屬氧化物半導體層之界面之碳濃度上升之範圍內，使製程中途包含電漿處理等。 藉此，可形成穩定之肖特基界面。 圖1中示出模式性表示本發明之構造物之一實施形態之剖視圖。 圖1中，於構造物1中，基板10之上依序積層有低電阻賤金屬層20、貴金屬層30、貴金屬氧化物層40、金屬氧化物半導體層50、第1歐姆電極層60及第2歐姆電極層61。 第1歐姆電極層60及第2歐姆電極層61亦可延長以便能於橫向引出。 於基板10為絕緣性基板或半導體基板之情形時，低電阻賤金屬層20及貴金屬層30亦可延長以便能於橫向引出。於基板10為導電性基板之情形時，亦可於背面具有擷取電極層。擷取電極層可為1層，亦可為2層以上。自導電性之觀點而言，基板10之背面之擷取電極較理想為金屬。 又，亦可具有將各層間電性絕緣之層間絕緣膜。根據層間絕緣膜之形成方法，各層亦可於橫向具有階差。亦可為各層間之一部分短路，剩餘部分藉由層間絕緣膜而絕緣。 第1歐姆電極層60與金屬氧化物半導體層50相接之區域較佳為不到達金屬氧化物半導體層50之端部。進而，第1歐姆電極層60與金屬氧化物半導體層50相接之區域較佳為，不到達金屬氧化物半導體層50之端部，且於自與積層面垂直之方向觀察之情形時，第1歐姆電極層60與金屬氧化物半導體層50相接之區域之端部相較貴金屬氧化物層40與金屬氧化物半導體層50相接之區域之端部，存在於更內側。若為上述配置，則可進一步抑制漏電流。 圖2～9中示出模式性表示本發明之構造物之其他實施形態之圖。 圖2中，於構造物2中，導電性基板11之上依序積層有低電阻賤金屬層20、貴金屬層30、貴金屬氧化物層40、金屬氧化物半導體層50、第1歐姆電極層60及第2歐姆電極層61。 第1歐姆電極層60及第2歐姆電極層61亦可延長以便能於橫向引出。 圖3中，於構造物3中，導電性基板11之上依序積層有低電阻賤金屬層20、貴金屬層30、貴金屬氧化物層40、第1金屬氧化物半導體層51、第2金屬氧化物半導體層52、第1歐姆電極層60及第2歐姆電極層61。 第1歐姆電極層60及第2歐姆電極層61亦可延長以便能於橫向引出。 圖4中，於構造物4中，導電性基板11之上依序積層有第1歐姆電極層(接合層)62、第2歐姆電極層(接觸金屬層)63、金屬氧化物半導體層50、貴金屬氧化物層40、貴金屬層30、低電阻賤金屬層20及上覆金屬70。 低電阻賤金屬層20及上覆金屬70亦可延長以便能於橫向引出。 圖5中，於構造物5中，導電性基板11之上依序積層有第1歐姆電極層(接合層)62、第2歐姆電極層(接觸金屬層)63、金屬氧化物半導體層50、貴金屬氧化物層40、貴金屬層30、低電阻賤金屬層20及上覆金屬70。再者，藉由層間絕緣膜80填埋導電性基板11與金屬氧化物半導體層50之間之無第1歐姆電極層(接合層)62及第2歐姆電極層(接觸金屬層)63的部分，第2歐姆電極層63與金屬氧化物半導體層50相接之區域不到達金屬氧化物半導體層50之端部，且於自與積層面垂直之方向觀察之情形時，相較貴金屬氧化物層40與金屬氧化物半導體層50相接之區域之端部，第2歐姆電極層63與金屬氧化物半導體層50相接之區域之端部存在於更內側。 低電阻賤金屬層20及上覆金屬70亦可延長以便能於橫向引出。 圖6中，於構造物6中，玻璃基板12之上依序積層有低電阻賤金屬層20、貴金屬層30、貴金屬氧化物層40、金屬氧化物半導體層50、第1歐姆電極層60及第2歐姆電極層61。 第1歐姆電極層60及第2歐姆電極層61亦可延長以便能於橫向引出。 圖7中，於構造物7中，玻璃基板12之上依序積層有低電阻賤金屬層20、貴金屬層30、貴金屬氧化物層40、第1金屬氧化物半導體層51、第2金屬氧化物半導體層52、第1歐姆電極層60及第2歐姆電極層61。 第1歐姆電極層60及第2歐姆電極層61亦可延長以便能於橫向引出。 圖8中，於構造物8中，玻璃基板12之上依序積層有第1歐姆電極層(接合層)62、第2歐姆電極層(接觸金屬層)63、金屬氧化物半導體層50、貴金屬氧化物層40、貴金屬層30、低電阻賤金屬層20及上覆金屬70。 低電阻賤金屬層20及上覆金屬70亦可延長以便能於橫向引出。 圖9中，於構造物9中，玻璃基板12之上積層有金屬氧化物半導體層50，金屬氧化物半導體層50上隔開間隔而配置有貴金屬氧化物層40及歐姆電極層64。 又，圖10A、圖10C及圖10E係模式性表示本發明之構造物之其他實施形態之剖視圖，圖10B、圖10D及圖10F係模式性表示本發明之構造物之其他實施形態之俯視圖。 圖10A係模式性表示本發明之構造物之其他實施形態之剖視圖，圖10B係將基板及聚醯亞胺除去後之圖10A之俯視圖。 圖10A中，於構造物101中，玻璃基板12之上依序積層有低電阻賤金屬層20、貴金屬層30、貴金屬氧化物層40、金屬氧化物半導體層50，形成聚醯亞胺81之後，將聚醯亞胺81開口，進而，依序積層有第1歐姆電極層60及第2歐姆電極層61。 圖10B係圖10A之將玻璃基板12及聚醯亞胺81除去後之俯視圖，圖10B之虛線部分之剖視圖為圖10A。 圖10C係模式性表示本發明之構造物之其他實施形態之剖視圖，圖10D係將基板及聚醯亞胺除去後之圖10C之俯視圖。 圖10C中，於構造物102中，玻璃基板12之上依序積層有低電阻賤金屬層20、貴金屬層30、貴金屬氧化物層40、金屬氧化物半導體層50，形成聚醯亞胺81之後，將聚醯亞胺81開口，進而，依序積層有第1歐姆電極層60及第2歐姆電極層61。 圖10D係圖10C之將玻璃基板12及聚醯亞胺81除去後之俯視圖，圖10D之虛線部分之剖視圖為圖10D。 圖10E係模式性表示本發明之構造物之其他實施形態之剖視圖，圖10F係將基板及聚醯亞胺除去後之圖10E之俯視圖。 圖10E中，於構造物103中，玻璃基板12之上依序積層有低電阻賤金屬層20、貴金屬層30、貴金屬氧化物層40、金屬氧化物半導體層50，形成聚醯亞胺81之後，將聚醯亞胺81開口，進而，依序積層有第1歐姆電極層60及第2歐姆電極層61。 圖10F係圖10E之將玻璃基板12及聚醯亞胺81除去後之俯視圖，圖10F之虛線部分之剖視圖為圖10E。 亦可將圖1至圖10之元件多層地連結而使用。亦可形成為如下電路設計，即，於基板面內上準備複數種2個以上相同元件，將一貴金屬氧化物層電性串聯連接於另一歐姆電極，而對各元件分配施加電壓。又，亦可利用將一歐姆電極連接於另一歐姆電極之電路構成。此外，亦可形成為將一貴金屬氧化物層電性連接於另一貴金屬氧化物層之電路構成。亦可將元件及如上所述之電路構成複數層地並聯連接而使用。藉由將該等元件之連接組合，可進行施加電壓時之上升電壓之調整或耐壓調整及波形分離等。 本發明之構造物可用於功率半導體元件、(整流)二極體元件、肖特基能障二極體元件、靜電放電(ESD)保護二極體、暫態電壓保護(TVS)保護二極體、發光二極體、金屬半導體場效電晶體(MESFET)、接合型場效電晶體(JFET)、金屬氧化膜半導體場效電晶體(MOSFET)、肖特基源極/汲極MOSFET、雪崩倍增型光電轉換元件、固體攝像元件、太陽電池元件、光感測器元件、觸控感測器元件、顯示元件、電阻變化記憶體、保護元件、電力轉換元件、運算元件等半導體元件。尤其是為了可無電力損耗地擷取電流，亦適於功率用途。半導體元件可用於肖特基能障二極體、接面電晶體(JFET)、場效電晶體。使用該元件、肖特基能障二極體、接面電晶體之電子電路可用於電氣機器、電子機器、車輛、動力機構等。 本發明之構造物亦可與於支持基板上具有電路、多層構造者組合。於該情形時，可作為發電器件、發光器件、感測器、電力轉換器件、運算器件、保護器件、光電子、顯示器及記憶體之一部分或其組合而利用。 作為於基板上具有電路、多層構造者，可列舉於Si基板上具有多層配線之後端跨線構造、電阻變化記憶體、邏輯IC(Integrated Iircuit，積體電路)等。又，亦可與形成於介電體基板上之高頻器件組合。 [實施例] 實施例1 將電阻率1 mΩ・cm之n型Si基板(直徑4英吋，摻雜有P)安裝於濺鍍裝置CS-200(ULVAC股份有限公司製造)，並將環境設定為真空。成膜15 nm之Ti作為低電阻賤金屬層。成膜條件設定為DC300W、Ar環境下且0.5 Pa、100秒鐘。 繼而，成膜50 nm之Pd作為貴金屬層。成膜條件設定為DC300W、Ar環境下且0.5 Pa、60秒鐘。 其次，成膜40 nm之PdO作為貴金屬氧化物層。成膜條件設定為DC300W、O2 環境下且0.5 Pa(導入氣體流量中，100%為氧)、270秒鐘。 成膜200 nm之金屬氧化物半導體InGaZnO(1：1：1)作為金屬氧化物半導體層。成膜條件設定為DC300W、Ar 99%、H2 O 1%之混合氣體環境下且0.5 Pa、780秒鐘。 自低電阻賤金屬層至金屬氧化物半導體層之成膜係使用安設於CS-200之3種4英吋靶，於安裝n型Si基板並將環境設定為真空後，不取出基板地進行連貫成膜。 成膜後，取出該基板，藉由電爐以空氣中300℃之條件進行1小時退火。將該基板再次與區域遮罩(直徑500 μm成膜用)一併安設於CS-200之後，積層成膜150 nm之Mo作為第1歐姆電極層，積層成膜500 nm之Au作為第2歐姆電極層(將第1歐姆電極層及第2歐姆電極層統稱為歐姆電極層)，而獲得元件(構造物)。成膜條件設定為DC100W、Ar環境下且0.5 Pa。 再者，於背面成膜100 nm之Ti作為測定用之擷取電極。成膜條件設定為使用CS-200，DC300W、Ar環境下且0.5 Pa、700秒鐘。 再者，所獲得之元件為圖1所示之構造。 各層之膜厚係藉由剖面TEM進行測定。圖11之「200 nm」表示實施例1之元件之剖面TEM。圖11之「100 nm」、「500 nm」及「1000 nm」為下述實施例2～4之剖面TEM。圖11之虛線部為實施例1(金屬氧化物半導體層為200 nm之情形時)之歐姆電極層與金屬氧化物半導體層之界面之放大圖、及貴金屬氧化物層與金屬氧化物半導體層之界面之放大圖。 於剖面TEM測定時，確認貴金屬氧化物層之平均結晶粒徑為貴金屬氧化物層之膜厚以下。圖12及13中示出實施例1之元件之剖面TEM之放大圖。 對於所獲得之元件，使用E4980(Keysight Technologie公司製造)，進行CV(電容-電壓)測定，求出空乏區域之厚度。測定頻率係使用1 kHz，AC振幅設定為0.03 V。 圖14中示出實施例1及下述實施例2～4之元件之CV測定結果。 圖14中，以○表示之曲線圖中最下方之曲線圖係實施例2之元件之CV測定結果，自下而上依序為實施例1之元件之CV測定結果、實施例3之元件之CV測定結果，最上方之曲線圖係實施例4之元件之CV測定結果。 於實施例1中，空乏區域之厚度為210 nm。 虛線表示與自下述圖15及其溫度依存性結果取得之Vshottky 對應之空乏區域之厚度之變化。以J. Appl. Phys. 104, 123706, 2008為參考，藉由假定存在初始自由載子濃度且介置有指數函數型阱之SCLC模型按照模擬進行解析。 此處，由施加逆向電壓時之最小電容值Cmin ，使用C/A＝ε×ε0 /d之關係式，求出空乏區域之厚度d(nm)。 C為電容值(F)，A為電極之實效面積(cm2 )，ε為金屬氧化物半導體之比介電率(於InGaZnO(1：1：1)之情形時，為16)。比介電率係由已知膜厚之取樣之CV測定之膜厚依存性結果而求出。 ε0 為真空之介電率(8.854×10-14 F/cm)。 此處，電極之實效面積A表示於自與元件之積層面垂直之方向觀察之情形時，貴金屬氧化物層、金屬氧化物半導體層及歐姆電極層重疊之部分之面積。將直徑500 μm之歐姆電極層之面積設為A。 對於所獲得之元件，藉由SIMS使用ADEPT1010(ULVAC-PHI股份有限公司製造)測定貴金屬氧化物層與金屬氧化物半導體層之肖特基界面處之碳濃度。 測定係選擇C(碳，質量數12)作為目標元素，於一次離子種為Cs+ 、一次離子之加速能為3 keV、二次離子極性為Negative(負)之條件下進行。再者，不進行帶電補償，將質量分解能設定為Normal(普通)。 碳濃度係使用氧化銦-氧化錫(ITO)標準薄膜試料中之強度與碳濃度之比進行定量。 將肖特基界面設定為金屬氧化物半導體層之GaO之強度值之深度分佈與貴金屬氧化物層之PdO之強度值之深度分佈相交之處，將其±20 nm範圍內存在之C光譜(C之深度分佈)之最大值作為肖特基界面處之碳濃度。將結果示於表1中。 使用半導體分析儀B1500(Keysight Technologie公司製造)(藉由阿托感測器單元((Atto Sense Unit，ASU)測定微小電流)進行順向電流測定，而求出肖特基障壁高度及二極體理想係數。 除室溫(25℃)下之測定以外，進而使用調溫夾頭PA200(Cascade Microtech公司製造)實施溫度依存性測定。 於實施例1中，使用自Cheung曲線算出之I0 及有效質量0.3求出室溫下之肖特基障壁高度，結果為1.2 eV。 又，根據溫度依存性實施安德遜曲線，求出肖特基障壁高度及理查遜常數，結果分別為1.24 eV、42 Acm-2 K-2 。二極體理想係數為1.2。 作為肖特基障壁高度，將自Cheung曲線算出之值示於表1中。 圖15中示出實施例1及下述實施例2～4之I-V特性評價結果(半對數曲線)，圖16中示出實施例1及下述實施例2～4之I-V順向特性評價結果(線性標度尺)，圖17中示出實施例1之I-V順向溫度依存性評價結果(半對數曲線)，圖18中示出實施例1及下述實施例2～4之微分電阻評價結果(半對數曲線)，圖19中示出實施例1中之I-V順向特性評價結果(半對數曲線)及冪指數之電壓依存性(插入圖)(○係實驗值，虛線係模擬結果)，圖20中示出圖17之實驗值及模擬對比。 於圖15、16及18中，將實施例1～4之結果分別記為「200 nm」、「100 nm」、「500 nm」及「1000 nm」。 圖17中，最下方之曲線圖係298K之曲線圖，自下而上依序為308K之曲線圖、318K之曲線圖、323K之曲線圖、328K之曲線圖、333K之曲線圖、338K之曲線圖，最上方之曲線圖係343K之曲線圖。 圖20中，○表示實驗值，虛線表示模擬結果，最下方之曲線圖係298K之實驗值及模擬結果，自下往上數第二個曲線圖係323K之實驗值及模擬結果，最上方之曲線圖係343K之實驗值及模擬結果。 圖21係實施例1中之I-V順向特性評價結果(半對數曲線)，且為表示測定電流值時之施加電壓之分壓關係之圖。自模擬結果可知，如圖示之等效電路般，對肖特基界面分配電壓Vdiode ，對金屬氧化物半導體層分配電壓VSCLC 。由圖21可知對二極體施加之電壓值之詳情，因此可求出二極體理想係數、肖特基障壁高度之更詳細之值。 於石英基板上，與上述元件之金屬氧化物半導體層同樣地，成膜金屬氧化物半導體層，並同樣地進行成膜後之退火，從而獲得帶有金屬氧化物半導體層之石英基板。 對於所獲得之與實施例1相關之帶有金屬氧化物半導體層之石英基板及與下述實施例2～4相關之帶有金屬氧化物半導體層之石英基板，使用UV-VIS裝置V-370(日本分光股份有限公司製造)測定透過光譜，並製作圖22所示之將橫軸設定為hv且將縱軸設定為(αhv)1/2 而繪製之圖。α為吸收係數，h為普朗克常數，v為入射光之振動數。將實施例1～4之結果分別記作「200 nm」、「100 nm」、「500 nm」及「1000 nm」。 描畫曲線圖上所繪製出之曲線，於變曲點之位置劃出切線，將橫軸與切線相交之點設定為帶隙。將結果示於表1中。 於石英基板上，與上述元件之貴金屬氧化物層同樣地，成膜貴金屬氧化物層，從而獲得帶有貴金屬氧化物層之石英基板。 對於所獲得之帶有貴金屬氧化物層之石英基板及上述帶有金屬氧化物半導體層之石英基板，使用全自動水平型多目的X射線繞射(XRD)裝置Smart Lab(Rigaku股份有限公司製造)，測定貴金屬氧化物層及金屬氧化物半導體層之結晶構造。X射線係使用Cu-Kα射線(波長1.5406 Å，藉由石墨單色器加以單色化)。 關於實施例1及下述實施例2～4，圖23中示出帶有金屬氧化物半導體層之石英基板之XRD圖案(將基板資訊差分後之結果)，關於實施例1及下述實施例2～4，圖24中示出帶有金屬氧化物半導體層之石英基板之XRD圖案(進而以金屬氧化物半導體層之膜厚將圖23標準化後之結果)。 圖23中，最下方之曲線圖係關於實施例2之XRD圖案，自下而上依序為關於實施例1之XRD圖案、關於實施例3之XRD圖案，最上方之曲線圖係關於實施例4之XRD圖案。 圖24中，最下方之曲線圖係關於實施例2之XRD圖案，自下而上依序為關於實施例1之XRD圖案、關於實施例3之XRD圖案，最上方之曲線圖係關於實施例4之XRD圖案。 將貴金屬氧化物層及金屬氧化物半導體層之結晶構造之結果示於表1中。 對於上述元件，藉由化學蝕刻而使貴金屬氧化物層露出，並使用斜向入射X射線之XRD(Smart Lab(Rigaku股份有限公司製造))，測定XRD圖案。將XRD圖案示於圖25中。ω為X射線對取樣表面之入射角度，θ為檢測器對取樣表面之角度。 圖25中，最下方之曲線圖係ω＝0.3°之XRD圖案，自下往上數第二個曲線圖係ω＝0.4°之XRD圖案，最上方之曲線圖係ω＝0.5°之XRD圖案。ω＝0.3°之XRD圖案係使X射線對取樣以最淺角度入射時之測定結果，為來自基底之Pd之信號不重疊而僅源自於貴金屬氧化物層之光譜。 又，將JCPDS(85-0624)示於圖26之上段，將JCPDS(89-4897)示於圖26之下段。 由該等結果鑑定出貴金屬氧化物係具有無規配向之多晶PdO構造之PdO。 對於上述元件，使用剖面TEM測定貴金屬氧化物層之界面粗糙度。圖27中示出實施例1之元件之剖面TEM。對圖27所示之區域之3處進行拍攝，追蹤貴金屬氧化物層與金屬氧化物半導體層之界面之凹凸，依據JISB0601-2001中規定之均方根粗糙度(RMS)之計算方法，針對該追蹤之線而求出貴金屬氧化物層之界面之粗糙度。將結果示於表1中。 使用大氣中光電子分光裝置AC-3(理研計器股份有限公司製造)測定貴金屬氧化物層之貴金屬氧化物之功函數。將結果示於表1中。 使用穿透式電子顯微鏡(TEM)測定金屬氧化物半導體層之配向。將結果示於表1中。 金屬氧化物半導體層之載子濃度、遷移率及比電阻、以及貴金屬氧化物層之比電阻係以如下方式進行測定。 對於上述帶有貴金屬氧化物層之石英基板及帶有金屬氧化物半導體層之石英基板，將基板分別切割成1 cm見方，並於4角安裝In電極，在室溫下使用電洞效應測定裝置Resitest8400(日本東陽技術公司製造)，藉由van der pol法，進行金屬氧化物半導體層及貴金屬氧化物層之比電阻測定。又，藉由電洞效應測定，測定金屬氧化物半導體層之載子濃度。使用金屬氧化物半導體層之比電阻值及載子濃度值，算出金屬氧化物半導體層之遷移率。 對於上述元件，使用B1500對微分導通電阻(Ron)進行評價。微分導通電阻設定為對元件施加至5 V時之最小微分電阻(Ron＝ΔV/ΔI)。將結果示於表1中。 又，使用B1500對施加0.2 MV/cm逆向偏壓時之電流密度、及施加0～5 V順向偏壓時之電流密度進行評價。將結果示於表1中。 使用B1500確認出順向偏壓為5 V以下時電流密度達到1000 A/cm2 。 使用B1500對所獲得之元件之施加逆向電壓時之耐壓及耐壓不均進行評價。將結果示於表1中。 圖28係與實施例1及下述實施例2～4之元件(分別記作「200 nm」、「100 nm」、「500 nm」及「1000 nm」)對應之耐壓之評價結果。棒形圖之高度係對50個以上元件進行測定所得之平均耐壓值。誤差杠表示標準偏差，綠色星標表示最大耐壓。圖29係與圖28對應之實際絕緣破壞電壓值之柱狀圖，圖30係以膜厚將圖29標準化後之耐壓之柱狀圖。由本結果獲得表1之耐壓、耐壓不均。 圖29中，左上為實施例2之絕緣破壞電壓值之柱狀圖，右上為實施例1之絕緣破壞電壓值之柱狀圖，左下為實施例3之絕緣破壞電壓值之柱狀圖，右下為實施例4之絕緣破壞電壓值之柱狀圖。 圖30中，左上為實施例2之耐壓之柱狀圖，右上為實施例1之耐壓之柱狀圖，左下為實施例3之耐壓之柱狀圖，右下為實施例4之耐壓之柱狀圖。 實施例2～47及比較例1～14 設定為表1～13所示之條件，與實施例1同樣地製作元件，並進行評價。將結果示於表1～13中。 表中，InGaO(1：1)表示金屬氧化物半導體之金屬元素之比即In：Ga為1：1。 又，若表中對某層未記載膜厚，則表示未積層該層。 表中，關於金屬氧化物半導體，「Ga2 O3 /InGaZnO(1：1：1)」表示積層成膜有Ga2 O3 作為第1金屬氧化物半導體層，且積層成膜有InGaZnO(1：1：1)作為第2金屬氧化物半導體層。未記載積層成膜有金屬氧化物半導體層之情形時之、金屬氧化物半導體層之結晶構造、配向載子濃度、遷移率、比電阻、帶隙。 表中，支持基板之鋁係電阻率未達0.01 mΩ・cm之鋁基板(直徑4英吋)，多晶矽係電阻率為10 mΩ・cm之多晶矽基板(直徑4英吋)，無鹼玻璃係電阻率為∞ mΩ・cm之EagleXG基板(直徑4英吋)(Corning公司製造)，聚醯亞胺係電阻率為∞ mΩ・cm之聚醯亞胺基板(直徑4英吋)。 又，金屬氧化物半導體Ga2 O3 之比介電率為14，InGaZnO(5：3：2)之比介電率為19，InGaZnO(5：1：4)之比介電率為20，InSnZnO(25：15：60)之比介電率為21，InSnZnO(48.5：15：36.5)之比介電率為25，InGaO(1：1)之比介電率為17，InGaO(93：7)之比介電率為12。無一例外地，比介電率係根據已知膜厚之取樣之CV測定之膜厚依存性結果而求出。 對於實施例2～47之元件，進行各層之膜厚測定時，確認出貴金屬氧化物層之平均結晶粒徑為貴金屬氧化物層之膜厚以下。 圖31中示出實施例5～7之元件之I-V特性評價結果(半對數曲線)及剖視圖。圖32中示出實施例5～7之元件之微分電阻-電壓(半對數曲線)。 於圖31中，「Ga2 O3 200 nm」表示實施例5(43.0 V，2.15 MV/cm)，「Ga2 O3 /IGZO 50/300 nm」表示實施例6(63.0 V，1.80 MV/cm)，「Ga2 O3 /IGZO 50/500 nm」表示實施例7(97.5 V，1.77 MV/cm)。 於圖32中，「Ga2 O3 200 nm」表示實施例5，「Ga2 O3 /IGZO 50/300 nm」表示實施例6，「Ga2 O3 /IGZO 50/500 nm」表示實施例7。 圖33中示出實施例1、8、10及22以及比較例2～3之元件之I-V特性評價結果(半對數曲線)。 圖33中，「PdO(40)Pd(50)Ti(15)」表示實施例1，(PdO(15)Pd(50)Ti(15)表示實施例8，「PdO(50)Ti(15)」表示實施例10，「PdO(40)」表示實施例22，「Ti(15)」表示比較例2，「Pd(10)Ti(15)」表示比較例3。 圖34中示出實施例1～7之元件之導通電阻與耐壓之關係。可知實施例6及7之元件達成了單晶矽極限。 「IGZO 100 nm」表示實施例2，「IGZO 200 nm」表示實施例1，「IGZO 500 nm」表示實施例3，「IGZO 1000 nm」表示實施例4，「Ga2 O3 200 nm」表示實施例5，「Ga2 O3 /IGZO 50/300 nm」表示實施例6，「Ga2 O3 /IGZO 50/500 nm」表示實施例7。 [表1] [表2] [表3] [表4] [表5] [表6] [表7] [表8] [表9] [表10] [表11] [表12] [表13] 實施例48 將電阻率1 mΩ・cm之n型Si基板(直徑4英吋，摻雜有P)安裝於CS-200，並將環境設定為真空。再者，於背面成膜100 nm之Ti作為測定用之擷取電極。成膜條件設定為使用CS-200、DC300W，Ar環境下且0.5 Pa、700秒鐘。 成膜15 nm之Mo作為歐姆電極層。成膜條件設定為DC100W、Ar環境下且0.5 Pa。 繼而，成膜200 nm之金屬氧化物半導體InGaZnO(1：1：1)作為金屬氧化物半導體層。成膜條件設定為DC300W、Ar 99%、H2 O 1%之混合氣體環境下且0.5 Pa、780秒鐘。 自歐姆電極層至金屬氧化物半導體之成膜係使用安設於CS-200之4英吋靶，於安裝n型Si基板並將環境設定為真空後，不取出基板地進行連貫成膜。 其次，使用金屬遮罩，以按直徑500 μm之電極尺寸進行圖案化之方式，於安裝基板並將環境設定為真空後，不取出基板地連貫成膜貴金屬氧化物層、貴金屬層、低電阻賤金屬層。 成膜40 nm之PdO作為貴金屬氧化物層。成膜條件設定為DC300W、O2 環境下且0.5 Pa、270秒鐘。 繼而，成膜50 nm之Pd作為貴金屬層。成膜條件設定為DC300W、Ar環境下且0.5 Pa、60秒鐘。 成膜1000 nm之Al作為低電阻賤金屬層。成膜條件設定為DC300W、Ar環境下且0.5 Pa、6000秒鐘。 成膜後，取出該基板，藉由電爐以空氣中300℃之條件進行1小時退火，而獲得元件(構造物)。 對於所獲得之元件，與實施例1同樣地進行評價。將結果示於表14中。 實施例49～51 設定為表14所示之條件，與實施例48同樣地製作元件，並進行評價。將結果示於表14中。 若表中對某層未記載膜厚，則表示未積層該層。 表中，關於歐姆電極層之電極構成，「In/Mo」表示積層成膜有Mo作為第1歐姆電極層，且積層成膜有In作為第2歐姆電極層。成膜條件設定為對於In及Mo均係DC100W、Ar環境下且0.5 Pa。將In設定為上層，並使之與金屬氧化物半導體接觸。 表中，無鹼玻璃係電阻率為∞ mΩ・cm之EagleXG基板(直徑4英吋)(Corning公司製造)。 對於實施例48～51之元件，藉由剖面TEM進行各層之膜厚測定時，確認出貴金屬氧化物層之平均結晶粒徑為貴金屬氧化物層之膜厚以下。 又，CV測定中之電極之實效面積A(cm2 )表示於自與元件之積層面垂直之方向觀察之情形時，貴金屬氧化物層、金屬氧化物半導體層及歐姆電極層重疊之部分之面積。將直徑500 μm之貴金屬氧化物層之面積設為A。 [表14] 實施例52 於玻璃基板上(4英吋EagleXG基板)使用光罩而製作元件。各層之成膜條件與實施例1相同。 首先，於玻璃基板之一面，濺鍍150 nm之Mo作為低電阻賤金屬層，濺鍍50 nm之Pd作為貴金屬層。其次，使用光罩1，將Mo/Pd之積層膜圖案化。於使用AZ1500(AZ Electronic Materials公司製造)作為光阻劑，且隔著光罩1進行曝光後，藉由氫氧化四甲基銨(TMAH)進行顯影，利用AURUM-302(關東化學製造)將Pd第一圖案化，於Mo露出之處，利用PAN(磷酸-乙酸-硝酸之混合酸)蝕刻劑將Mo第二圖案化，而形成下層電極。 繼而，使用影像反轉阻劑AZ5214(AZ Electronic Materials公司製造)及光罩2，藉由剝離製程，將PdO圖案化而作為貴金屬氧化物層，將InGaZnO(1：1：1)圖案化而作為金屬氧化物半導體層。隔著光罩2將AZ5214曝光，於反轉烘烤步驟後進行整面曝光，並利用TMAH實施顯影。對圖案化後之帶有阻劑之基板，連貫地成膜40 nm之PdO及200 nm之InGaZnO(1：1：1)。其後，藉由於丙酮中進行剝離，將PdO圖案化而作為貴金屬氧化物層，將InGaZnO(1：1：1)圖案化而作為金屬氧化物半導體層。 其次，使用熱硬化非感光性聚醯亞胺及光罩3將層間絕緣膜圖案化。 首先，藉由旋塗於基板一面塗佈8 μm左右之熱硬化非感光性聚醯亞胺溶液，繼而，使用AZ5214及光罩3將其圖案化。隔著光罩3將AZ5214曝光，於反轉烘烤步驟後進行整面曝光，並利用TMAH實施顯影。繼而，利用TMAH對熱硬化非感光性聚醯亞胺進行蝕刻，而將其圖案化。圖案化後，將熱硬化非感光性聚醯亞胺以200℃、1小時、大氣中之條件進行加熱，使之硬化。 繼而，使用影像反轉阻劑AZ5214及光罩4，藉由剝離製程將歐姆電極層圖案化。隔著光罩4將AZ5214曝光，於反轉烘烤步驟後進行整面曝光，並利用TMAH實施顯影。對圖案化後之帶有阻劑之基板，連貫地成膜150 nm之Mo作為第1歐姆電極層，成膜500 nm之Au作為第2歐姆電極層。其後，藉由於丙酮中進行剝離，而將歐姆電極層圖案化。 獲得圖10A及B所示之構造之元件。評價係與實施例1同樣地進行。將結果示於表15中。 實施例53 除使用圖案與實施例52中所使用之光罩1～4不同之光罩5～8以外，與實施例52同樣地製作元件，而獲得圖10C及D所示之構造之元件。評價係與實施例1同樣地進行。將結果示於表15中。 實施例54 除使用圖案與實施例52中所使用之光罩1～4不同之光罩9～12以外，與實施例52同樣地製作元件，而獲得圖10E及F所示之構造之元件。評價係與實施例1同樣地進行。將結果示於表15中。 對於實施例52～54之元件，進行各層之膜厚測定時，確認出貴金屬氧化物層之平均結晶粒徑為貴金屬氧化物層之膜厚以下。 [表15] [產業上之可利用性] 本發明之構造物可用於半導體元件等。本發明之半導體元件可用於電子電路、電氣機器、電子機器、車輛、動力機構等。 於上文對本發明之若干實施形態及/或實施例進行了詳細說明，但業者容易於實質上不脫離本發明之新穎教示及效果之前提下，對作為其等例示之實施形態及/或實施例加以諸多變更。因此，該等諸多變更包含於本發明之範圍內。 將作為本申請之巴黎公約優先權之基礎之日本申請說明書之全部內容引用於此。
1‧‧‧構造物
2‧‧‧構造物
3‧‧‧構造物
4‧‧‧構造物
5‧‧‧構造物
6‧‧‧構造物
7‧‧‧構造物
8‧‧‧構造物
9‧‧‧構造物
10‧‧‧基板
11‧‧‧導電性基板
12‧‧‧玻璃基板
20‧‧‧低電阻賤金屬層
30‧‧‧貴金屬層
40‧‧‧貴金屬氧化物層
50‧‧‧金屬氧化物半導體層
51‧‧‧第1金屬氧化物半導體層
52‧‧‧第2金屬氧化物半導體層
60‧‧‧第1歐姆電極層
61‧‧‧第2歐姆電極層
62‧‧‧第1歐姆電極層(接合層)
63‧‧‧第2歐姆電極層(接觸金屬層)
64‧‧‧歐姆電極層
70‧‧‧上覆金屬
80‧‧‧層間絕緣膜
81‧‧‧聚醯亞胺
101‧‧‧構造物
102‧‧‧構造物
103‧‧‧構造物
圖1係模式性表示本發明之構造物之一實施形態之剖視圖。 圖2係模式性表示本發明之構造物之其他實施形態之剖視圖。 圖3係模式性表示本發明之構造物之其他實施形態之剖視圖。 圖4係模式性表示本發明之構造物之其他實施形態之剖視圖。 圖5係模式性表示本發明之構造物之其他實施形態之剖視圖。 圖6係模式性表示本發明之構造物之其他實施形態之剖視圖。 圖7係模式性表示本發明之構造物之其他實施形態之剖視圖。 圖8係模式性表示本發明之構造物之其他實施形態之剖視圖。 圖9係模式性表示本發明之構造物之其他實施形態之剖視圖。 圖10A係模式性表示本發明之構造物之其他實施形態之剖視圖。 圖10B係模式性表示本發明之構造物之其他實施形態之俯視圖。 圖10C係模式性表示本發明之構造物之其他實施形態之剖視圖。 圖10D係模式性表示本發明之構造物之其他實施形態之俯視圖。 圖10E係模式性表示本發明之構造物之其他實施形態之剖視圖。 圖10F係模式性表示本發明之構造物之其他實施形態之俯視圖。 圖11係實施例1～4之元件之剖面TEM(Transmission Electron Microscopy，穿透式電子顯微鏡)之圖。 圖12係實施例1之元件之剖面TEM之放大圖。 圖13係實施例1之元件之剖面TEM之放大圖。 圖14係實施例1～4之元件之CV(Capacitance-Voltage，電容-電壓)測定結果圖。 圖15係實施例1～4之I-V特性評價結果(半對數曲線(Semilog Plot))圖。 圖16係實施例1～4之I-V順向特性評價結果(線性標度尺(Linear Scale))圖。 圖17係實施例1之I-V順向溫度依存性評價結果(半對數曲線)圖。 圖18係實施例1～4之微分電阻評價結果(半對數曲線)圖。 圖19係實施例1中之I-V順向特性評價結果(半對數曲線)及冪指數之電壓依存性(插入圖)之圖。 圖20係圖17之實驗值及模擬對比之圖。 圖21係實施例1中之I-V順向特性評價結果(半對數曲線)圖。 圖22係就與實施例1～4相關之帶金屬氧化物半導體層之石英基板，將橫軸設定為hv且將縱軸設定為(αhv)1/2 而繪製之圖。 圖23係與實施例1～4相關之帶金屬氧化物半導體層之石英基板之XRD(X Ray Diffraction，X射線繞射)圖案之圖。 圖24係與實施例1～4相關之帶金屬氧化物半導體層之石英基板之XRD圖案之圖。 圖25係關於實施例1之元件之XRD圖案之圖。 圖26係JCPDS(85-0624)及(89-4897)之圖。 圖27係實施例1之元件之剖面TEM之圖。 圖28係實施例1～4之元件之耐壓之評價結果圖。 圖29係與圖28對應之實際絕緣破壞電壓值之柱狀圖。 圖30係以膜厚將圖29標準化後之耐壓之柱狀圖。 圖31係實施例5～7之元件之I-V特性評價結果(半對數曲線)圖及剖視圖。 圖32係實施例5～7之元件之微分電阻-電壓(半對數曲線)圖。 圖33係實施例1、8、10及22以及比較例2～3之元件之I-V特性評價結果(半對數曲線)圖。 圖34係實施例1～7之元件之導通電阻與耐壓之關係之圖。

Claims (32)

  1. 一種構造物，其包含金屬氧化物半導體層、及 貴金屬氧化物層，且 上述金屬氧化物半導體層與上述貴金屬氧化物層鄰接， 上述貴金屬氧化物層之膜厚超過10 nm。
  2. 如請求項1之構造物，其具有空乏區域。
  3. 如請求項1之構造物，其中上述貴金屬氧化物層包含多晶構造。
  4. 如請求項1之構造物，其中於與上述貴金屬氧化物層鄰接且與上述金屬氧化物半導體層相反之側，進而包含貴金屬層。
  5. 如請求項4之構造物，其中於與上述貴金屬層鄰接且與上述貴金屬氧化物層相反之側，進而包含低電阻賤金屬層。
  6. 如請求項3之構造物，其中上述貴金屬氧化物層之貴金屬氧化物係選自由氧化鈀、氧化釕、氧化鉑、氧化銥、氧化銀、氧化錸、氧化鋨、氧化銠、氧化鎳及氧化金所組成之群中之一者以上。
  7. 如請求項6之構造物，其中上述貴金屬氧化物層之貴金屬氧化物係選自由PdO構造之PdO、金紅石構造之RuO2 、α-PtO2 構造之PtO2 、金紅石構造之IrO2 、Cu2 O構造之Ag2 O、方鈷礦構造之ReO3 、金紅石構造之OsO2 、剛玉構造之Rh2 O3 、NiO構造之NiO、及Au2 O3 構造之Au2 O3 所組成之群中之一者以上。
  8. 如請求項1之構造物，其中上述金屬氧化物層之界面粗糙度為5 nm以下。
  9. 如請求項8之構造物，其中上述貴金屬氧化物層之貴金屬氧化物之平均結晶粒徑為上述貴金屬氧化物層之膜厚以下。
  10. 如請求項1之構造物，其中上述金屬氧化物半導體層與上述貴金屬氧化物層之肖特基界面之碳濃度為2×1019 cm-3 以下。
  11. 如請求項1之構造物，其中上述金屬氧化物層之金屬氧化物之功函數為4.8 eV以上。
  12. 如請求項11之構造物，其中上述貴金屬氧化物層之電阻率為1×10-2 Ω・cm以下。
  13. 如請求項1之構造物，其中上述金屬氧化物半導體層為非晶或多晶。
  14. 如請求項13之構造物，其中上述金屬氧化物半導體層之金屬氧化物係選自由In、Sn、Cd、Zn、Ga及Ge所組成之群中之1種以上金屬元素之氧化物。
  15. 如請求項1之構造物，其中上述金屬氧化物半導體層中之Ga或In之含有率相對於上述金屬氧化物半導體層之總金屬元素而言，為45原子%以上。
  16. 如請求項1之構造物，其中上述金屬氧化物半導體層為無規配向。
  17. 如請求項1之構造物，其中上述貴金屬氧化物層與上述金屬氧化物半導體層之肖特基障壁高度為0.7 eV以上。
  18. 如請求項1之構造物，其中於上述貴金屬氧化物層之與上述金屬氧化物半導體層相反之側，進而包含基板。
  19. 如請求項18之構造物，其進而具有歐姆電極層，且上述歐姆電極層與上述貴金屬氧化物層不接觸。
  20. 如請求項1之構造物，其中上述金屬氧化物半導體層為1層或2層以上，且於為2層以上之情形時，任一層與貴金屬氧化物層鄰接。
  21. 如請求項1之構造物，其中施加逆向電壓時耐壓為0.5 MV/cm以上。
  22. 如請求項21之構造物，其中施加0.2 MV/cm逆向偏壓時電流密度為1×10-6 A/cm2 以下。
  23. 如請求項22之構造物，其中施加順向偏壓時二極體理想係數為1.5以下。
  24. 如請求項23之構造物，其中順向偏壓為5 V以下時，電流密度達到1000 A/cm2 。
  25. 一種構造物之製造方法，其係於導入有氫或水之環境中，藉由濺鍍成膜上述金屬氧化物半導體層，而獲得如請求項1至24中任一項之構造物。
  26. 一種構造物之製造方法，其係於導入氣體流量之50%以上為氧之環境下，藉由濺鍍成膜上述貴金屬氧化物層，而獲得如請求項1至24中任一項之構造物。
  27. 一種構造物之製造方法，其係於成膜上述貴金屬氧化物層及上述金屬氧化物半導體層後，以220～500℃進行退火，而獲得如請求項1至24中任一項之構造物。
  28. 一種構造物之製造方法，其係藉由濺鍍連續地成膜上述貴金屬氧化物層及上述金屬氧化物半導體層，或 使上述貴金屬氧化物層之成膜與上述金屬氧化物半導體層之成膜之間為真空或惰性環境，而獲得如請求項1至24中任一項之構造物。
  29. 一種半導體元件，其使用如請求項1至24中任一項之構造物。
  30. 如請求項29之半導體元件，其係功率半導體元件、二極體元件、肖特基能障二極體元件、靜電放電保護二極體、暫態電壓保護二極體、發光二極體、金屬半導體場效電晶體、接合型場效電晶體、金屬氧化膜半導體場效電晶體、肖特基源極/汲極金屬氧化膜半導體場效電晶體、雪崩倍增型光電轉換元件、固體攝像元件、太陽電池元件、光感測器元件、觸控感測器元件、顯示元件、或電阻變化記憶體。
  31. 一種電子電路，其使用如請求項29或30之半導體元件。
  32. 一種電氣機器、電子機器、車輛、或動力機構，其等使用如請求項31之電子電路。
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