JP7145077B2 - 構造物、その製造方法、半導体素子及び電子回路 - Google Patents

構造物、その製造方法、半導体素子及び電子回路 Download PDF

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Description

本発明は、構造物、その製造方法、半導体素子及び電子回路に関する。
ショットキー接合は、通常、整流作用を示す金属-半導体界面に起因する接合を意味する。整流作用は、電流を金属から半導体、もしくは半導体から金属への一方向に流しやすい作用であり、本作用は、ショットキー接合における金属-半導体界面から半導体側に広がる空乏層の変化に起因している。金属と半導体は、一般に空乏層の広がりの有無で区分されることが多いため、異種材料の接触であり、空乏層の広がりの変化が片側の材料のみで観察されるのであれば、ショットキー接合が生じていると一般に解釈される。ここで、実用化されたショットキー接合を利用したデバイスは、主に単結晶半導体を用いたものに限られていた。さらに、ショットキー接合での障壁(ショットキーバリア)制御は、シリコン等の技術確立の進んだ単結晶半導体を利用しても、均一なものを生産することが困難であった。加えて、その障壁を利用したデバイス特性の制御が困難なため、デバイス開発の度に多大な労力が必要であった。このため、ショットキー接合を利用したデバイスは、ショットキーバリアダイオード等に限定され、より制御が容易な金属-半導体の間にSiO等の絶縁膜を取り入れた絶縁膜-半導体界面を利用した電界効果型のデバイスが発展した。
一方、単結晶半導体の他には薄膜半導体が挙げられ、アモルファスシリコン、多結晶シリコン、金属酸化物半導体、有機薄膜半導体が注目されている。ここで、薄膜半導体に関しては、電界効果現象を利用した薄膜トランジスタ(TFT)についての多数の報告があるものの、ショットキー接合については、TFTに比べ報告例が少なく理解にも乏しいといえる。シリコン系の薄膜半導体ではショットキー界面に生じるピニング準位が実用化の妨げとなった。ピニング準位は、単結晶シリコンにおけるショットキー接合でも問題となっており、想定されるショットキーバリア高さ(金属の仕事関数と、半導体のフェルミ準位差及び半導体バンド端のエネルギー準位によって決定される)に比べ、バリア高さを低減させてしまう。有機半導体に関しては、その安定性、プロセス適応性からTFTの実用化も制限されており、ショットキーデバイスへの応用を考えるのは困難であった。金属酸化物半導体に関しては、ディスプレイ用途へのTFTとして好適な半導体と認識されており、そのプロセス適性、電気特性、安定性を活かしたさらなる用途への展開が期待されている。
しかしながら、金属酸化物半導体のショットキー接合に関しては、課題が多く、実用化に至っていない。下記にショットキー接合を用いた基本的な素子であるショットキーバリアダイオードの報告例を説明する。
特許文献1では、単結晶ZnOに対して金属酸化物のショットキー電極を用いることによって、ショットキーバリアを形成できることが記載されている。
非特許文献1では、アモルファス金属酸化物半導体であるInGaZnO薄膜に対し、ショットキー電極に電子ビーム蒸着したPtを、基板にSiO、ポリイミド及びポリエチレンテレフタラートを選択し、ダイオード特性を評価している。
非特許文献2では、Pt、Au、Pdをショットキー電極とし、半導体をInGaZnO薄膜とし、ガラス基板上のショットキー電極の表面をUV-オゾン処理した後に半導体膜を形成することが記載されている。
非特許文献3では、反応性スパッタリングによって形成した10nmの銀酸化物をショットキー電極として利用することで、バルク単結晶ZnO、ヘテロエピタキシャルZnO薄膜及びアモルファスGaInZnO薄膜に対し、ショットキー障壁を形成できることが記載されている。
非特許文献4では、SiO基板上にショットキー電極であるPtを形成し、上部にInGaZnO半導体薄膜、さらにAlのオーミック電極を積層している。
特許文献2では、Si基板を支持基板かつオーミック接合として利用し、多結晶、アモルファスを問わず、Inを含む金属酸化物半導体の上部に貴金属電極を用い、ショットキー性能を得ることが記載されている。
特表2010-527512号公報 国際公開第2015/025499号
IEEE Electron Device Letters,32,1695,2011 APPLIED PHYSICS LETTERS,101,113505,2012 Journal of APPLIED PHYSICS,113,044511,2013 Journal of Vacuum Science & Technology A,34,04C101,2016
本発明の目的は、低温成膜可能でプロセス適応性に優れ、基板を自由に選択でき、低逆方向電流特性を有することを特徴とするショットキーバリアが機能する構造物、その製造方法、半導体素子及び電子回路を提供することである。
これまで、低温成膜可能でプロセス適応性に優れ、基板を自由に選択でき、
低逆方向電流特性を有するショットキー接合は、形成することが困難であった。
本発明者らは、ショットキー接合の制御が困難であった金属酸化物半導体薄膜に対し、鋭意研究を行った結果、低逆方向電流特性を特徴とするショットキーバリアが機能するショットキー接合を見出し、本発明に至った。
本発明によれば、以下の構造物等が提供される。
1.金属酸化物半導体層と、
貴金属酸化物層と、を含み、
前記金属酸化物半導体層及び前記貴金属酸化物層は隣接し、
前記貴金属酸化物層の膜厚が10nm超である構造物。
2.空乏領域を有する1に記載の構造物。
3.前記貴金属酸化物層が多結晶構造を含む1又は2に記載の構造物。
4.前記貴金属酸化物層と隣接して、前記金属酸化物半導体層と反対の側に、さらに、貴金属層を含む1~3のいずれかに記載の構造物。
5.前記貴金属層と隣接して、前記貴金属酸化物層の反対の側に、さらに、低抵抗卑金属層を含む4に記載の構造物。
6.前記貴金属酸化物層の貴金属酸化物が、酸化パラジウム、酸化ルテニウム、酸化白金、酸化イリジウム、酸化銀、酸化レニウム、酸化オスミウム、酸化ロジウム、酸化ニッケル及び酸化金からなる群から選択される1以上である1~5のいずれかに記載の構造物。
7.前記貴金属酸化物層の貴金属酸化物が、PdO構造のPdO、ルチル構造のRuO、α-PtO構造のPtO、ルチル構造のIrO、CuO構造のAgO、スクッテルダイト構造のReO、ルチル構造のOsO、コランダム構造のRh、NiO構造のNiO、及びAu構造のAuからなる群から選択される1以上である1~6のいずれかに記載の構造物。
8.前記貴金属酸化物層の貴金属酸化物の平均結晶粒径が、前記貴金属酸化物層の膜厚以下である1~7のいずれかに記載の構造物。
9.前記貴金属酸化物層の界面粗さが5nm以下である1~8のいずれかに記載の構造物。
10.前記金属酸化物半導体層と前記貴金属酸化物層とのショットキー界面の炭素濃度が2×1019cm-3以下である1~9のいずれかに記載の構造物。
11.前記貴金属酸化物層の抵抗率が1×10-2Ω・cm以下である1~10のいずれかに記載の構造物。
12.前記貴金属酸化物層の貴金属酸化物の仕事関数が4.8eV以上である1~11のいずれかに記載の構造物。
13.前記金属酸化物半導体層が、アモルファス又は多結晶である1~12のいずれかに記載の構造物。
14.前記金属酸化物半導体層の金属酸化物が、In、Sn、Cd、Zn、Ga及びGeからなる群から選択される1以上の金属元素の酸化物である1~13のいずれかに記載の構造物。
15.前記金属酸化物半導体層におけるGa又はInの含有率が、前記金属酸化物半導体層の全金属元素に対し、45原子%以上である1~14のいずれかに記載の構造物。
16.前記金属酸化物半導体層がランダム配向である1~15のいずれかに記載の構造物。
17.前記貴金属酸化物層と、前記金属酸化物半導体層との、ショットキー障壁高さが0.7eV以上である1~16のいずれかに記載の構造物。
18.前記貴金属酸化物層の、前記金属酸化物半導体層と反対の側に、さらに、基板を含む1~17のいずれかに記載の構造物。
19.さらに、オーミック電極層を有し、前記オーミック電極層と前記貴金属酸化物層が接触しない1~18のいずれかに記載の構造物。
20.前記金属酸化物半導体層が、1層又は2層以上であり、2層以上の場合には、いずれか1層が貴金属酸化物層に隣接する1~19のいずれかに記載の構造物。
21.逆方向電圧印加時の耐圧が0.5MV/cm以上である1~20のいずれかに記載の構造物。
22.0.2MV/cmの逆バイアス印加時に電流密度が1×10-6A/cm以下である1~21のいずれかに記載の構造物。
23.順方向バイアス印加時のダイオード理想係数が1.5以下である1~22のいずれかに記載の構造物。
24.順方向バイアスが5V以下で、電流密度が1000A/cmに達する1~23のいずれかに記載の構造物。
25.前記金属酸化物半導体層を、水素又は水を導入した雰囲気中で、スパッタリングによって成膜し、1~24のいずれかに記載の構造物を得る、構造物の製造方法。
26.前記貴金属酸化物層を、導入ガス流量の50%以上が酸素である雰囲気で、スパッタリングによって成膜し、1~24のいずれかに記載の構造物を得る、構造物の製造方法。
27.前記貴金属酸化物層及び前記金属酸化物半導体層を成膜した後、220~500℃でアニールを行う25又は26に記載の構造物の製造方法。
28.前記貴金属酸化物層及び前記金属酸化物半導体層をスパッタリングによって連続で成膜するか、又は前記貴金属酸化物層の成膜と、前記金属酸化物半導体層の成膜との間を、真空又は不活性の雰囲気とする25~27のいずれか記載の構造物の製造方法。
29.1~24のいずれかに記載の構造物を用いた半導体素子。
30.パワー半導体素子、ダイオード素子、ショットキーバリアダイオード素子、静電気放電保護ダイオード、過渡電圧保護ダイオード、発光ダイオード、金属半導体電界効果トランジスタ、接合型電界効果トランジスタ、金属酸化膜半導体電界効果トランジスタ、ショットキーソース/ドレイン金属酸化膜半導体電界効果トランジスタ、アバランシェ増倍型光電変換素子、固体撮像素子、太陽電池素子、光センサ素子、タッチセンサ素子、表示素子、又は抵抗変化メモリである29に記載の半導体素子。
31.29又は30に記載の半導体素子を用いた電子回路。
32.31に記載の電子回路を用いた電気機器、電子機器、車両、又は動力機関。
本発明によれば、低温成膜可能でプロセス適応性に優れ、基板を自由に選択でき、低逆方向電流特性を有することを特徴とするショットキーバリアが機能する構造物、その製造方法、半導体素子及び電子回路を提供できる。
本発明の構造物の一実施形態を模式的に示した断面図である。 本発明の構造物の他の実施形態を模式的に示した断面図である。 本発明の構造物の他の実施形態を模式的に示した断面図である。 本発明の構造物の他の実施形態を模式的に示した断面図である。 本発明の構造物の他の実施形態を模式的に示した断面図である。 本発明の構造物の他の実施形態を模式的に示した断面図である。 本発明の構造物の他の実施形態を模式的に示した断面図である。 本発明の構造物の他の実施形態を模式的に示した断面図である。 本発明の構造物の他の実施形態を模式的に示した断面図である。 本発明の構造物の他の実施形態を模式的に示した断面図である。 本発明の構造物の他の実施形態を模式的に示した平面図である。 本発明の構造物の他の実施形態を模式的に示した断面図である。 本発明の構造物の他の実施形態を模式的に示した平面図である。 本発明の構造物の他の実施形態を模式的に示した断面図である。 本発明の構造物の他の実施形態を模式的に示した平面図である。 実施例1~4の素子の断面TEMの図である。 実施例1の素子の断面TEMの拡大図である。 実施例1の素子の断面TEMの拡大図である。 実施例1~4の素子のCV測定の結果の図である。 実施例1~4のI-V特性評価結果(セミログプロット)の図である。 実施例1~4のI-V順方向特性評価結果(リニアスケール)の図である。 実施例1のI-V順方向温度依存性評価結果(セミログプロット)の図である。 実施例1~4の微分抵抗評価結果(セミログプロット)の図である。 実施例1でのI-V順方向特性評価結果(セミログプロット)及びベキ指数の電圧依存性(挿入図)の図である。 図17の実験値及びシミュレーション対比の図である。 実施例1でのI-V順方向特性評価結果(セミログプロット)の図である。 実施例1~4に関する金属酸化物半導体層付きの石英基板について、横軸にhv、縦軸に(αhv)1/2をプロットした図である。 実施例1~4に関する金属酸化物半導体層付きの石英基板のXRDパターンの図である。 実施例1~4に関する金属酸化物半導体層付きの石英基板のXRDパターンの図である。 実施例1の素子についてのXRDパターンの図である。 JCPDS(85-0624)及び(89-4897)の図である。 実施例1の素子の断面TEMの図である。 実施例1~4の素子の耐圧の評価結果図である。 図28に対応する実際の絶縁破壊電圧値のヒストグラムの図である。 図29を膜厚で規格化した耐圧のヒストグラムの図である。 実施例5~7の素子のI-V特性評価結果(セミログプロット)の図及び断面図である。 実施例5~7の素子の微分抵抗-電圧(セミログプロット)の図である。 実施例1、8、10及び22並びに比較例2~3の素子のI-V特性評価結果(セミログプロット)の図である。 実施例1~7の素子のオン抵抗と耐圧の関係の図である。
本発明の構造物は、金属酸化物半導体層と、貴金属酸化物層と、を含み、金属酸化物半導体層及び貴金属酸化物層は隣接し、貴金属酸化物層の膜厚が10nm超である。
これを用いることで、面内均一性に優れ、低接触抵抗、高on-off比、高障壁高さ、低逆方向電流特性であるショットキーバリアが機能する半導体素子を形成することができる。
また、低温成膜可能でプロセス適応性に優れ、基板を自由に選択できる。
また、薄膜にてショットキー接合を形成できるため、プロセス汎用性、低温成膜、基板を選択しない等の利点を得ることができる。また、フレキシビリティを活かしたデバイス応用、様々なデバイスとの混載等が可能となる。
金属酸化物半導体層は、1層又は2層以上が好ましい。2層以上の場合には、いずれか1層が貴金属酸化物層に隣接すればよい。3層以上、又は4層以上でもよい。通常、5層以下であるが、繰り返し構造を有する5層以上の多層構造であってもよい。
金属酸化物半導体層は、特に限定されず、非晶質(アモルファス)でも、結晶質でもよく、結晶は、微結晶でも単結晶でも多結晶でもよい。微結晶、多結晶又はアモルファスであることが好ましく、多結晶又はアモルファスであることがより好ましい。
アモルファスの場合、大面積均一性に優れ、逆バイアス印加時のインパクトイオン化を低減し、耐圧向上させやすい。また、電気特性のバラつきや大幅な特性劣化を緩和することができる。また、高耐圧で信頼性の高い大電流ダイオードやスイッチング素子を高い歩留まりで製造することができる。多結晶の場合、大面積均一性及び伝導特性を向上させやすく、より安定性に優れる傾向がある。
金属酸化物半導体層の結晶構造は、例えば透過型電子顕微鏡(TEM)、X線電子回折(XRD)を用いて測定することができる。
単結晶は、例えば、種結晶を起点として結晶成長させるか、MBE(分子線エピタキシー)やPLD(パルスレーザー堆積)等の方法で形成することができる。
非晶質は、例えば、構成元素をイオン半径の異なる2以上の金属元素を含む金属酸化物、又は1つの金属元素であっても異なる結晶を複数生じる金属酸化物をスパッタリング成膜することで得ることができる。好ましくは、スパッタリング成膜時の基板加熱温度を300℃以下、成膜後の加熱処理条件を500℃以下、1時間以内とすることで形成でき、より好ましくは基板加熱温度を200℃以下、成膜後の加熱処理条件を400℃以下とすることで形成することができる。成膜後は200℃以上500℃以下の低温で加熱することで、安定な非晶質状態を得ることができる。
ここで、「非晶質」とは、金属酸化物半導体層の膜厚方向の断面を取得し、透過型電子顕微鏡(TEM)等の電子線回折手法により、評価した場合に明瞭な回折スポットが得られないもののことを言う。電子線の照射エリアとしては、10nm程度のブロードな領域から、回折像を取得することが望ましい。明瞭なスポットとは、対称性を持つ回折点が回折像から観察されることを意味する。
また、「非晶質」は一部に結晶化や微結晶化した部分がある場合も含む。一部結晶化した部分に電子線を照射すると、回折像が認められることがある。
「微結晶構造」とは、結晶粒径のサイズがサブミクロン以下であり、明解な粒界が存在しないものを言う。明解な粒界の有無は、例えば断面TEMより観察でき、結晶粒径サイズは回折像のマッピングより取得できる。回折像が等しい部分が同一粒内と定義できる。
「多結晶」とは、結晶粒径のサイズがミクロンサイズを超え、明解な粒界が存在するものを言う。明解な粒界は、例えば断面TEMより観察できる。明確な粒界が存在するため、平面TEMや電子線後方散乱回折法(EBSD)によって粒径サイズを定義することができる。
金属酸化物半導体層は、結晶状態を問わず、ショットキーバリアのばらつきの観点から、ランダム配向であることが好ましい。
ランダム配向とは、各結晶粒の配向が特定の配向成分に偏っていないことを意味する。
例えば、XRDにて薄膜を分析したときに、得られたスペクトル中の複数のピークの相対強度が粉末X線パターンにおける相対強度と一致する場合、ランダム配向である。具体的には、粉末X線パターンの強度が最大である面方位のピーク強度(以下、粉末X線NO.1ピークと言う。)に対して、粉末X線パターンの2番目及び3番目のピーク強度(以下、それぞれ粉末X線NO.2ピーク、粉末X線NO.3ピークと言う。)とし、粉末X線NO.1ピーク/粉末X線NO.2ピーク(粉末X線ピーク強度比1)及び粉末X線NO.1ピーク/粉末X線NO.3ピークとのピーク強度比(粉末X線ピーク強度比2)とする。その場合に、測定して得られたスペクトル中の複数のピークのうち、粉末X線NO.1~NO.3ピークの2θ位置に対して±1°に収まるピークがそれぞれ存在し、粉末X線NO.1に対応するピークを薄膜X線ピーク1、粉末X線NO.2に対応するピークを薄膜X線ピーク2、粉末X線NO.3に対応するピークを薄膜X線ピーク3としたときに、薄膜X線ピーク1/薄膜X線ピーク2のピーク強度比の値が粉末X線ピーク強度比1の値の0.3~3倍の値となり、薄膜X線ピーク1/薄膜X線ピーク3のピーク強度比の値が粉末X線ピーク強度比2の値の0.3~3倍の値となる場合、金属酸化物半導体層はランダム配向であるとみなす。
金属酸化物半導体層の配向は、例えばXRDを用いて、測定することができる。微小な面積の場合は断面TEMの回折像より配向を観察してもよい。
金属酸化物半導体層の金属酸化物の金属元素としては、In、Sn、Ge、Cd、Ti、Zn、Y、Sm、Ce、Nd、Ga又はAl等が挙げられる。In、Sn、Cd、Zn、Ga及びGeが好ましく、In、Zn、Ga及びSnがより好ましい。これらは、1種単独で用いてもよく、2種以上を組み合わせてもよい。
これにより、s軌道の球状のオービタルを導電パスとして利用できるため、多結晶、アモルファスを問わず、電気特性を面内方向で安定させやすい。
金属酸化物半導体層の金属酸化物の金属元素は、本質的に、In、Sn、Ge、Cd、Ti、Zn、Y、Sm、Ce、Nd、Ga及びAlからなる群から選択される1以上のみからなってもよい。また、金属酸化物半導体層の金属酸化物の金属元素の、例えば、95原子%以上、98原子%以上、99原子%以上、又は100原子%が、In、Sn、Ge、Cd、Ti、Zn、Y、Sm、Ce、Nd、Ga及びAlからなる群から選択される1以上であってもよい。
金属酸化物半導体層の金属元素が、Ga、In、Zn又はSnを含み、Ga、In、Zn又はSnの含有率が、金属酸化物半導体層の全金属元素に対し、45原子%以上であることが好ましく、50~100原子%がより好ましい。
また、金属酸化物半導体層におけるGa又はIn含有率が、金属酸化物半導体層の全金属元素に対し、45原子%以上であることが好ましい。金属元素がGaの場合、50~100原子%がより好ましく、Inの場合50~70原子%がより好ましい。
Gaが45原子%以上の場合、バンドギャップが広く、高い障壁を持ったショットキー界面(金属酸化物半導体層-貴金属酸化物層界面)を形成することができる。
Inが45原子%以上の場合、高導電性や高キャリア濃度の金属酸化物半導体層を得やすく、低抵抗であるショットキー界面を形成することができる。
Znが45原子%以上の場合、化学的反応性に富み、ウェットエッチング等の加工がしやすいショットキー界面を形成することができる。
Snが45原子%以上の場合、化学的安定性に富み、耐久性の観点で優位なショットキー界面を形成することができる。
金属酸化物半導体層の金属酸化物の金属元素は、下記式(A)~(C)の原子比を満たすことが好ましい。これにより、高耐圧、低On抵抗としやすい。
0≦x/(x+y+z)≦0.8 (A)
0≦y/(x+y+z)≦0.8 (B)
0≦z/(x+y+z)≦1.0 (C)
(式中、xはIn、Sn、Ge及びTiからなる群から選択される1種以上の元素の原子数を表し、
yはZn、Y、Sm、Ce及びNdからなる群から選択される1種以上の元素の原子数を表し、
zはGa及びAlからなる群から選択される1種以上の元素の原子数を表す。)
xが0.8以下であると、xの元素がIn又はSnの場合は、金属酸化物の絶縁性が低くなりすぎず、ショットキー接合が得られやすく、xの元素がGe又はTiの場合は、金属酸化物の絶縁性が高くなりすぎず、オーム損による発熱を抑制することができる。
より好ましくは、金属酸化物半導体層の金属酸化物の金属元素は、下記式(A-1)~(C-1)の原子比を満たす。
0≦x/(x+y+z)≦0.7 (A-1)
0≦y/(x+y+z)≦0.8 (B-1)
zの元素がGaのとき:0.02≦z/(x+y+z)≦1.0
zの元素がAlのとき:0.005≦z/(x+y+z)≦0.5 (C-1)
(式中、x、y及びzは上記式(A)~(C)と同じである。)
zの元素がGaのとき、0.02以上となると、金属酸化物中の酸素が脱離し難くなり、電気的特性のバラつきが抑制される傾向にある。
さらに好ましくは、金属酸化物半導体層の金属酸化物の金属元素は、下記式(A-2)~(C-2)の原子比を満たす。
0.1≦x/(x+y+z)≦0.5 (A-2)
0.1≦y/(x+y+z)≦0.5 (B-2)
0.03≦z/(x+y+z)≦0.5 (C-2)
(式中、x及びyは上記式(A)~(C)と同じであり、zはGaの原子数である。)
また、金属酸化物半導体層の金属酸化物の金属元素は、好ましくは下記式(A-3)及び(C-3)の原子比を満たす。
0≦x/(x+y+z)≦0.25 (A-3)
0.3≦z/(x+y+z)≦1.0 (C-3)
(式中、x、y及びzは上記式(A)~(C)と同じである。)
金属酸化物半導体層のキャリア濃度は、通常1×1011~1×1018cm-3であり、例えば1×1013~1×1018cm-3である。キャリア濃度は、例えばCV(容量-電圧)測定により求めることができる。
金属酸化物半導体層の金属酸化物は、InGaZnO(1:1:1)(金属酸化物の金属元素の比、In:Ga:Znが1:1:1であることを示す。以下同様である。)、InGaZnO(5:3:2)、InGaZnO(5:1:4)、InSnZnO(25:15:60)、InSnZnO(48.5:15:36.5)、InGaO(1:1)(金属酸化物半導体の金属元素の比、In:Gaが1:1であることを示す。以下同様である。)、InGaO(93:7)、InGaO(47:53)、In、Ga、InSnZnO、InAlO、GaZnO、ZnSnO等が挙げられる。
例えば、InGaO(47:53)は、高バンドギャップと低抵抗特性を得ることができる。
金属酸化物半導体層の金属酸化物は、結晶系材料として、例えば、酸化インジウム、Gaをドープした酸化インジウム、Alをドープした酸化インジウム、GaとAlをドープした酸化インジウム、Znをドープした酸化インジウム、又はSnをドープした酸化インジウムが挙げられる。
さらに、In、Zn及び第三元素を含有し、第三元素がSn、Ga、Hf、Zr、Ti、Al、Mg、Ge、Sm、Nd、Laから選ばれる少なくとも1種以上の金属元素である金属酸化物等が挙げられる。
また、金属酸化物半導体層の金属酸化物は、アモルファス材料としては、例えば、Sn-In-Zn酸化物、In-Zn-Ga-Mg酸化物、In酸化物、In-Sn酸化物、In-Ga酸化物、In-Zn酸化物、Zn-Ga酸化物、Sn-In-Zn酸化物、In-Sn-Zn-Al酸化物、In-Sn-Zn-Mg酸化物、In-Ga-Zn-Al酸化物、Ga酸化物等が挙げられる。構成金属元素の組成比は1であってもよく、1でなくともよい。
ZnやSnは、Inを含ませることによりアモルファス相が形成され易くなる。例えば、In-Zn系の場合、全金属元素において、Inの含有量は20原子%以上が好ましい。
Sn-In系の場合は、全金属元素において、Inの含有量は80原子%以上が好ましい。
Sn-In-Zn系の場合は、全金属元素において、Inの含有量は15原子%以上が好ましい。
Ga酸化物の場合、4配位と6配位の構造が混在することが多いため、Gaの組成でも500℃程度のアニール温度でもアモルファス構造を保持することができる。
金属酸化物半導体層の膜厚は限定されないが、通常5~8000nmであり、好ましくは50~1000nm、より好ましくは100~500nmである。
金属酸化物半導体層は、2層以上の場合には、各層の膜厚が上記範囲でもよく、2層以上の層の全層の合計の膜厚が上記範囲でもよい。
金属酸化物半導体層の比抵抗は、1×10-2Ω・cm以上であることが好ましく、1×100~1×108Ω・cmがより好ましい。これにより、空乏領域を有するデバイス設計ができる。
金属酸化物半導体層のキャリア濃度は1×1018cm-3以下が好ましい。1×1018cm-3以下であれば、貴金属酸化物層との接触は片側段差接合となり、高速応答等のショットキーダイオードの特長が発現できる傾向にある。
金属酸化物半導体層の移動度は0.1cm/Vs以上が好ましい。上記範囲であれば、低抵抗なダイオードを設計できる。
金属酸化物半導体層のキャリア濃度、移動度及び比抵抗は、例えばホール効果測定装置を用いて測定できる。
金属酸化物半導体層のバンドギャップは、1eV以上が好ましい。1eV以上であると、シリコンよりも絶縁破壊特性に優れるショットキー界面を提供できる。より好ましくは2eV以上であり、さらに好ましくは3eV以上である。これにより、可視光の影響を受けないショットキー界面を形成できる。バンドギャップは、例えばUV-VIS装置を用いて測定できる。
貴金属酸化物層の膜厚は10nm超であり、15nm以上が好ましく、30nm以上がより好ましい。上限値に、特に制限はないが、通常1000nm以下である。1000nm以下であると、コストの面で優位性がある傾向がある。
また、貴金属酸化物層の貴金属酸化物の平均結晶粒径が、貴金属酸化物層の膜厚以下であることが好ましい。これにより、多結晶粒界が分断され、粒界を伝わる伝導が抑制でき面内でのばらつきが低減でき、均一性を有するショットキーバリアが発現しやすい。
尚、平均結晶粒径は、透過型電子顕微鏡(TEM:Transmission Electron Microscope)にて、50万倍で観察した膜厚方向の像が得られる断面TEM像の同一深度の10点の結晶粒の粒径の平均値である。結晶粒は、干渉縞を利用し、干渉縞が平行となっている箇所を単結晶とみなし定義する。各単結晶における最大フェレ径を結晶粒径とした。
貴金属酸化物層の膜厚は、例えば断面TEMにより測定することができる。その際に、貴金属酸化物層の平均結晶粒径が、貴金属酸化物層の膜厚以下であることを確認することができる。
本発明の構造物の各層の膜厚は、上記と同様の方法で測定することができる。
貴金属酸化物層は多結晶構造を含むことが好ましい。これにより、構造物を高温アニールできる。
貴金属酸化物層の貴金属酸化物としては、導電性と仕事関数の関係を鑑み、金属酸化物半導体層と良好なショットキー界面を形成する観点から、酸化パラジウム、酸化ルテニウム、酸化白金、酸化イリジウム、酸化銀、酸化レニウム、酸化オスミウム、酸化ロジウム、酸化ニッケル及び酸化金からなる群から選択される1以上を挙げることができる。
高いショットキー障壁を形成し、安定的な構造物を形成する観点から、酸化パラジウム、酸化ルテニウム、酸化白金、酸化イリジウムが好ましい。中でも、酸化パラジウムはスパッタリング成膜時のウインドウが広く、工業的な観点から優位性をもつため、好ましい。
また、貴金属酸化物層の貴金属酸化物として、Mo、W、Cr、Te、Mn、Fe及びCoの酸化物を用いてもよい。
貴金属酸化物層の貴金属酸化物は、PdO構造のPdO、ルチル構造のRuO、α-PtO構造のPtO、ルチル構造のIrO、CuO構造のAgO、スクッテルダイト構造のReO、ルチル構造のOsO、コランダム構造のRh、NiO構造のNiO、及びAu構造のAuからなる群から選択される1以上であることが好ましい。これにより、導電性に優れ、仕事関数が大きく、安定構造なので良好な貴金属酸化物層として機能しやすくなる。
貴金属酸化物は、1種単独で用いてもよく、2種以上を組み合わせてもよい。
貴金属酸化物層の結晶構造は、例えばXRDを用いて、測定することができる。微小な面積の場合は断面TEMの回折像より配向を観察してもよい。
例えば薄膜のX線回折パターンが、想定される結晶構造X線回折パターンと一致することから確認できる。 具体的には、JCPDS(Joint Committee of Powder Diffraction Standard)カードやICSD(The Inorganic Crystal Structure Database)から得られる結晶構造X線回折パターンと一致することから確認することができる。
酸化パラジウムの好適な結晶構造はPdO構造のPdOである。PdO構造のPdOであることは、例えば薄膜をX線回折測定した結果、PdO構造化合物のピークが観察されることにより確認できる。PdO構造のPdOは、例えばX線回折で、データベースのICSD(26598)又はJCPDS(85-0624)ピークパターンか、又は類似の(2θ/θのピーク位置がシフトした)パターンを示す。
酸化パラジウムは、一般に多くの酸に不溶であり、王水、48%臭化水素酸にわずかに可溶である。パラジウムは、一般に王水、ヨウ素を含むヨウ化カリウム溶液、酸化剤を含むシアン化ナトリウム溶液に対してよく溶ける。パラジウムと酸化パラジウムでは、本発明の構造体をパターニングする際に、各種溶液とのエッチングレート差を利用できる。酸化パラジウム層をエッチングにてパターニングする際は、60℃程度に加熱した王水を用いることが好ましい。パラジウムと酸化パラジウムの王水に対するエッチングレート差を利用して、選択エッチングが利用できる。
酸化ルテニウムの好適な結晶構造はルチル構造のRuOである。ルチル構造のRuOであることは、例えば薄膜をX線回折測定した結果、ルチル構造のRuO化合物のピークが観察されることにより確認できる。ルチル構造のRuOは、例えばX線回折で、データベースのICSD(15071)、又は類似の(シフトした)パターンを示す。
酸化ルテニウムは、一般に多くの酸に不溶であり、融解水酸化カリウムに溶ける。ルテニウムは、一般に次亜塩素酸アルカリ溶液に可溶であり、空気を含む塩酸と王水には徐々に溶ける。ルテニウムと酸化ルテニウムでは、本発明の構造体をパターニングする際に、各種溶液とのエッチングレート差を利用できる。酸化ルテニウム層をエッチングにてパターニングする際は、多量の空気を含む60℃程度に加熱した王水を用いることが好ましい。ルテニウムと酸化ルテニウムの王水に対するエッチングレート差を利用して、選択エッチングが利用できる。
また、酸化ルテニウムは、ドライエッチングによってパターニングすることが可能である。例えば、酸素ガス、フッ化炭素ガス、フッ素ガス、塩素ガス、臭素ガス、沃素ガス、オゾンガス、ハロゲン化水素ガス、ハロゲン化炭素ガスによって反応性エッチングができる。また、上記ガス種を混合して用いてもよい。
酸化プラチナの好適な結晶構造はα-PtO構造のPtOである。α-PtO構造のPtOであることは、例えば薄膜をX線回折測定した結果、α-PtO構造のPtO化合物のピークが観察されることにより確認できる。α-PtO構造のPtOは、例えばX線回折で、データベースのICSD(164289)、又は類似の(シフトした)パターンを示す。
酸化プラチナは、一般に塩酸、硫酸、硝酸、及び王水に不溶であり、亜硫酸と加熱することで可溶である。プラチナは、一般に王水に可溶である。プラチナと酸化プラチナでは、本発明の構造体をパターニングする際に、各種溶液とのエッチングレート差を利用できる。酸化プラチナ層をエッチングにてパターニングする際は、亜硫酸と加熱することが好ましい。プラチナと酸化プラチナの王水に対するエッチングレート差を利用して、選択エッチングが利用できる。
酸化イリジウムの好適な結晶構造はルチル構造のIrOである。ルチル構造のIrOであることは、例えば薄膜をX線回折測定した結果、ルチル構造のIrO化合物のピークが観察されることにより確認できる。ルチル構造のIrOは、例えばX線回折で、データベースのICSD(81028)、又は類似の(シフトした)パターンを示す。
酸化イリジウムは、一般に多くの酸及び塩基に不溶である。イリジウムは、一般に王水にわずかに可溶である。イリジウムと酸化イリジウムでは、本発明の構造体をパターニングする際に、各種溶液とのエッチングレート差を利用できる。酸化イリジウム層はエッチング困難なのでパターニングする際は、リフトオフ法を用いることが好ましい。イリジウムと酸化イリジウムの王水に対するエッチングレート差を利用して、選択エッチングが利用できる。
酸化銀の好適な結晶構造はCuO構造のAgOである。CuO構造のAgOであることは、例えば薄膜をX線回折測定した結果、CuO構造のAgO化合物のピークが観察されることにより確認できる。CuO構造のAgOは、例えばX線回折で、データベースのICSD(605623)、又は類似の(シフトした)パターンを示す。
酸化銀は、一般にアンモニア水、硝酸に可溶である。銀は、一般に希硝酸や熱濃硫酸に可溶である。銀と酸化銀では、本発明の構造体をパターニングする際に、各種溶液とのエッチングレート差を利用できる。酸化銀層をエッチングにてパターニングする際は、硝酸を含んだ溶液を用いることが好ましい。銀と酸化銀の硝酸に対するエッチングレート差を利用して、選択エッチングが利用できる。
酸化レニウムの好適な結晶構造はスクッテルダイト構造のReOである。スクッテルダイト構造のReOであることは、例えば薄膜をX線回折測定した結果、スクッテルダイト構造のReO化合物のピークが観察されることにより確認できる。スクッテルダイト構造のReOは、例えばX線回折で、データベースのICSD(201875)、又は類似の(シフトした)パターンを示す。
酸化レニウムは、一般に水に可溶である。レニウムは、一般に硝酸、熱濃硫酸に溶ける。過酸化水素や臭素水に可溶である。レニウムと酸化レニウムでは、本発明の構造体をパターニングする際に、各種溶液とのエッチングレート差を利用できる。
酸化オスミウムの好適な結晶構造はルチル構造のOsOである。ルチル構造のOsOであることは、例えば薄膜をX線回折測定した結果、ルチル構造のOsO化合物のピークが観察されることにより確認できる。ルチル構造のOsOは、例えばX線回折で、データベースのICSD(15070)、又は類似の(シフトした)パターンを示す。
酸化オスミウムは、一般にエタノールに溶けやすく、水に徐々に溶ける。オスミウムは、一般に高温でハロゲンと反応するが、王水にはあまり溶けない。オスミウムと酸化オスミウムでは、本発明の構造体をパターニングする際に、各種溶液とのエッチングレート差を利用できる。
酸化ロジウムの好適な結晶構造はコランダム構造のRhである。コランダム構造のRhであることは、例えば薄膜をX線回折測定した結果、コランダム構造のRh化合物のピークが観察されることにより確認できる。コランダム構造のRhは、例えばX線回折で、データベースのICSD(647369)、又は類似の(シフトした)パターンを示す。
酸化ロジウムは、一般に塩酸、過塩素酸に溶ける。ロジウムは、一般に熱硫酸、加熱した王水に可溶である。ロジウムと酸化ロジウムでは、本発明の構造体をパターニングする際に、各種溶液とのエッチングレート差を利用できる。
酸化ニッケルの好適な結晶構造はNiO構造のNiOである。NiO構造のNiOであることは、例えば薄膜をX線回折測定した結果、NiO構造のNiO化合物のピークが観察されることにより確認できる。NiO構造のNiOは、例えばX線回折で、データベースのICSD(9866)、又は類似の(シフトした)パターンを示す。
酸化ニッケルは、一般に塩酸、硫酸及び硝酸に溶けにくく、水及び水酸化ナトリウム溶液にほとんど溶けない。ニッケルは、一般に塩酸や希硝酸に溶けるが反応は遅い。希硝酸に溶け、濃硝酸では不動態を形成する。ニッケルと酸化ニッケルでは、本発明の構造体をパターニングする際に、各種溶液とのエッチングレート差を利用できる。
酸化金の好適な結晶構造はAu構造のAuである。Au構造のAuであることは、例えば薄膜をX線回折測定した結果、Au構造のAu化合物のピークが観察されることにより確認できる。Au構造のAuは、例えばX線回折で、データベースのICSD(8014)、又は類似の(シフトした)パターンを示す。
貴金属酸化物層には、酸素との結合力の強い元素が入ってもよい。例えば、元素比で、貴金属酸化物層の貴金属元素の、好ましくは70%以下の割合、より好ましくは50%以下の割合、さらに好ましくは30%以下の割合で入っていてもよい。貴金属酸化物層は、多結晶構造を有することが好ましいが、アモルファス構造中に多結晶構造が含まれる形態をとってもよい。酸素との結合力が強い元素を入れることにより、貴金属酸化物の還元耐性が向上する。酸素との結合力が強い元素としては、Ti、Si、Zr、Y、Al、Mg、Zr、Hfなど酸化物の標準生成自由エネルギーが大きいものが挙げられる。例えば、Ru-Si-Oは、高仕事関数と低い比抵抗を両立できるため好ましい。
酸化金は、一般に濃厚な塩基性溶液に可溶である。金は、一般に王水、ヨウ素を含むヨウ化カリウム溶液、酸化剤を含むシアン化ナトリウム溶液に対して良く溶ける。金と酸化金では、本発明の構造体をパターニングする際に、各種溶液とのエッチングレート差を利用できる。
X線回折にて使用するデータベースは、一般にパウダーパターン等であり、ランダム配向となっている。貴金属酸化物層がランダム配向の多結晶薄膜であれば、一般にXRD測定より取得される主要ピークは、データベース中の2θ位置に対して±1°の位置にピーク中央値を持つスペクトルとして観察される。さらに、データベースの強度が最大である面方位のピーク強度に対して、データベースの2番目及び3番目のピーク強度を持つスペクトルの強度と比をとった場合に、一般に測定されたスペクトルがデータベースの2θ位置に対して±1°に収まり、ピーク強度比はデータベース比の0.3~3倍の値となる。
また、上記関係から外れた場合、例えば、データベース中の最大強度を持つピークに対して、測定値は同2θ位置に観察されるピークが最大強度となっていない場合、貴金属酸化物層は特定の面に配向していることが多い。
貴金属酸化物層は、安定性、応力緩和の面から、多結晶が好ましく、ショットキーバリアのバラツキの観点より、ランダム配向が好ましい。
特定の面配向成分の割合が大きい場合、表面に段差ができやすく、また弱配向成分が面内で安定しないため、実質的なショットキーバリアが低下してしまうおそれがある。
貴金属酸化物層のキャリア濃度は1×1018cm-3以上が好ましい。1×1018cm-3以上であれば、金属酸化物半導体層との接触は片側段差接合となり、高速応答等のショットキーダイオードの特長が発現できる傾向にある。キャリア濃度は、例えばホール測定等で求めることができる。
貴金属酸化物層の界面粗さは、5nm以下であることが好ましく、2nm以下がより好ましい。これにより、ショットキーバリアの界面でのゆらぎが低減でき実質的に高いショットキー障壁を得ることができる。
貴金属酸化物層の界面粗さは、例えば断面TEMを用いて、測定することができる。
具体的には、断面TEMを3カ所撮影し、貴金属酸化物層と金属酸化物半導体層の界面の凹凸をトレースし、このトレースした線をJISB0601-2001に規格された二乗平均平方根粗さ(RMS)の算出方法に準拠して、貴金属酸化物層の界面の粗さを求めることができる。断面TEMは、貴金属酸化物層と金属酸化物半導体の界面のトレース線を引いたときに、極大値を5つ以上もち、かつ、隣り合う極大値と極小値の差が明瞭に判断できる倍率で取得することが好ましい。
貴金属酸化物層の比抵抗は、1×10-2Ω・cm以下であることが好ましく、1×10-3~1×10-5Ω・cmがより好ましい。これにより、貴金属酸化物層の抵抗によらずデバイス設計ができる。ここで、比抵抗は、抵抗率あるいは電気抵抗率と同一の意味であり、名称によって物性値としての違いが生ずるものではない。
貴金属酸化物層の比抵抗は、例えばファンデルポー法を用いて、測定することができる。直接電気測定によって測定してもよい。
貴金属酸化物層の貴金属酸化物の仕事関数は、4.8eV以上であることが好ましく、5.0~6.0eVがより好ましい。これにより、金属酸化物半導体との仕事関数差が大きくなり、高ショットキーバリアハイトの構造物を形成できる。
貴金属酸化物層の貴金属酸化物の仕事関数は、例えばX線光電子分光法(XPS)、紫外光電子分光法(UPS)、大気光電子分光法、ケルビンプローブ顕微鏡(KPM)を用いて、測定することができる。
本発明の構造物は空乏領域を有することが好ましく、金属酸化物半導体層の、前記貴金属酸化物層に隣接する部分に、空乏領域を有することがより好ましい。空乏領域の厚さは、印加電圧の正負、大きさにもよって異なるが、空乏領域の最大厚さが、金属酸化物半導体層の膜厚と同一であることが好ましい。金属酸化物半導体層の膜厚の50~100%が好ましく、70~100%がより好ましい。成膜条件等によっては、空乏領域の厚さが金属酸化物半導体層の膜厚を超えてもよく、空乏領域の最大厚さが、金属酸化物半導体層の膜厚の110%でもよい。空乏領域の厚さは、例えばCV(容量-電圧)測定より求めることができる。
金属酸化物半導体層が2層以上の場合、空乏領域の厚さは、貴金属酸化物層に隣接する金属酸化物半導体層において、上記範囲でもよく、2層以上の層の全層の合計の膜厚に対して、上記範囲でもよい。
金属酸化物半導体層及び貴金属酸化物層のショットキー界面の炭素濃度は、2×1019cm-3以下であることが好ましく、1×1012~2×1019cm-3がより好ましい。これにより、金属酸化物半導体層及び貴金属酸化物層の良好な界面が形成でき、安定性を高く、バラツキを低く、実質的なショットキーバリア障壁を高くできる。
ショットキー界面での炭素濃度は、例えば2次イオン質量分析法(SIMS)のデプスプロファイルを用いて、測定することができる。
貴金属酸化物層と、金属酸化物半導体層との、ショットキー障壁高さは0.7eV以上であることが好ましく、1.0~2.0eVがより好ましい。これにより、整流特性を向上させることができる。
本発明の構造物において、順方向バイアス印加時のダイオード理想係数が1.5以下であることが好ましく、1.0~1.3がより好ましい。これにより、低消費電力なデバイスが設計しやすくなる。
ショットキー障壁高さ及び順方向バイアス印加時のダイオード理想係数は、熱電子放出モデルに沿い、半導体抵抗、電極抵抗及び接触抵抗等のショットキーバリア以外の抵抗成分がバイアス依存性をもたない場合、例えば、以下により求めることができる。
下記(1)式が測定電流値Iと印加電圧Vとの間に成立する。(1)式より電流値と電圧値のlnI-Vプロットのグラフを描き、50mV~1000mV程度の直線性の良い部分にて接線を引くことで、V=0と接線の切片よりIを求めることができる。より詳細には、文献(Appl. Phys. Lett.,49,85,1986)に示されているようにCheungプロットを用いて、R成分の影響を排除してIを求めることができる。
Figure 0007145077000001
I:測定電流値[A]
:飽和電流[A]
R:金属酸化物半導体及び電極等による接触抵抗[Ω]
n:ダイオード理想係数
k:ボルツマン定数(8.617×10-5eV/K)
T:測定時のサンプル温度(K)
q:素電荷[1.602×10-19C]
V:印加電圧[V]
は飽和電流を表し、0V印加時の電流値に相当する。一方、飽和電流値とショットキー障壁高さには、(2)式の関係が成立する。
Figure 0007145077000002
Φbo:ショットキー障壁高さ[eV]
A:ダイオード実効面積[cm
**:リチャードソン係数[Acm-2-2
ここで、リチャードソン係数は半導体の有効質量値に依存し、有効質量が1の場合、120Acm-2-2となる。金属酸化物半導体層の金属酸化物がInGaZnO(1:1:1)の場合、有効質量が0.3と報告されているので、A**を36Acm-2-2とみなすことができる。リチャードソン係数が既知の薄膜の場合は、(3)式より、室温測定から求めたIを用いショットキー障壁高さを求めることができる。
Figure 0007145077000003
リチャードソン定数が不明な場合、温度依存性よりA**及びΦboを求めることができる。各温度から得られたln(I/T)を1/kTプロット(アンダーソンプロット)することより、(2)式が示すように、アンダーソンプロットの切片よりA**が、傾きよりΦboを求めることができる。
ダイオード理想係数は、(1)式を微分変形した(4)が示すように、lnI-Vのプロットの50mV~1000mV程度の直線性の良い部分の傾きより求めることができる。
Figure 0007145077000004
また、熱電子放出モデルに沿い、半導体抵抗がバイアス依存性(SCLC伝導)をもつ場合、ショットキー障壁高さ及び順方向バイアス印加時のダイオード理想係数は、例えば、以下により求めることができる。
文献(J. Appl. Phys.,104,123706,2008)を参考にして、初期フリーキャリア濃度の存在を仮定した、指数関数型トラップ介在のSCLCモデルのシミュレーションにより、各パラメータを求めることができる。
Figure 0007145077000005
上記(6)式は、電流一定の式に、オーミック電極からの距離xにおける初期キャリア濃度及びオーミック電極側より注入されたフリーキャリアを加味した電流密度を表す式である。eは素電荷であり、uは移動度である。n0及びni,c(x)は初期フリーキャリア濃度及び距離xにおける注入電子のうち、伝導に関与する電子の濃度である。また(7)式はポアソン方程式であり、注入された全電子量に応じて、電界Eの変化が、位置xにおける注入されたフリーキャリア及びトラップされたキャリアにより連続的に変化することを意味している。(8)、(9)は境界条件であり、Lは半導体層の膜厚、EaはX=0~xにおける最大電界強度である。(10)式は指数関数型トラップ仮定した場合の、位置xにおける注入電子のうちトラップされている電子濃度を表す。Nは伝導度端からフェルミ準位までに存在するトラップ準位濃度であり、Nは有効状態密度である。Tは特性温度、n(x)は位置xにおけるフリーキャリア濃度である。
(6)~(10)式にて、n、T、Nをパラメータとし、誘電率ε、移動度u、有効状態密度Nは別測定より求めた値を用いる、温度及び膜厚は既知とする。これより、ショットキーバリアが存在しない場合のI-Vsemi特性つまり半導体に起因する可変抵抗値R(Vsemi)を求めることができる。ここで、印加電圧Vは、V=Vshottky+Vsemiと見なせるので、(1)式のV-IRの項をV-Vsemiとし、シミュレーションから求まるIに対するVsemi関係を利用する。具体的には、実験から求めたI-V特性に対して、(1)式にVsemiを導入し、Φbo、nをさらなるフィッテングパラメータとして、数値シミュレーションにより、n、T、N、Φbo、nを同時に求めることができる。これより、Φbo、nを求めることができる。
本発明の構造物は、基板や電流取出し電極との接触抵抗の低減や、密着性を向上させるために、貴金属酸化物層の、金属酸化物半導体層と反対の側に、1以上の組成の異なる金属や金属酸化物からなる層を含むことができる。
本発明の構造物は、貴金属酸化物層と隣接して、金属酸化物半導体層と反対の側に、さらに、貴金属層を含んでもよい。これにより、貴金属酸化物層の還元を防止することができる。
貴金属層の金属元素としては、例えばPd、Mo、Pt、Ir、Ru、Au、Ag、Ni、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh、Coやこれらの2以上の合金が挙げられる。1種単独で用いてもよく、2種以上を組み合わせてもよい。
また、貴金属層の金属元素として、貴金属酸化物層の金属元素と同一の金属元素を用いることが好ましい。貴金属層と貴金属酸化物層の組み合わせ(貴金属層/貴金属酸化物層)としては、例えば、Pd/PdO、Pt/PtO、Ir/IrO、Ru/RuO等が挙げられる。同一の金属元素の組み合わせを用いることで、貴金属酸化物層と貴金属層の界面で接触抵抗が生じにくく、低抵抗性に優れたショットキー接合をすることができる。
貴金属層の膜厚は、通常1nm~1μmであり、好ましくは10nm~500nmであり、より好ましくは20nm~200nmであり、特に好ましくは25nm~100nmである。上記範囲の場合、貴金属酸化物層と隣接して、金属酸化物半導体層と反対の側からの影響による還元を抑制でき、かつ貴金属酸化物層の平坦性を向上することができる。
本発明の構造物は、貴金属層と隣接して、貴金属酸化物層の反対の側に、さらに、低抵抗卑金属層を含んでもよい。
これにより、基板と貴金属酸化物層の相互作用を防止し、接触抵抗を低減することができる。また、貴金属酸化物層の基板への密着性を改善し、貴金属酸化物層の表面平滑性を向上させることができる。
低抵抗卑金属層の金属元素としては、Ti、Mo、Ag、In、Al、W、Co及びNi、これらの2以上の合金又はこれらの2以上のシリサイド等が挙げられる。好ましくは、Si含有基板と組み合わせたときに低抵抗なシリサイドを形成するTi、Mo、Ag、In又はAlであり、より好ましくは、低抵抗かつ貴金属酸化物と組み合わせたときに良好なショットキー接触を形成するTi又はMoである。
低抵抗卑金属層の厚さは、通常1nm~1μmであり、好ましくは2nm~100nmであり、より好ましくは5nm~50nmである。上記範囲の場合、十分な密着性を持ち、抵抗の増加が少ない傾向がある。
本発明の構造物は、さらに、オーミック電極層を有してもよい。オーミック電極層と貴金属酸化物層が接触しないことが好ましい。
これにより、整流特性制御や空乏領域の厚さを制御することができる。
オーミック電極層は、1層又は2層以上が好ましい。3層以上、又は4層以上でもよい。通常、5層以下である。
オーミック電極層の材料は、金属酸化物半導体層と良好なオーミック接続ができれば、特に限定されないが、好ましくはTi、Mo、Ag、In、Al、W、Co及びNiからなる群から選択される1以上の金属元素(合金を含む)又はこれらの1以上の金属元素の化合物(酸化物等)であり、より好ましくはMo、Ti、Au、Ag、In及びAlからなる群から選択される1以上の金属元素(合金を含む)又はその化合物である。
また、オーミック電極層を2以上の層で構成することもできる。例えば、金属酸化物半導体層に接する方に、Mo電極層を用い、さらに低抵抗金属であるAuやAl等の金属層を厚く積層し、この層をワイヤボンディングの土台とすることができる。オーミック電極層を用いることで、電力ロスなく電流を取り出すことができる。
オーミック電極層の膜厚は通常1nm~5μmである。好ましくは、5~1000nmであり、より好ましくは10~500nmである。
オーミック電極層は、2層以上の場合には、各層の膜厚が上記範囲でもよく、2層以上の層の全層の合計の膜厚が上記範囲でもよい。
本発明の構造物は、貴金属酸化物層の、金属酸化物半導体層と反対の側に、さらに、基板(支持基板)を含んでもよい。
基板としては、特に限定されず公知の物を使用でき、導電性基板、半導体基板、絶縁性基板等が挙げられる。
絶縁性基板では、圧電特性や光学応用が可能な基板でもよい。また、基板上に回路、多層構造を有した基板を用いてもよい。例えば電子回路を有した電気機器、車両又は動力機関を基板として用いてもよい。
導電性基板として、半導体基板に高濃度なドーピング処理を施した、シリコン単結晶基板、シリコン多結晶基板、シリコン結晶基板等、従来公知の表面平滑性に優れた基板を用いることができる。
また、SiC基板、GaN基板、GaAs基板等を用いてもよい。
また、Al、Cu、Ni、SUS(ステンレス鋼)、Au、Ag、W、Ti等の金属基板を用いてもよい。
また、絶縁性基板の表面に導電層を形成して導電性を持たせた基板を用いてもよい。
量産性やコストの観点から、導電性基板として、シリコン基板が好ましい。シリコン基板は、n型、i型、p型でもよく、縦方向に電流を流す場合は、電気抵抗の小さいn型又はp型が好ましい。ドーパントとしては、従来公知のB、P、Sb等を用いることができる。特に抵抗を下げる場合は、Asや赤リンをドーパントとしてもよい。
半導体基板は、貴金属層又は低抵抗卑金属層と接触して配置してもよい。
半導体基板の材料は、表面の平滑性が保たれていれば、特に限定されない。
半導体基板としては、キャリア濃度を1×1018cm-3以下に調整したSi基板、GaN基板、SiC基板、GaP基板、GaAs基板、ZnO基板、Ga基板、GaSb基板、InP基板、InAs基板、InSb基板、ZnS基板、ZnTe基板、ダイヤモンド基板等を用いることができる。
半導体基板は単結晶であってもよいし、多結晶であってもよい。また、非晶質基板又は非晶質を部分的に含む基板でもよい。導電性基板、半導体基板、絶縁性基板の上に、化学気相成長(CVD)等の手法を用いて半導体膜を形成した基板を使用してもよい。
絶縁性基板は、絶縁性を有する基板であれば特に制限はなく、一般に用いられているものを任意に選択できる。
例えば、石英ガラス、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、アルミノシリケートガラス等の、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板、及び本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板(例えばポリイミド基板)等を用いることができる。プラスチック基板の場合、フレキシブル性があってもよい。
また、絶縁性基板として、誘電性基板も用いてもよい。誘電性基板としては、ニオブ酸リチウム基板、タンタル酸リチウム基板、酸化亜鉛基板、水晶基板、サファイア基板等が挙げられる。
さらに、ステンレス合金等の金属基板の表面に絶縁膜や誘電膜を設けた基板を用いてもよい。また基板に下地膜として絶縁膜を形成してもよい。下地膜として、CVD法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、又は窒化酸化珪素膜等の単層又は積層を形成できる。
基板として、上述の導電性基板、半導体基板又は絶縁性基板上に、複数の材料からなる任意の構造、層構造、回路、配線、電極等を有する基材を用いてもよい。
任意の構造の材料としては、例えば、大規模集積回路(LSI)上のバックエンドオブラインを形成する金属、層間絶縁膜等の様々な金属や絶縁物の複合材料が挙げられる。
層構造の層としては、特に限定されず、電極層、絶縁層、半導体層、誘電体層、保護膜層、応力緩衝層、遮光層、電子/ホール注入層、電子/ホール輸送層、発光層、電子/ホールブロッキング層、結晶成長層、密着性向上層、メモリ層液晶層、キャパシタ層、蓄電層等の公知の層を用いることができる。
電極層としては、一般にAl層、Si層、Sc層、Ti層、V層、Cr層、Ni層、Cu層、Zn層、Ga層、Ge層、Y層、Zr層、Nb層、Mo層、Tc層、Ru層、Rh層、Pd層、Ag層、Cd層、In層、Sn層、Sb層、Te層、Hf層、Ta層、W層、Re層、Os層、Ir層、Pt層、Au層、これらの層の金属を1以上含む合金層、及び酸化物電極層等が挙げられる。酸化物半導体やSi等の半導体のキャリア濃度を増加して、電極層に用いることも可能である。
絶縁層としては、一般にAl、Si、Sc、Ti、V、Cr、Ni、Cu、Zn、Ga、Ge、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Hf、Ta、W、Re、Os、Ir、Pt及びAuからなる群から選択される1以上の金属を含む酸化物絶縁膜、窒化膜等が挙げられる。
半導体層としては、Si層、GaN層、SiC層、GaP層、GaAs層、GaSb層、InP層、InAs層、InSb層、ZnS層、ZnTe層、ダイヤモンド層、Ga、ZnO、InGaZnO等の酸化物半導体層、ペンタセン等の有機半導体層等、単結晶、多結晶、アモルファスの結晶状態によらず広く挙げられる。
誘電体層としては、ニオブ酸リチウム層、タンタル酸リチウム層、酸化亜鉛層、水晶基板層、サファイア層、BaTiO層、Pb(Zr,Ti)O(PZT)層、(Pb,La)(Zr,Ti)O(PLZT)層、Pb(Zr,Ti,Nb)O(PZTN)層、Pb(Ni,Nb)O-PbTiO(PNN-PT)層、Pb(Ni,Nb)O-PbZnO(PNN-PZ)層、Pb(Mg,Nb)O-PbTiO(PMN-PT)層、SrBiTa(SBT)層、(K,Na)TaO層、(K,Na)NbO層、BiFeO層、Bi(Nd,La)TiO層(x=2.5~3.0)、HfSiO(N)層、HfO-Al層、La層、La-Al層等が挙げられる。
保護膜層の膜としては、無機物、有機物問わず、絶縁性に優れ、水等の透過性が低い膜が挙げられる。保護膜層としては、例えば、SiO層、SiN層(x=1.20~1.33)、SiON層、Al層等が挙げられる。
応力緩衝層としては、AlGaN層等が挙げられる。
遮光層としては、例えば金属、金属-有機物等を含むブラックマトリックス層、カラーフィルタ層が挙げられる。
電子/ホール注入層としては、酸化物半導体層、有機半導体層等が挙げられる。
電子/ホール輸送層としては、酸化物半導体層、有機半導体層等が挙げられる。
発光層としては、無機半導体層、有機半導体層等が挙げられる。
電子/ホールブロッキング層としては、酸化物半導体層等が挙げられる。
基材としては、発電デバイス、発光デバイス、センサ、電力変換デバイス、演算デバイス、保護デバイス、オプトエレクトロニクスデバイス、ディスプレイ、メモリ、バックエンドオブラインを有する半導体デバイス、蓄電デバイス等が挙げられる。
層構造の層は、単層でもよく、2以上の層でもよい。
本発明の構造物の逆方向電圧印加時の耐圧は、0.5MV/cm以上であることが好ましく、0.6~5.0MV/cmがより好ましい。これにより、高耐圧なデバイスを設計しやすくなる。
また、耐圧のばらつきは、0.1MV/cm以下であることが好ましい。
例えば、耐圧は、逆方向電圧印加時のブレークダウン電圧を測定し、ブレークダウン電圧を、金属酸化物半導体層の膜厚で割り、算出することができる。耐圧のばらつきは、例えば同一プロセス同一基板上で測定した50点以上の耐圧の標準偏差値とする。
本発明の構造物において、0.2MV/cmの逆バイアス印加時に電流密度が1×10-6A/cm以下であることが好ましく、1×10-7~1×10-13A/cmがより好ましい。これにより、低リークかつ低ノイズなデバイスを設計しやすくなる。
本発明の構造物において、順方向バイアスが5V以下で、電流密度が1000A/cmに達することが好ましく、5000~100000A/cmに達することがより好ましい。これにより、低抵抗なデバイスを設計しやすくなる。
各層の成膜方法は特に限定されないが、熱CVD法、触媒化学(CAT)-CVD法、光CVD法、ミストCVD法、有機金属(MO)-CVD法、プラズマCVD法等のCVD法、MBE、原子層堆積装置(ALD)等の原子レベル制御の成膜方法、イオンプレーティング、イオンビームスパッタリング、マグネトロンスパッタリング、DCスパッタリング、パルススパッタリング等の物理気相成長(PVD)法、ドクターブレード法、射出法、押出し法、熱間加圧法、ゾルゲル法、エアロゾルデポジション法等の従来公知のセラミックス工程を用いる方法、塗布法、スピンコート法、印刷法、スプレー法、電着法、メッキ法、ミセル電解法等の湿式法等を用いることができる。
貴金属酸化物層の成膜方法としては特に限定されないが、酸素含入雰囲気下で、所望の金属ターゲットの反応性スパッタを行なう方法を、好適に用いることができる。
金属酸化物半導体層の成膜方法は、特に限定されないがスパッタリングが好ましい。
金属酸化物半導体層の成膜(導入)ガスは、希ガス、酸素、水素及び水の少なくとも1種類以上を選択することが好ましい。希ガスとしては、Ar、He等が挙げられる。
金属酸化物半導体層を、水素又は水を導入した雰囲気中で、成膜することが好ましい。これにより、金属酸化物半導体層をランダム配向にすることができる。
貴金属酸化物層の成膜の雰囲気としては、導入ガス流量の50%以上(より好ましくは70~100%)が酸素であることが好ましい。これにより、安定な貴金属酸化物層を形成でき、ショットキーバリアの安定性を向上することができる。
スパッタリングターゲットと基板距離(TS間隔)は好ましくは、10mm~200mmである。10mm未満の場合、放電ができないおそれがある。200mmを超える場合、半導体の膜質が疎になり、特性温度が大きな膜になるおそれがある。
貴金属酸化物層及び金属酸化物半導体層の成膜後、アニールを行うことが好ましい。アニール温度は、220~500℃が好ましく、250~450℃がより好ましい。これにより、金属酸化物半導体層に起因する信頼性及び安定性を向上できる。
貴金属酸化物層及び金属酸化物半導体層をスパッタリングによって連続で成膜するか、又は、貴金属酸化物層の成膜と、金属酸化物半導体層の成膜との間を、真空又は不活性の雰囲気とすることが好ましい。
これにより、界面の清浄度を保った状態で構造体を作製することができる。
不活性の雰囲気としては、Ar、N等の雰囲気が挙げられる。真空は、大気圧よりも1/100気圧以下になっていることが好ましく、スパッタリングチャンバーの背圧程度の圧力があることがより好ましい。貴金属酸化物層及び金属酸化物半導体層の界面の炭素濃度を上昇させない範囲で、プロセス途中にプラズマ処理等を含んでもよい。
これにより、安定したショットキー界面を形成することができる。
本発明の構造物の一実施形態を模式的に示した断面図を、図1に示す。
図1では、構造物1において、基板10の上に、低抵抗卑金属層20、貴金属層30、貴金属酸化物層40、金属酸化物半導体層50、第1のオーミック電極層60及び第2のオーミック電極層61がこの順で積層されている。
第1のオーミック電極層60及び第2のオーミック電極層61は、横方向への引き出しを考慮して、長くてもよい。
基板10が絶縁性基板又は半導体基板の場合、低抵抗卑金属層20及び貴金属層30は横方向への引き出しを考慮して、長くてもよい。基板10が導電性基板の場合、裏面に取り出し電極層を有してもよい。取り出し電極層は1層でもよく、2層以上でもよい。基板10の裏面の取り出し電極は導電性の観点から、金属が望ましい。
また、各層間を電気的に絶縁する層間絶縁膜を有してもよい。層間絶縁膜の形成方法によっては、各層が横方向に段差を有してもよい。各層間の一部が短絡され、残りの部分が層間絶縁膜によって絶縁されていてもよい。
第1のオーミック電極層60が金属酸化物半導体層50に接する領域は、金属酸化物半導体層50の端部まで及ばないことが好ましい。さらに、第1のオーミック電極層60が金属酸化物半導体層50に接する領域が、金属酸化物半導体層50の端部まで及ばず、かつ、積層面に対し垂直方向から見た場合に、第1のオーミック電極層60が金属酸化物半導体層50に接する領域の端部が、貴金属酸化物層40が金属酸化物半導体層50に接する領域の端部よりも内側に存在していることが好ましい。上記の配置であれば、リーク電流をより抑制できる。
本発明の構造物の他の実施形態を模式的に示した図を、図2~9に示す。
図2では、構造物2において、導電性基板11の上に、低抵抗卑金属層20、貴金属層30、貴金属酸化物層40、金属酸化物半導体層50、第1のオーミック電極層60及び第2のオーミック電極層61がこの順で積層されている。
第1のオーミック電極層60及び第2のオーミック電極層61は、横方向への引き出しを考慮して、長くてもよい。
図3では、構造物3において、導電性基板11の上に、低抵抗卑金属層20、貴金属層30、貴金属酸化物層40、第1の金属酸化物半導体層51、第2の金属酸化物半導体層52、第1のオーミック電極層60及び第2のオーミック電極層61がこの順で積層されている。
第1のオーミック電極層60及び第2のオーミック電極層61は、横方向への引き出しを考慮して、長くてもよい。
図4では、構造物4において、導電性基板11の上に、第1のオーミック電極層(接合層)62、第2のオーミック電極層(コンタクトメタル層)63、金属酸化物半導体層50、貴金属酸化物層40、貴金属層30、低抵抗卑金属層20及びキャップメタル70がこの順で積層されている。
低抵抗卑金属層20及びキャップメタル70は、横方向への引き出しを考慮して、長くてもよい。
図5では、構造物5において、導電性基板11の上に、第1のオーミック電極層(接合層)62、第2のオーミック電極層(コンタクトメタル層)63、金属酸化物半導体層50、貴金属酸化物層40、貴金属層30、低抵抗卑金属層20及びキャップメタル70がこの順で積層されている。尚、導電性基板11と金属酸化物半導体層50との間の、第1のオーミック電極層(接合層)62及び第2のオーミック電極層(コンタクトメタル層)63がない部分を層間絶縁膜80で埋めており、第2のオーミック電極層63が金属酸化物半導体層50に接する領域が、金属酸化物半導体層50の端部まで及ばず、かつ、積層面に対し垂直方向から見た場合に、貴金属酸化物層40が金属酸化物半導体層50に接する領域の端部よりも、第2のオーミック電極層63が金属酸化物半導体層50に接する領域の端部が、内側に存在する。
低抵抗卑金属層20及びキャップメタル70は、横方向への引き出しを考慮して、長くてもよい。
図6では、構造物6において、ガラス基板12の上に、低抵抗卑金属層20、貴金属層30、貴金属酸化物層40、金属酸化物半導体層50、第1のオーミック電極層60及び第2のオーミック電極層61がこの順で積層されている。
第1のオーミック電極層60及び第2のオーミック電極層61は、横方向への引き出しを考慮して、長くてもよい。
図7では、構造物7において、ガラス基板12の上に、低抵抗卑金属層20、貴金属層30、貴金属酸化物層40、第1の金属酸化物半導体層51、第2の金属酸化物半導体層52、第1のオーミック電極層60及び第2のオーミック電極層61がこの順で積層されている。
第1のオーミック電極層60及び第2のオーミック電極層61は、横方向への引き出しを考慮して、長くてもよい。
図8では、構造物8において、ガラス基板12の上に、第1のオーミック電極層(接合層)62、第2のオーミック電極層(コンタクトメタル層)63、金属酸化物半導体層50、貴金属酸化物層40、貴金属層30、低抵抗卑金属層20及びキャップメタル70がこの順で積層されている。
低抵抗卑金属層20及びキャップメタル70は、横方向への引き出しを考慮して、長くてもよい。
図9では、構造物9において、ガラス基板12の上に、金属酸化物半導体層50が積層され、金属酸化物半導体層50上に、貴金属酸化物層40とオーミック電極層64が間隔をあけて配置されている。
また、図10A、図10C及び図10Eは、本発明の構造物の他の実施形態を模式的に示した断面図であり、図10B、図10D及び図10Fは、本発明の構造物の他の実施形態を模式的に示した平面図である。
図10Aは、本発明の構造物の他の実施形態を模式的に示した断面図であり、図10Bは、基板とポリイミドを除いた図10Aの平面図である。
図10Aでは、構造物101において、ガラス基板12の上に、低抵抗卑金属層20、貴金属層30、貴金属酸化物層40、金属酸化物半導体層50がこの順で積層され、ポリイミド81が形成された後、ポリイミド81が開口され、さらに、第1のオーミック電極層60及び第2のオーミック電極層61がこの順で積層されている。
図10Bは、図10Aのガラス基板12とポリイミド81を除いた平面図であり、図10Bの破線の部分の断面図が、図10Aである。
図10Cは、本発明の構造物の他の実施形態を模式的に示した断面図であり、図10Dは、基板とポリイミドを除いた図10Cの平面図である。
図10Cでは、構造物102において、ガラス基板12の上に、低抵抗卑金属層20、貴金属層30、貴金属酸化物層40、金属酸化物半導体層50がこの順で積層され、ポリイミド81が形成された後、ポリイミド81が開口され、さらに、第1のオーミック電極層60及び第2のオーミック電極層61がこの順で積層されている。
図10Dは、図10Cのガラス基板12とポリイミド81を除いた平面図であり、図10Dの破線の部分の断面図が、図10Dである。
図10Eは、本発明の構造物の他の実施形態を模式的に示した断面図であり、図10Fは、基板とポリイミドを除いた図10Eの平面図である。
図10Eでは、構造物103において、ガラス基板12の上に、低抵抗卑金属層20、貴金属層30、貴金属酸化物層40、金属酸化物半導体層50がこの順で積層され、ポリイミド81が形成された後、ポリイミド81が開口され、さらに、第1のオーミック電極層60及び第2のオーミック電極層61がこの順で積層されている。
図10Fは、図10Eのガラス基板12とポリイミド81を除いた平面図であり、図10Fの破線の部分の断面図が、図10Eである。
図1から図10の素子を多段連結して用いることもできる。2以上の同一素子を基板面内上に複数用意して、他方のオーミック電極に一方の貴金属酸化物層が電気的に直列接続するようにして、各素子に印加電圧が分配される回路設計にすることもできる。また、他方のオーミック電極に一方のオーミック電極を接続した回路構成を利用することもできる。加えて、他方の貴金属酸化物層に一方の貴金属酸化物層が電気的に接続する回路構成も可能である。素子及び上記のような回路構成を複数段並列接続して用いることも可能である。これらの素子の接続を組みあわせることにより、電圧印加した際の立ち上がり電圧の調整や耐圧調整及び波形分離等が可能になる。
本発明の構造物は、パワー半導体素子、(整流)ダイオード素子、ショットキーバリアダイオード素子、静電気放電(ESD)保護ダイオード、過渡電圧保護(TVS)保護ダイオード、発光ダイオード、金属半導体電界効果トランジスタ(MESFET)、接合型電界効果トランジスタ(JFET)、金属酸化膜半導体電界効果トランジスタ(MOSFET)、ショットキーソース/ドレインMOSFET、アバランシェ増倍型光電変換素子、固体撮像素子、太陽電池素子、光センサ素子、タッチセンサ素子、表示素子、抵抗変化メモリ、保護素子、電力変換素子、演算素子等の半導体素子に用いることができる。特に、電力ロスなく電流を取り出せるため、パワー用途にも適している。半導体素子はショットキーバリアダイオード、ジャンクショントランジスタ(JFET)、電界効果トランジスタに用いることができる。この素子、ショットキーバリアダイオード、ジャンクショントランジスタを用いた電子回路は、電気機器、電子機器、車両、動力機関等に用いることができる。
本発明の構造物は、支持基板上に回路、多層構造を有するものと組み合わせてもよい。その場合、発電デバイス、発光デバイス、センサ、電力変換デバイス、演算デバイス、保護デバイス、オプトエレクトロニクス、ディスプレイ及びメモリの一部又はその組み合わせとして利用できる。
基板上に回路、多層構造を有するものとして、Si基板上に多層配線を有するバックエンドオブライン構造、抵抗変化メモリ、ロジックIC等が挙げられる。また、誘電体基板上に形成された高周波デバイスと組み合わせてもよい。
実施例1
電気抵抗率1mΩ・cmのn型Si基板(直径4インチ、Pドープ)をスパッタリング装置CS-200(株式会社アルバック製)に装着し、雰囲気を真空にした。低抵抗卑金属層としてTiを15nm成膜した。成膜条件は、DC300W、Ar雰囲気にて0.5Pa、100秒間とした。
続いて、貴金属層としてPdを50nm成膜した。成膜条件は、DC300W、Ar雰囲気にて0.5Pa、60秒間とした。
次に貴金属酸化物層としてPdOを40nm成膜した。成膜条件は、DC300W、O雰囲気にて0.5Pa(導入ガス流量中、100%が酸素)、270秒間とした。
金属酸化物半導体層として、金属酸化物半導体InGaZnO(1:1:1)を200nm成膜した。成膜条件は、DC300W、Ar99%、HO1%の混合ガス雰囲気にて0.5Pa、780秒間とした。
低抵抗卑金属層から金属酸化物半導体層までの成膜は、CS-200にセットした3種類の4inchターゲットを用いて、n型Si基板を装着し真空にした後、基板を取り出すことなく一貫成膜した。
成膜後、この基板を取り出し、電気炉によって空気中300℃の条件で1時間アニールした。この基板を再度エリアマスク(直径500μm成膜用)とともにCS-200にセットした後、第1のオーミック電極層としてMo150nmを、第2のオーミック電極層としてAu500nmを積層成膜し(第1のオーミック電極層及び第2のオーミック電極層をまとめて、オーミック電極層とよぶ。)、素子(構造物)を得た。成膜条件は、DC100W、Ar雰囲気0.5Paとした。
尚、裏面に測定用の取り出し電極としてTiを100nm成膜した。成膜条件は、CS-200を用い、DC300W、Ar雰囲気にて0.5Pa、700秒間とした。
尚、得られた素子は図1に示す構造である。
各層の膜厚は、断面TEMにより測定した。図11の「200nm」に、実施例1の素子の断面TEMを示す。図11の「100nm」、「500nm」及び「1000nm」は、後述の実施例2~4の断面TEMである。図11の点線部は実施例1(金属酸化物半導体層が200nmの場合)のオーミック電極層と金属酸化物半導体層の界面の拡大図、及び貴金属酸化物層と金属酸化物半導体層の界面の拡大図である。
断面TEM測定の際に、貴金属酸化物層の平均結晶粒径が、貴金属酸化物層の膜厚以下であることを確認した。実施例1の素子の断面TEMの拡大図を図12及び13に示す。
得られた素子について、E4980(キーサイト・テクノロジー社製)を用いて、CV(容量-電圧)測定を行い、空乏領域の厚さを求めた。測定周波数は1kHzを用い、AC振幅は0.03Vとした。
実施例1及び後述の実施例2~4の素子のCV測定の結果を、図14に示す。
図14中、○で表記されているグラフの内、一番下のグラフは実施例2の素子のCV測定の結果であり、下から順に、実施例1の素子のCV測定の結果、実施例3の素子のCV測定の結果、一番上のグラフは実施例4の素子のCV測定の結果である。
実施例1において、空乏領域の厚さは、210nmであった。
破線は、後述の図15及びその温度依存性結果より取得したVshottkyに対応する空乏領域の厚みの変化を表す。J. Appl. Phys. 104,123706,2008を参考にして、初期フリーキャリア濃度の存在を仮定した、指数関数型トラップ介在のSCLCモデルよりシミュレーションに沿って解析した。
ここで、逆方向電圧印加時の最小の容量値Cminより、C/A=ε×ε/dの関係式を用い、空乏領域の厚さd(nm)を求めた。
Cは容量値(F)であり、Aは電極の実効面積(cm)であり、εは金属酸化物半導体の比誘電率(InGaZnO(1:1:1)の場合、16)である。比誘電率は膜厚既知であるサンプルのCV測定の膜厚依存性結果から求めたものである。
εは、真空の誘電率(8.854×10-14F/cm)である。
ここで、電極の実効面積Aは、素子の積層面に対し垂直方向から見た場合に、貴金属酸化物層、金属酸化物半導体層及びオーミック電極層が重複する部分の面積を表す。直径500μmのオーミック電極層の面積をAとした。
得られた素子について、貴金属酸化物層と金属酸化物半導体層のショットキー界面での炭素濃度を、SIMSによりADEPT1010(アルバック・ファイ株式会社製)を用いて測定した。
測定は、注目元素にC(カーボン、質量数12)を選択し、一次イオン種Cs、一次イオンの加速エネルギー3keV、二次イオン極性Negativeにて行った。尚、帯電補償は行わず、質量分解能Normalとした。
炭素濃度は、酸化インジウム-酸化スズ(ITO)標準薄膜試料での強度と炭素濃度の比を用い、定量した。
ショットキー界面を、金属酸化物半導体層のGaOの強度値のデプスプロファイル及び貴金属酸化物層のPdOの強度値のデプスプロファイルが交わる箇所とし、その±20nmに存在するCスペクトル(Cのデプスプロファイル)の最大値をショットキー界面での炭素濃度とした。結果を表1に示す。
ショットキー障壁高さ及びダイオード理想係数を、半導体アナライザーB1500(キーサイト・テクノロジー社製)(アト・センス・ユニット(ASU)にて微小電流を測定)を用いて、順方向電流測定を行い、求めた。
室温(25℃)での測定の他に、温度依存性測定を、温調チャックPA200(カスケードマイクロテック社製)を用いて実施した。
実施例1では、Cheungプロットから算出したI及び有効質量0.3を用いて室温でのショットキー障壁高さを求めたところ1.2eVであった。
また、温度依存性よりアンダーソンプロットを実施し、ショットキー障壁高さ及びリチャードソン定数を求めたところ、それぞれ1.24eV、42Acm-2-2となった。ダイオード理想係数は1.2であった。
ショットキー障壁高さとして、Cheungプロットから算出した値を、表1に示す。
実施例1及び後述の実施例2~4のI-V特性評価結果(セミログプロット)を図15に、実施例1及び後述の実施例2~4のI-V順方向特性評価結果(リニアスケール)を図16に、実施例1のI-V順方向温度依存性評価結果(セミログプロット)を図17に、実施例1及び後述の実施例2~4の微分抵抗評価結果(セミログプロット)を図18に、実施例1でのI-V順方向特性評価結果(セミログプロット)及びベキ指数の電圧依存性(挿入図)を図19に(○は実験値、点線はシミュレーション結果)、図17の実験値及びシミュレーション対比を図20に示す。
図15、16及び18において、実施例1~4の結果を、それぞれ「200nm」、「100nm」、「500nm」及び「1000nm」として示す。
図17中、一番下のグラフが298Kのグラフであり、下から順に、308Kのグラフ、318Kのグラフ、323Kのグラフ、328Kのグラフ、333Kのグラフ、338Kのグラフとなっており、一番上のグラフが343Kのグラフである。
図20中、○は実験値、点線はシミュレーション結果を表し、一番下のグラフが298Kの実験値及びシミュレーション結果であり、下から二番目のグラフが323Kの実験値及びシミュレーション結果であり、一番上のグラフが343Kの実験値及びシミュレーション結果である。
図21は実施例1でのI-V順方向特性評価結果(セミログプロット)であり、電流値測定時の印加電圧の分圧関係を示した図である。図示した等価回路のように、ショットキー界面への電圧Vdiodeと金属酸化物半導体層への電圧VSCLCへ分配されることがシミュレーション結果からわかった。図21よりダイオードへ印加される電圧値の詳細が分かるため、ダイオードの理想係数、ショットキー障壁高さのより詳細な値を求めることができた。
石英基板上に、上述の素子の金属酸化物半導体層と同様に、金属酸化物半導体層を成膜し、成膜後のアニールを同様に行い、金属酸化物半導体層付きの石英基板を得た。
得られた実施例1に関する金属酸化物半導体層付きの石英基板及び後述の実施例2~4に関する金属酸化物半導体層付きの石英基板について、UV-VIS装置V-370(日本分光株式会社製)を用い透過スペクトルを測定し、図22に示す、横軸にhv、縦軸に(αhv)1/2をプロットした図を作成した。αは吸収係数であり、hはプランク定数であり、vは入射光の振動数である。実施例1~4の結果を、それぞれ「200nm」、「100nm」、「500nm」及び「1000nm」として示す。
グラフ上のプロットした曲線を描き、変曲点の位置で接線を引き横軸と接線が交わる点を、バンドギャップとした。結果を表1に示す。
石英基板上に、上述の素子の貴金属酸化物層と同様に、貴金属酸化物層を成膜し、貴金属酸化物層付きの石英基板を得た。
得られた貴金属酸化物層付きの石英基板及び上述の金属酸化物半導体層付きの石英基板について、全自動水平型多目的X線回折(XRD)装置SmartLab(株式会社リガク製)を用いて、貴金属酸化物層及び金属酸化物半導体層の結晶構造を測定した。X線はCu-Kα線(波長1.5406Å、グラファイトモノクロメータにて単色化)を使用した。
実施例1及び後述の実施例2~4について、金属酸化物半導体層付きの石英基板のXRDパターン(基板情報を差分した結果)を図23に、実施例1及び後述の実施例2~4について、金属酸化物半導体層付きの石英基板のXRDパターン(図23をさらに金属酸化物半導体層の膜厚で規格化した結果)を図24に示す。
図23中、一番下のグラフが実施例2についてのXRDパターンであり、下から順に、実施例1についてのXRDパターン、実施例3についてのXRDパターン、一番上のグラフが実施例4についてのXRDパターンである。
図24中、一番下のグラフが実施例2についてのXRDパターンであり、下から順に、実施例1についてのXRDパターン、実施例3についてのXRDパターン、一番上のグラフが実施例4についてのXRDパターンである。
貴金属酸化物層及び金属酸化物半導体層の結晶構造の結果を表1に示す。
上述の素子について、化学エッチングによって、貴金属酸化物層を露出させ、斜入射X線のXRD(SmartLab(株式会社リガク製))を用いて、XRDパターンを測定した。XRDパターンを図25に示す。ωはサンプル表面に対するX線の入射角度であり、θは、サンプル表面に対する検出器の角度である。
図25中、一番下のグラフはω=0.3°のXRDパターンであり、下から二番目のグラフはω=0.4°のXRDパターンであり、一番上のグラフがω=0.5°のXRDパターンである。ω=0.3°のXRDパターンは、サンプルに対してX線を最も浅く入射させた測定結果、下地のPdからの信号が重畳せず、貴金属酸化物層のみに由来するスペクトルである。
また、JCPDS(85-0624)を図26の上段に、JCPDS(89-4897)を図26の下段に示す。
これらの結果より、貴金属酸化物はランダム配向の多結晶PdO構造を持つPdOであったと同定した。
上述の素子について、貴金属酸化物層の界面粗さを、断面TEMを用いて、測定した。図27に、実施例1の素子の断面TEMを示す。図27のような領域を3カ所撮影し、貴金属酸化物層と金属酸化物半導体層の界面の凹凸をトレースし、このトレースした線をJISB0601-2001に規格された二乗平均平方根粗さ(RMS)の算出方法に準拠して、貴金属酸化物層の界面の粗さを求めた。結果を表1に示す。
貴金属酸化物層の貴金属酸化物の仕事関数を、大気中光電子分光装置AC-3(理研計器株式会社製)を用いて、測定した。結果を表1に示す。
金属酸化物半導体層の配向を、透過型電子顕微鏡(TEM)を用いて、測定した。結果を表1に示す。
金属酸化物半導体層のキャリア濃度、移動度及び比抵抗、並びに貴金属酸化物層の比抵抗は以下のように測定した。
上述の貴金属酸化物層付きの石英基板及び金属酸化物半導体層付きの石英基板について、基板をそれぞれ1cm四方にカットし、4隅にIn電極を取り付け、室温にてホール効果測定装置Resitest8400(東陽テクニカ製)を用いて、ファンデルポー法により、金属酸化物半導体層及び貴金属酸化物層の比抵抗測定を行った。また、ホール効果測定より、金属酸化物半導体層のキャリア濃度を測定した。金属酸化物半導体層の比抵抗値及びキャリア濃度値を用い、金属酸化物半導体層の移動度を算出した。
上述の素子について、B1500を用いて微分オン抵抗(Ron)を評価した。微分オン抵抗は素子に5Vまで印加した際の最小の微分抵抗(Ron=ΔV/ΔI)とした。結果を表1に示す。
また、0.2MV/cmの逆バイアス印加時の電流密度、及び順方向バイアスを0~5V印加時の電流密度を、B1500を用いて、評価した。結果を表1に示す。
順方向バイアスが5V以下で、電流密度が1000A/cmに達することを、B1500を用いて確認した。
得られた素子の逆方向電圧印加時の耐圧及び耐圧のばらつきを、B1500を用いて評価した。結果を表1に示す。
図28は、実施例1及び後述の実施例2~4の素子(それぞれ「200nm」、「100nm、「500nm」及び「1000nm」として表記)に対応する耐圧の評価結果である。棒グラフの高さは50点以上の素子に対して測定した平均の耐圧値である。エラーバーは標準偏差を表し、緑色の星印は最大耐圧を表す。図29は、図28に対応する実際の絶縁破壊電圧値のヒストグラムであり、図30は、図29を膜厚で規格化した耐圧のヒストグラムである。本結果より、表1の耐圧、耐圧のばらつきを得た。
図29中、左上が実施例2の絶縁破壊電圧値のヒストグラムであり、右上が実施例1の絶縁破壊電圧値のヒストグラム、左下が実施例3の絶縁破壊電圧値のヒストグラム、右下が実施例4の絶縁破壊電圧値のヒストグラムである。
図30中、左上が実施例2の耐圧のヒストグラムであり、右上が実施例1の耐圧のヒストグラム、左下が実施例3の耐圧のヒストグラム、右下が実施例4の耐圧のヒストグラムである。
実施例2~47及び比較例1~14
表1~13に示す条件とし、実施例1と同様にして素子を作製し、評価した。結果を表1~13に示す。
表中、InGaO(1:1)は、金属酸化物半導体の金属元素の比、In:Gaが1:1であることを示す。
また、表中、膜厚の記載のない層については、積層しなかったことを示す。
表中、金属酸化物半導体について、「Ga/InGaZnO(1:1:1)」は、第1の金属酸化物半導体層として、Gaを、第2の金属酸化物半導体層として、InGaZnO(1:1:1)を積層成膜したことを示す。金属酸化物半導体層を積層成膜した場合の、金属酸化物半導体層の結晶構造、配向キャリア濃度、移動度、比抵抗、バンドギャップは記載しない。
表中、支持基板のアルミニウムは、電気抵抗率0.01mΩ・cm未満のアルミニウム基板(直径4インチ)であり、ポリシリコンは電気抵抗率10mΩ・cmのポリシリコン基板(直径4インチ)であり、無アルカリガラスは電気抵抗率∞mΩ・cmのEagleXG基板(直径4インチ)(コーニング社製)であり、ポリイミドは電気抵抗率∞mΩ・cmのポリイミド基板(直径4インチ)である。
また、金属酸化物半導体Gaの比誘電率は14であり、InGaZnO(5:3:2)の比誘電率は19であり、InGaZnO(5:1:4)の比誘電率は20であり、InSnZnO(25:15:60)の比誘電率は21であり、InSnZnO(48.5:15:36.5)の比誘電率は25であり、InGaO(1:1)の比誘電率は17であり、InGaO(93:7)の比誘電率は12である。いずれも、比誘電率は膜厚既知であるサンプルのCV測定の膜厚依存性結果から求めたものである。
実施例2~47の素子について、各層の膜厚測定の際に、貴金属酸化物層の平均結晶粒径が、貴金属酸化物層の膜厚以下であることを確認した。
実施例5~7の素子のI-V特性評価結果(セミログプロット)及び断面図を図31に示す。実施例5~7の素子の微分抵抗-電圧(セミログプロット)を図32に示す。
図31では、「Ga2O3 200nm」が実施例5(43.0V、2.15MV/cm)を示し、「Ga2O3/IGZO 50/300nm」が実施例6(63.0V、1.80MV/cm)を示し、「Ga2O3/IGZO 50/500nm」が実施例7(97.5V、1.77MV/cm)を示す。
図32では、「Ga2O3 200nm」が実施例5を示し、「Ga2O3/IGZO 50/300nm」が実施例6を示し、「Ga2O3/IGZO 50/500nm」が実施例7を示す。
実施例1、8、10及び22並びに比較例2~3の素子のI-V特性評価結果(セミログプロット)を図33に示す。
図33中、「PdO(40)Pd(50)Ti(15)」が実施例1を示し、(PdO(15)Pd(50)Ti(15)が実施例8を示し、「PdO(50)Ti(15)」が実施例10を示し、「PdO(40)」が実施例22を示し、「Ti(15)」が比較例2を示し、「Pd(10)Ti(15)」が比較例3を示す。
実施例1~7の素子のオン抵抗と耐圧の関係を図34に示す。実施例6及び7の素子は単結晶シリコンリミットを達成していることが分かった。
「IGZO 100nm」が実施例2を示し、「IGZO 200nm」が実施例1を示し、「IGZO 500nm」が実施例3を示し、「IGZO 1000nm」が実施例4を示し、「Ga2O3 200nm」が実施例5を示し、「Ga2O3/IGZO 50/300nm」が実施例6を示し、「Ga2O3/IGZO 50/500nm」が実施例7を示す。
Figure 0007145077000006
Figure 0007145077000007
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実施例48
抵抗率1mΩ・cmのn型Si基板(直径4インチ、Pドープ)をCS-200に装着し、雰囲気を真空にした。尚、裏面に測定用の取り出し電極としてTiを100nm成膜している。成膜条件は、CS-200を用い、DC300W、Ar雰囲気にて0.5Pa、700秒間とした。
オーミック電極層としてMo15nmを、成膜した。成膜条件は、DC100W、Ar雰囲気0.5Paとした。
続いて、金属酸化物半導体層として、金属酸化物半導体InGaZnO(1:1:1)を200nm成膜した。成膜条件は、DC300W、Ar99%、HO1%の混合ガス雰囲気にて0.5Pa、780秒間とした。
オーミック電極層から金属酸化物半導体までの成膜は、CS-200にセットした4inchターゲットを用いて、n型Si基板を装着し真空にした後、基板を取り出すことなく一貫成膜した。
次にメタルマスクを用い、直径500μmの電極サイズにパターニングされるように、基板を装着し真空にした後、基板を取り出すことなく、貴金属酸化物層、貴金属層、低抵抗卑金属層を一貫成膜した。
貴金属酸化物層としてPdOを40nm成膜した。成膜条件は、DC300W、O雰囲気にて0.5Pa、270秒間とした。
続いて、貴金属層としてPdを50nm成膜した。成膜条件は、DC300W、Ar雰囲気にて0.5Pa、60秒間とした。
低抵抗卑金属層としてAlを1000nm成膜した。成膜条件は、DC300W、Ar雰囲気にて0.5Pa、6000秒間とした。
成膜後、この基板を取り出し、電気炉によって空気中300℃の条件で1時間アニールし、素子(構造物)を得た。
得られた素子について、実施例1と同様に評価した。結果を表14に示す。
実施例49~51
表14に示す条件とし、実施例48と同様にして素子を作製し、評価した。結果を表14に示す。
表中、膜厚の記載のない層については、積層しなかったことを示す。
表中、オーミック電極層の電極構成について、「In/Mo」は、第1のオーミック電極層として、Moを、第2のオーミック電極層として、Inを積層成膜したことを示す。成膜条件は、In及びMoともDC100W、Ar雰囲気0.5Paとした。Inが上層となるようにし、金属酸化物半導体と接触するようにした。
表中、無アルカリガラスは電気抵抗率∞mΩ・cmのEagleXG基板(直径4インチ)(コーニング社製)である。
実施例48~51の素子について、断面TEMによる、各層の膜厚測定の際に、貴金属酸化物層の平均結晶粒径が、貴金属酸化物層の膜厚以下であることを確認した。
また、CV測定における電極の実効面積A(cm)は、素子の積層面に対し垂直方向から見た場合に、貴金属酸化物層、金属酸化物半導体層及びオーミック電極層が重複する部分の面積を表す。直径500μmの貴金属酸化物層の面積をAとした。
Figure 0007145077000019
実施例52
ガラス基板上(4inch Eagle XG基板)にフォトマスクを用い素子を作製した。実施例1と各層の成膜条件は同一である。
まず、ガラス基板の一面に、低抵抗卑金属層としてMoを、貴金属層としてPdを、それぞれ150nm及び50nmスパッタリングした。次に、フォトマスク1を用い、Mo/Pdの積層膜をパターニングした。フォトレジストには、AZ1500(AZエレクトロニックマテリアルズ社製)を用い、フォトマスク1を介し露光後、テトラメチルアンモニウムヒドロキサイド(TMAH)にて現像を行い、AURUM-302(関東化学製)でPdを第一のパターニングし、Moが露出したところで、PAN(リン酸―酢酸-硝酸の混酸)エッチャントでMoを第二のパターニングをして、下層電極を形成した。
続いて、イメージリバーサルレジストAZ5214(AZエレクトロニックマテリアルズ社製)及びフォトマスク2を用い、貴金属酸化物層としてPdOを、金属酸化物半導体層としてInGaZnO(1:1:1)をリフトオフプロセスにてパターニングした。AZ5214を、フォトマスク2を介して露光し、反転ベーク工程後に全面露光し、TMAHにて現像した。パターニングされたレジスト付き基板に対し、PdO40nm及びInGaZnO(1:1:1)200nmを一貫して成膜した。その後、アセトン中でリフトオフすることにより、貴金属酸化物層としてPdOを、金属酸化物半導体層としてInGaZnO(1:1:1)をパターニングした。
次に層間絶縁膜を熱硬化非感光性ポリイミド及びフォトマスク3を用いパターニングした。
まず、熱硬化非感光性ポリイミド溶液をスピンコータで基板一面に8μm程度塗布し、続いてAZ5214及びフォトマスク3を用いパターニングした。AZ5214を、フォトマスク3を介して露光し、反転ベーク工程後に全面露光し、TMAHにて現像した。続いて、TMAHで熱硬化非感光性ポリイミドをエッチングし、パターニングした。パターニング後、熱硬化非感光性ポリイミドを200℃1時間、大気中で加熱し硬化した。
続いて、イメージリバーサルレジストAZ5214及びフォトマスク4を用い、オーミック電極層をリフトオフプロセスにてパターニングした。AZ5214を、フォトマスク4を介して露光し、反転ベーク工程後に全面露光し、TMAHにて現像した。パターニングされたレジスト付き基板に対し、第1のオーミック電極層としてMo150nmを、第2のオーミック電極層としてAu500nmを一貫して成膜した。その後、アセトン中でリフトオフすることにより、オーミック電極層をパターニングした。
図10A及びBに示す構造の素子を得た。評価は実施例1と同様に行った。結果を表15に示す。
実施例53
実施例52で使用したフォトマスク1~4とは異なるパターンのフォトマスク5~8を使用した以外は、実施例52と同様に素子を作製し、図10C及びDに示す構造の素子を得た。評価は実施例1と同様に行った。結果を表15に示す。
実施例54
実施例52で使用したフォトマスク1~4とは異なるパターンのフォトマスク9~12を使用した以外は、実施例52と同様に素子を作製し、図10E及びFに示す構造の素子を得た。評価は実施例1と同様に行った。結果を表15に示す。
実施例52~54の素子について、各層の膜厚測定の際に、貴金属酸化物層の平均結晶粒径が、貴金属酸化物層の膜厚以下であることを確認した。
Figure 0007145077000020
本発明の構造物は、半導体素子等に利用できる。本発明の半導体素子は、電子回路、電気機器、電子機器、車両、動力機関等に利用できる。
上記に本発明の実施形態及び/又は実施例を幾つか詳細に説明したが、当業者は、本発明の新規な教示及び効果から実質的に離れることなく、これら例示である実施形態及び/又は実施例に多くの変更を加えることが容易である。従って、これらの多くの変更は本発明の範囲に含まれる。
本願のパリ優先の基礎となる日本出願明細書の内容を全てここに援用する。

Claims (31)

  1. 金属酸化物半導体層と、
    貴金属酸化物層と、を含み、
    前記金属酸化物半導体層及び前記貴金属酸化物層は隣接し、
    前記金属酸化物半導体層がアモルファス又は多結晶であり、
    前記金属酸化物半導体層の膜厚が5~8000nmであり、
    前記貴金属酸化物層の膜厚が10nm超である、ショットキーバリアが機能する構造物。
  2. 空乏領域を有する請求項1に記載の構造物。
  3. 前記貴金属酸化物層が多結晶構造を含む請求項1又は2に記載の構造物。
  4. 前記貴金属酸化物層と隣接して、前記金属酸化物半導体層と反対の側に、さらに、貴金属層を含む請求項1~3のいずれかに記載の構造物。
  5. 前記貴金属層と隣接して、前記貴金属酸化物層の反対の側に、さらに、低抵抗卑金属層を含む請求項4に記載の構造物。
  6. 前記貴金属酸化物層の貴金属酸化物が、酸化パラジウム、酸化ルテニウム、酸化白金、酸化イリジウム、酸化銀、酸化レニウム、酸化オスミウム、酸化ロジウム、酸化ニッケル及び酸化金からなる群から選択される1以上である請求項1~5のいずれかに記載の構造物。
  7. 前記貴金属酸化物層の貴金属酸化物が、PdO構造のPdO、ルチル構造のRuO、α-PtO構造のPtO、ルチル構造のIrO、CuO構造のAgO、スクッテルダイト構造のReO、ルチル構造のOsO、コランダム構造のRh、NiO構造のNiO、及びAu構造のAuからなる群から選択される1以上である請求項1~6のいずれかに記載の構造物。
  8. 前記貴金属酸化物層の貴金属酸化物の平均結晶粒径が、前記貴金属酸化物層の膜厚以下である請求項1~7のいずれかに記載の構造物。
  9. 前記貴金属酸化物層の界面粗さが5nm以下である請求項1~8のいずれかに記載の構造物。
  10. 前記金属酸化物半導体層と前記貴金属酸化物層とのショットキー界面の炭素濃度が2×1019cm-3以下である請求項1~9のいずれかに記載の構造物。
  11. 前記貴金属酸化物層の抵抗率が1×10-2Ω・cm以下である請求項1~10のいずれかに記載の構造物。
  12. 前記貴金属酸化物層の貴金属酸化物の仕事関数が4.8eV以上である請求項1~11のいずれかに記載の構造物。
  13. 前記金属酸化物半導体層の金属酸化物が、In、Sn、Cd、Zn、Ga及びGeからなる群から選択される1以上の金属元素の酸化物である請求項1~12のいずれかに記載の構造物。
  14. 前記金属酸化物半導体層におけるGa又はInの含有率が、前記金属酸化物半導体層の全金属元素に対し、45原子%以上である請求項1~13のいずれかに記載の構造物。
  15. 前記金属酸化物半導体層がランダム配向である請求項1~14のいずれかに記載の構造物。
  16. 前記貴金属酸化物層と、前記金属酸化物半導体層との、ショットキー障壁高さが0.7eV以上である請求項1~15のいずれかに記載の構造物。
  17. 前記貴金属酸化物層の、前記金属酸化物半導体層と反対の側に、さらに、基板を含む請求項1~16のいずれかに記載の構造物。
  18. さらに、オーミック電極層を有し、前記オーミック電極層と前記貴金属酸化物層が接触しない請求項1~17のいずれかに記載の構造物。
  19. 前記金属酸化物半導体層が、1層又は2層以上であり、2層以上の場合には、いずれか1層が貴金属酸化物層に隣接する請求項1~18のいずれかに記載の構造物。
  20. 逆方向電圧印加時の耐圧が0.5MV/cm以上である請求項1~19のいずれかに記載の構造物。
  21. 0.2MV/cmの逆バイアス印加時に電流密度が1×10-6A/cm以下である請求項1~20のいずれかに記載の構造物。
  22. 順方向バイアス印加時のダイオード理想係数が1.5以下である請求項1~21のいずれかに記載の構造物。
  23. 順方向バイアスが5V以下で、電流密度が1000A/cmに達する請求項1~22のいずれかに記載の構造物。
  24. 前記金属酸化物半導体層を、水素又は水を導入した雰囲気中で、スパッタリングによって成膜し、請求項1~23のいずれかに記載の構造物を得る、構造物の製造方法。
  25. 前記貴金属酸化物層を、導入ガス流量の50%以上が酸素である雰囲気で、スパッタリングによって成膜し、請求項1~23のいずれかに記載の構造物を得る、構造物の製造方法。
  26. 前記貴金属酸化物層及び前記金属酸化物半導体層を成膜した後、220~500℃でアニールを行う請求項24又は25に記載の構造物の製造方法。
  27. 前記貴金属酸化物層及び前記金属酸化物半導体層をスパッタリングによって連続で成膜するか、又は
    前記貴金属酸化物層の成膜と、前記金属酸化物半導体層の成膜との間を、真空又は不活性の雰囲気とする請求項24~26のいずれか記載の構造物の製造方法。
  28. 請求項1~23のいずれかに記載の構造物を用いた半導体素子。
  29. パワー半導体素子、ダイオード素子、ショットキーバリアダイオード素子、静電気放電保護ダイオード、過渡電圧保護ダイオード、発光ダイオード、金属半導体電界効果トランジスタ、接合型電界効果トランジスタ、金属酸化膜半導体電界効果トランジスタ、ショットキーソース/ドレイン金属酸化膜半導体電界効果トランジスタ、アバランシェ増倍型光電変換素子、固体撮像素子、太陽電池素子、光センサ素子、タッチセンサ素子、表示素子、又は抵抗変化メモリである請求項28に記載の半導体素子。
  30. 請求項28又は29に記載の半導体素子を用いた電子回路。
  31. 請求項30に記載の電子回路を用いた電気機器、電子機器、車両、又は動力機関。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7124059B2 (ja) 2017-08-31 2022-08-23 マイクロン テクノロジー,インク. 半導体デバイス、トランジスタ、および金属酸化物半導体デバイスを接触させるための関連する方法
KR20220066173A (ko) 2017-08-31 2022-05-23 마이크론 테크놀로지, 인크 반도체 장치, 하이브리드 트랜지스터 및 관련 방법
US11011614B2 (en) * 2018-06-29 2021-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor (HEMT) device and method of forming same
CN109136869B (zh) * 2018-07-17 2020-07-31 中山市华南理工大学现代产业技术研究院 用于紫外波段的金属掺氧化镓透明导电薄膜及其制备方法
WO2021010428A1 (ja) * 2019-07-16 2021-01-21 株式会社Flosfia 半導体装置および半導体システム
JPWO2021066137A1 (ja) * 2019-10-03 2021-04-08
CN112864304A (zh) * 2019-11-12 2021-05-28 应用材料公司 具有pmnpt层的压电装置的制造
US20210143248A1 (en) * 2019-11-13 2021-05-13 Semiconductor Components Industries, Llc Semiconductor structure having laminate dielectric films and method of manufacturing a semiconductor structure
JP2022069742A (ja) * 2020-10-26 2022-05-12 株式会社ノベルクリスタルテクノロジー 酸化ガリウムダイオード
CN116682910B (zh) * 2023-08-04 2023-11-28 湖北九峰山实验室 一种氮化镓外延片结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010527512A (ja) 2007-05-17 2010-08-12 カンタープライズ リミティド コンタクトおよび作製方法
WO2013125421A1 (ja) 2012-02-21 2013-08-29 株式会社村田製作所 抵抗スイッチングデバイスおよびその製造方法
WO2015025500A1 (ja) 2013-08-19 2015-02-26 出光興産株式会社 酸化物半導体基板及びショットキーバリアダイオード

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2262030A3 (en) * 1997-10-09 2012-06-20 The Trustees Of Princeton University Organic light emitting device
US8896122B2 (en) * 2010-05-12 2014-11-25 Cree, Inc. Semiconductor devices having gates including oxidized nickel
TWI433322B (zh) * 2010-12-24 2014-04-01 Bor Wen Liou 具雙金屬陽極的蕭基能障二極體
CN111668315B (zh) 2013-08-19 2023-09-12 出光兴产株式会社 氧化物半导体基板及肖特基势垒二极管元件
US9422621B2 (en) * 2013-10-30 2016-08-23 Skyworks Solutions, Inc. Refractory metal barrier in semiconductor devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010527512A (ja) 2007-05-17 2010-08-12 カンタープライズ リミティド コンタクトおよび作製方法
WO2013125421A1 (ja) 2012-02-21 2013-08-29 株式会社村田製作所 抵抗スイッチングデバイスおよびその製造方法
WO2015025500A1 (ja) 2013-08-19 2015-02-26 出光興産株式会社 酸化物半導体基板及びショットキーバリアダイオード

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