CN112424948A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN112424948A
CN112424948A CN201980046773.4A CN201980046773A CN112424948A CN 112424948 A CN112424948 A CN 112424948A CN 201980046773 A CN201980046773 A CN 201980046773A CN 112424948 A CN112424948 A CN 112424948A
Authority
CN
China
Prior art keywords
type semiconductor
semiconductor layer
semiconductor device
type
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201980046773.4A
Other languages
English (en)
Inventor
杉本雅裕
高桥勋
四户孝
雨堤耕史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Flosfia Inc
Original Assignee
Flosfia Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Flosfia Inc filed Critical Flosfia Inc
Publication of CN112424948A publication Critical patent/CN112424948A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/406—Oxides of iron group metals
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/448—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for generating reactive gas streams, e.g. by evaporation or sublimation of precursor materials
    • C23C16/4481—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for generating reactive gas streams, e.g. by evaporation or sublimation of precursor materials by evaporation using carrier gas in contact with the source material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
    • H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
    • H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
    • H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
    • H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/33569—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种尤其对功率器件有用且半导体特性优异的半导体装置。一种半导体装置(例如，结势垒肖特基二极管等)，在n型半导体层与电极之间设置有多个p型半导体(例如，镁掺杂氧化镓等)，所述半导体装置的特征在于，所述n型半导体层包含具有刚玉结构的结晶性氧化物半导体(例如，α型氧化镓等)作为主成分，设置有三个以上的所述p型半导体，并且所述p型半导体埋入到所述n型半导体层中。

Description

半导体装置
技术领域
本发明涉及一种作为功率器件等有用的半导体装置及具备该半导体装置的半导体系统。
背景技术
以往，已知有在半导体基板上设置有肖特基势垒电极的半导体装置，以增加反向耐压并且减小正向上升电压等为目的，对肖特基势垒电极进行了各种研究。
在专利文献1中记载了如下内容：即，通过在半导体上的中央部配置势垒高度较低的金属，并且在半导体上的周边部形成势垒高度较高的金属与半导体的肖特基接触，从而增加反向耐压，并且减小正向上升电压。
另外，还研究了肖特基电极与欧姆电极的组合，例如在专利文献2中记载了在基板上形成有由同种金属构成的肖特基电极和欧姆电极的宽带隙半导体装置，并且记载了能够通过设为这种结构而提高浪涌电流等高电流正向流动时的热破坏耐性的主旨。然而，在肖特基接合与欧姆接合的各界面的密合性及各接合之间的密合性方面存在问题，另外，还需要限制电极材料，并且还存在势垒高度根据温度而变化的问题等，从而不一定令人满意。因此，期望一种接触电阻较低、上升电压较低且温度稳定性也优异的半导体装置。
此外，在专利文献3中记载了通过短路部连接导电型护环和与肖特基电极接合的主接合部而成的半导体装置，并且记载了这种半导体装置缓和电场集中且有助于提高耐压的主旨。然而，即便设置有多个护环，也由于使其与主接合部短路，因此存在耐压反而恶化等的问题。
专利文献1：日本专利公开昭52-101970号公报
专利文献2：日本专利公开2014-78660号公报
专利文献3：日本专利公开2014-107408号公报
发明内容
本发明的目的是提供一种半导体特性优异的半导体装置。
本发明人为了实现上述目的而进行了深入研究，其结果得到如下见解：通过在n型半导体层与电极之间设置有p型半导体的半导体装置中，设为所述n型半导体层包含具有刚玉结构的结晶性氧化物半导体作为主成分，设置有三个以上的所述p型半导体，并且所述p型半导体埋入到所述n型半导体层中的结构，从而能够降低接触电阻，抑制电场集中，能够使耐压更加优异，并且发现这种半导体装置能够一举解决上述现有的问题。
另外，本发明人在得到上述见解之后，经过反复研究，完成了本发明。
即，本发明涉及以下发明。
[1]一种半导体装置，在n型半导体层与电极之间设置有多个p型半导体，所述半导体装置的特征在于，所述n型半导体层包含具有刚玉结构的结晶性氧化物半导体作为主成分，设置有三个以上的所述p型半导体，并且所述p型半导体埋入到所述n型半导体层中。
[2]根据上述[1]所述的半导体装置，其中，所述p型半导体向所述电极内突出。
[3]根据上述[1]或[2]所述的半导体装置，其中，所述结晶性氧化物半导体至少包含镓。
[4]根据上述[1]～[3]中任一项所述的半导体装置，其中，所述结晶性氧化物半导体为α-Ga2O3或其混晶。
[5]根据上述[1]～[4]中任一项所述的半导体装置，其中，所述p型半导体为包含选自元素周期表第13族及第9族中的一种或两种以上的金属的氧化物半导体。
[6]根据上述[1]～[5]中任一项所述的半导体装置，其中，所述p型半导体为包含镓的氧化物半导体。
[7]根据上述[1]～[6]中任一项所述的半导体装置，其中，所述p型半导体为具有刚玉结构或六方晶结构的结晶性氧化物半导体。
[8]根据上述[1]～[7]中任一项所述的半导体装置，其中，设置有十个以上的所述p型半导体。
[9]根据上述[1]～[8]中任一项所述的半导体装置，其中，所述p型半导体在所述n型半导体层上外延生长。
[10]根据上述[9]所述的半导体装置，其中，所述p型半导体包括横向生长区域。
[11]根据上述[1]～[10]中任一项所述的半导体装置，其中，所述半导体装置为二极管。
[12]根据上述[1]～[11]中任一项所述的半导体装置，其中，所述半导体装置为结势垒肖特基二极管。
[13]根据上述[1]～[12]中任一项所述的半导体装置，其中，所述半导体装置为功率器件。
[14]一种半导体系统，具备半导体装置，其中，所述半导体装置为上述[1]～[13]中任一项所述的半导体装置。
本发明的半导体装置的半导体特性优异。
附图说明
图1是示意性地表示本发明的结势垒肖特基二极管(JBS)的优选的一方式的图。
图2是用于说明图1的结势垒肖特基二极管(JBS)的优选的制造方法的图。
图3是示意性地表示本发明的结势垒肖特基二极管(JBS)的优选的一方式的图。
图4是用于说明图3的结势垒肖特基二极管(JBS)的优选的制造方法的图。
图5是用于说明图3的结势垒肖特基二极管(JBS)的优选的制造方法的图。
图6是示意性地表示电源系统的优选的一例的图。
图7是示意性地表示系统装置的优选的一例的图。
图8是示意性地表示电源装置的电源电路图的优选的一例的图。
图9是在参考例中使用的成膜装置(雾化CVD装置)的大致结构图。
图10是示意性地表示本发明的结势垒肖特基二极管(JBS)的优选的一方式的图。
图11是用于说明图10的结势垒肖特基二极管(JBS)的优选的制造方法的图。
图12是示意性地表示本发明的结势垒肖特基二极管(JBS)的优选的一方式的图。
图13是示意性地表示本发明的结势垒肖特基二极管(JBS)的优选的一方式的图。
图14是表示参考例中的IV测定结果的图。
图15是在实施例中使用的成膜装置(雾化CVD装置)的大致结构图。
图16是表示实施例及比较例中的IV测定结果的图。
图17是表示实施例中的TEM观察结果的图。
图18是表示在p型半导体的形成中使用的成膜装置的一例的大致结构图。
图19是示意性地表示本发明的结势垒肖特基二极管(JBS)的优选的一方式的图。
具体实施方式
本发明的半导体装置在n型半导体层与电极之间设置有多个p型半导体，所述半导体装置的特征在于，所述n型半导体层包含具有刚玉结构的结晶性氧化物半导体作为主成分，设置有三个以上的所述p型半导体，并且所述p型半导体埋入到所述n型半导体层中。此外，在本发明中，优选所述p型半导体埋入到所述半导体层中，并且向所述电极内突出。能够根据常用方法，将所述p型半导体的一部分埋入到所述n型半导体层中而进行所述p型半导体向所述n型半导体层的埋入。根据这种优选的方式，能够进一步抑制电场集中，并且能够进一步降低接触电阻。
所述电极不受特别限定，可以是公知的电极。所述电极的构成材料只要能够作为电极使用则不受特别限定，也可以是导电性无机材料，还可以是导电性有机材料。在本发明中，优选所述电极材料为金属。作为所述金属，不受特别限定，优选例如可列举选自元素周期表第4族～第11族中的至少一种金属等。作为元素周期表第4族的金属，例如可列举钛(Ti)、锆(Zr)、铪(Hf)等，其中优选Ti。作为元素周期表第5族的金属，例如可列举钒(V)、铌(Nb)、钽(Ta)等。作为元素周期表第6族的金属，例如可列举选自铬(Cr)、钼(Mo)及钨(W)等中的一种或两种以上的金属等，但在本发明中，由于开关特性等半导体特性更良好，因此优选Cr。作为元素周期表第7族的金属，例如可列举锰(Mn)、锝(Tc)、铼(Re)等。作为元素周期表第8族的金属，例如可列举铁(Fe)、钌(Ru)、锇(Os)等。作为元素周期表第9族的金属，例如可列举钴(Co)、铑(Rh)、铱(Ir)等。作为元素周期表第10族的金属，例如可列举镍(Ni)、钯(Pd)、铂(Pt)等，其中优选Pt。作为元素周期表第11族的金属，例如可列举铜(Cu)、银(Ag)、金(Au)等。作为所述电极的形成方法，例如可列举公知方法等，更具体而言，例如可列举干式法或湿式法等。作为干式法，例如可列举溅射、真空蒸镀、CVD等公知方法。作为湿式法，例如可列举丝网印刷或模具涂层等。在本发明中，优选所述电极为势垒电极(肖特基电极)，该势垒电极在其与所述n型半导体层的界面形成有具有规定的势垒高度的肖特基势垒。
所述n型半导体层只要包含具有刚玉结构的结晶性氧化物半导体作为主成分，则不受特别限定。作为所述具有刚玉结构的结晶性氧化物半导体，例如可列举氧化铝、氧化镓、氧化铟、氧化铬、氧化铁、氧化钛、氧化钒、氧化钴或它们的混晶等。在本发明中，所述结晶性氧化物半导体优选包含选自铝、铟及镓中的一种或两种以上的金属，更优选至少包含镓，最优选为α-Ga2O3或其混晶。此外，“主成分”是指例如在结晶性氧化物半导体为α-Ga2O3时，以所述n型半导体层中的金属元素中的镓的原子比为0.5以上的比例包含α-Ga2O3即可。在本发明中，所述n型半导体层中的金属元素中的镓的原子比优选为0.7以上，更优选为0.8以上。所述半导体层的厚度不受特别限定，也可以是1μm以下，还可以是1μm以上，但在本发明中，优选为1μm～40μm，更优选为1μm～25μm。所述n型半导体层的表面积不受特别限定，也可以是1mm2以上，还可以是1mm2以下。此外，所述结晶性氧化物半导体通常是单晶，也可以是多晶。另外，所述n型半导体层也可以是单层膜，还可以是多层膜。在所述n型半导体层为多层膜的情况下，所述多层膜的膜厚优选为40μm以下，并且在所述n型半导体层为至少包括第一半导体层和第二半导体层的多层膜且在第一半导体层上设置有肖特基电极的情况下，所述n型半导体层还优选为第一半导体层的载体浓度小于第二半导体层的载体浓度的多层膜。此外，在该情况下，第二半导体层通常包含掺杂剂，并且能够通过调节掺杂量来适当设定所述半导体层的载体浓度。另外，所述n型半导体层的主面的面方向也不受特别限定。作为所述n型半导体层的主面的面方向，例如可列举c面、m面、a面、r面等，但在本发明中，优选为m面。
所述n型半导体层优选包含掺杂剂。所述掺杂剂不受特别限定，可以是公知的掺杂剂。作为所述掺杂剂，例如可列举锡、锗、硅、钛、锆、钒或铌等的n型掺杂剂等。在本发明中，优选所述掺杂剂为Sn、Ge或Si。掺杂剂的含量优选在所述半导体膜的组成中为0.00001原子％以上，更优选为0.00001原子％～20原子％，最优选为0.00001原子％～10原子％。此外，在本发明中，在所述n型半导体层为包括第一半导体层和第二半导体层的多层膜的情况下，第一半导体层中使用的掺杂剂为锗、硅、钛、锆、钒或铌，第二半导体层中使用的掺杂剂为锡，在不损坏密合性的情况下，半导体特性进一步良好，因此优选。
所述n型半导体层是例如使用雾化CVD法等方法形成，更具体而言，例如是通过如下方法适当地形成：即，通过使原料溶液雾化或液滴化(雾化-液滴化工序)，并且将所得到的雾或液滴利用载气运送到基体上(运送工序)，接着在成膜室内使所述雾或液滴进行热反应，从而在基体上层压将结晶性氧化物半导体作为主成分包含的半导体膜(成膜工序)。
(雾化-液滴化工序)
雾化-液滴化工序使所述原料溶液雾化或液滴化。所述原料溶液的雾化方法或液滴化方法只要能够使所述原料溶液雾化或液滴化则不受特别限定，可以是公知方法，在本发明中，优选为使用超声波的雾化方法或液滴化方法。由于使用超声波得到的雾或液滴的初速度为零，并且在空中飘浮，因此优选，例如使用超声波得到的雾或液滴为能够在空间中飘浮并作为气体运送而不是如喷雾那样喷射的雾，因此不存在因碰撞能量引起的损伤，从而非常适合。液滴尺寸不受特别限定，也可以是几毫米左右的液滴，优选为50μm以下，更优选为100nm～10μm。
(原料溶液)
所述原料溶液只要包含可雾化或液滴化且可形成n型半导体层的原料则不受特别限定，也可以是无机材料，还可以是有机材料，在本发明中，所述原料优选为金属或金属化合物，更优选为包含选自镓、铁、铟、铝、钒、钛、铬、铑、镍、钴、锌、镁、钙、硅、钇、锶及钡中的一种或两种以上的金属。
在本发明中，作为所述原料溶液，能够适合使用使所述金属以络合物或盐的形态溶解或分散到有机溶剂或水中的溶液。作为络合物的形态，例如可列举乙酰丙酮络合物、羰基络合物、胺络合物、氢化物络合物等。作为盐的形态，例如可列举有机金属盐(例如，金属醋酸盐、金属草酸盐、金属柠檬酸盐等)、硫化金属盐、硝化金属盐、磷酸化金属盐、卤化金属盐(例如，氯化金属盐、溴化金属盐、碘化金属盐等)等。
另外，优选在所述原料溶液中混合氢卤酸或氧化剂等添加剂。作为所述氢卤酸，例如可列举氢溴酸、盐酸、氢碘酸等，其中，从得到更优质的膜的理由来看，优选氢溴酸或氢碘酸。作为所述氧化剂，例如可列举过氧化氢(H2O2)、过氧化钠(Na2O2)、过氧化钡(BaO2)、过氧化苯甲酰(C6H5CO)2O2等的过氧化物、次氯酸(HClO)、过氯酸、硝酸、臭氧水、过醋酸及硝基苯等的有机过氧化物等。
所述原料溶液还可以包含掺杂剂。通过使原料溶液包含掺杂剂，从而能够良好地进行掺杂。所述掺杂剂只要不阻碍本发明的目的，则不受特别限定。作为所述掺杂剂，例如可列举锡、锗、硅、钛、锆、钒或铌等的n型掺杂剂或者p型掺杂剂等。掺杂剂的浓度通常也可以是约1×1016/cm3～1×1022/cm3，另外，还可以将掺杂剂的浓度设为例如约1×1017/cm3以下的低浓度。另外，根据本发明，还可以以约1×1020/cm3以上的高浓度含有掺杂剂。在本发明中，优选以1×1017/cm3以上的载体浓度含有掺杂剂。
原料溶液的溶剂不受特别限定，也可以是水等的无机溶剂，还可以是乙醇等的有机溶剂，还可以是无机溶剂与有机溶剂的混合溶剂。在本发明中，优选所述溶剂包含水，更优选为水或水与乙醇的混合溶剂。
(运送工序)
在运送工序中，利用载气将所述雾或所述液滴运送到成膜室内。所述载气只要不阻碍本发明的目的则不受特别限定，例如作为适当的例子，可列举氧、臭氧、氮或氩等的惰性气体或者氢气或合成气体等的还原气体等。另外，载气的种类可以为一种，但也可以为两种以上，还可以将降低流量的稀释气体(例如，10倍稀释气体等)等进一步用作第二载气。另外，载气的供给部位不仅可以为一处，还可以为两处以上。载气的流量不受特别限定，优选为0.01～20L/分钟，更优选为1～10L/分钟。在稀释气体的情况下，稀释气体的流量优选为0.001～2L/分钟，更优选为0.1～1L/分钟。
(成膜工序)
在成膜工序中，通过在成膜室内使所述雾或液滴进行热反应，从而在基体上进行所述半导体膜的成膜。热反应只要利用热使所述雾或液滴进行反应即可，反应条件等也只要不阻碍本发明的目的则不受特别限定。在该工序中，通常以溶剂的蒸发温度以上的温度进行所述热反应，优选为不过高的温度(例如1000℃)以下，更优选为650℃以下，最优选为300℃～650℃。另外，热反应只要不阻碍本发明的目的，则也可以在真空下、非氧气氛下、还原气体氛围下及氧气氛下中的任一氛围下进行，优选在非氧气氛下或氧气氛下进行。另外，还可以在大气压下、加压下及减压下中的任一条件下进行，在本发明中，优选在大气压下进行。另外，能够通过调整成膜时间而设定膜厚。
(基体)
所述基体只要能够支撑所述半导体膜则不受特别限定。所述基体的材料也只要不阻碍本发明的目的则不受特别限定，也可以是公知的基体，还可以是有机化合物，还可以是无机化合物。作为所述基体的形状，也可以是任何形状，对所有形状均有效，例如可列举平板或圆板等板状、纤维状、棒状、圆柱状、方柱状、筒状、螺旋状、球状、环状等，但在本发明中，优选为基板。基板的厚度在本发明中不受特别限定。
所述基板为板状，只要是作为所述半导体膜的支撑体的基板则不受特别限定。所述基板也可以是绝缘体基板，还可以是半导体基板，还可以是金属基板或导电性基板，优选所述基板为绝缘体基板，另外，还优选为在表面具有金属膜的基板。作为所述基板，例如可列举将具有刚玉结构的基板材料作为主成分包含的基底基板、或者将具有β-gallia结构的基板材料作为主成分包含的基底基板、将具有六方晶结构的基板材料作为主成分包含的基底基板等。在此，“主成分”是指相对于基板材料的全部成分以原子比计包含具有所述特定的晶体结构的基板材料，优选以原子比计包含50％以上，更优选包含70％以上，进一步优选包含90％以上，也可以是100％。
基板材料只要不阻碍本发明的目的则不受特别限定，可以是公知的基板材料。作为具有刚玉结构的所述基板材料，例如可适当列举α-Al2O3(蓝宝石基板)或α-Ga2O3，作为更适当的例子，可列举a面蓝宝石基板、m面蓝宝石基板、r面蓝宝石基板、c面蓝宝石基板、α型氧化镓基板(a面、m面或r面)等。作为以具有β-gallia结构的基板材料为主成分的基底基板，例如可列举β-Ga2O3基板，或者包含Ga2O3和Al2O3且Al2O3为大于0重量％且60重量％以下的混晶体基板等。另外，作为以具有六方晶结构的基板材料为主成分的基底基板，例如可列举SiC基板、ZnO基板、GaN基板等。在本发明中，优选所述蓝宝石基板为m面蓝宝石基板。
在本发明中，在所述成膜工序之后，还可以进行退火处理。退火处理温度只要不阻碍本发明的目的则不受特别限定，通常为300℃～650℃，优选为350℃～550℃。另外，退火处理时间通常为1分钟～48小时，优选为10分钟～24小时，更优选为30分钟～12小时。此外，退火处理只要不阻碍本发明的目的则也可以在任何气氛下进行，优选为非氧气氛下，更优选为氮气氛下。
另外，在本发明中，也可以在所述基体上直接设置所述半导体膜，还可以经由缓冲层(buffer layer)或应力缓和层等其他层而设置所述半导体膜。各层的形成方法不受特别限定，可以是公知方法，但在本发明中，优选雾化CVD法。
在本发明中，也可以在使用将所述半导体膜从所述基体等剥离等的公知方法之后，作为所述n型半导体层用于半导体装置，还可以直接作为所述n型半导体层用于半导体装置。
所述p型半导体只要不阻碍本发明的目的，则不受特别限定。作为所述p型半导体，例如可列举使用p型掺杂剂(优选为Mg、Zn、Ca)进行p型掺杂的结晶性氧化物半导体等。此外，作为所述p型掺杂剂，除了Mg、Zn、Ca以外，例如还可以列举H、Li、Na、K、Rb、Cs、Fr、Be、Sr、Ba、Ra、Mn、Fe、Co、Ni、Pd、Cu、Ag、Au、Cd、Hg、Tl、Pb、N、P等以及它们的两种以上的元素等。另外，所述p型半导体优选具有刚玉结构或六方晶结构，更优选具有刚玉结构。在本发明中，所述p型半导体优选为包含选自元素周期表第9族及第13族中的一种或两种以上的金属的氧化物半导体。作为元素周期表第9族金属，例如可列举钴、铑或铱等，在本发明中，优选为铱。作为元素周期表第13族元素，例如可列举铝、镓或铟等。另外，在本发明中，所述p型半导体优选为包含镓的氧化物半导体，更优选为InAlGaO类半导体，最优选为α-Ga2O3或其混晶。作为所述α-Ga2O3的混晶，可列举所述α-Ga2O3与一种或两种以上的金属氧化物的混晶，作为所述金属氧化物的优选例，例如可列举氧化铝、氧化铟、氧化铱、氧化铑、氧化铁等。在本发明中，所述α-Ga2O3的混晶优选为所述α-Ga2O3与α-Ir2O3的混晶。例如，可以在包含金属的原料溶液中加入p型掺杂剂和氢溴酸，并且通过雾化CVD法得到所述p型半导体。此外，关于所述雾化CVD法的各工序以及各方法和各条件，可以与上述的雾化-液滴化工序、运送工序和成膜工序以及各方法和各条件等同样。埋入到所述n型半导体层中的所述p型半导体的数量只要为三个以上则不受特别限定。在本发明中，埋入到所述n型半导体层中的p型半导体的数量为四个以上，由于能够更有效地抑制电场集中，并且使所述半导体装置的电气特性更加优异，因此优选，更优选为十个以上，最优选为40个以上。根据这种优选方式，能够使所述半导体装置的上升电压更低，能够使温度稳定性更加优异，并且能够使耐压更加优异，因此优选。
此外，埋入到所述n型半导体层中的p型半导体与p型半导体之间的距离只要不阻碍本发明的目的，则不受特别限定，在本发明中，优选为0.125μm～4μm。另外，埋入到所述n型半导体层中的p型半导体的深度只要不阻碍本发明的目的则不受特别限定，在本发明中，优选为0.125μm～4μm。另外，在本发明中，所述p型半导体优选在所述n型半导体层上外延生长，还优选所述p型半导体包括横向生长区域。通过使用这种优选的p型半导体，从而例如在所述结晶性氧化物半导体包含镓的情况下等，也能够更良好地呈现作为JBS二极管的性能。
另外，在所述p型半导体为包含铱的氧化物半导体的情况下，例如通过使用图18所示的成膜装置，使金属氧化物气体的固体状物(例如，粉末等)升华(升华工序)，接着使用所得到的金属氧化物气体，在所述基体上使其进行晶体生长(晶体生长工序)，从而能够适当地形成所述p型半导体。
(升华工序)
升华工序通过使金属氧化物气体的固体状物(例如，粉末等)升华并形成气体状而得到金属氧化物气体。作为所述金属氧化物气体，可列举包含在气体状的p型氧化物半导体中的金属的金属氧化物等，所述金属氧化物的价数等只要不阻碍本发明的目的，则不受特别限定，也可以为1价，还可以为2价，还可以为3价，还可以为4价。在本发明中，所述金属氧化物优选含有元素周期表的第9族金属，更优选含有铱。此外，在所述p型氧化物半导体包含混晶的情况下，所述金属氧化物还优选含有铱和铱以外的第9族金属或第13族金属。通过使用上述的这种优选的金属氧化物，从而得到带隙为2.4eV以上的p型半导体，因此能够在p型半导体中发挥更宽的带隙和更加优异的电气特性。
在本发明中，在所述p型半导体为包含铱的氧化物半导体的情况下，作为所述金属氧化物气体，优选使用IrO2气体。作为升华方法，可列举加热方法。加热温度不受特别限定，优选为600℃～1200℃，更优选为800℃～1000℃。在本发明中，优选通过升华得到的金属氧化物气体被载气运送到所述基体。载气的种类只要不阻碍本发明的目的，则不受特别限定，例如可列举氧、臭氧、氮或氩等的惰性气体或者氢气或合成气体等的还原气体等，在本发明中，优选使用氧作为载气。作为使用氧的载气，例如可列举空气、氧气、臭氧气体等，但尤其优选氧气和/或臭氧气体。另外，载气的种类可以是一种，也可以是两种以上，还可以将改变载气浓度的稀释气体(例如，10倍稀释气体等)等进一步用作第二载气。另外，载气的供给部位不仅可以为一处，还可以为两处以上。另外，载气的流量不受特别限定，优选为0.01～20L/分钟，更优选为0.1～10L/分钟。
(晶体生长工序)
在晶体生长工序中，通过使所述金属氧化物气体在所述基体表面附近进行晶体生长，从而在所述基体表面的一部分或全部进行成膜。晶体生长温度优选为比升华工序的加热温度低的温度，更优选为900℃以下，最优选为500℃～900℃。另外，只要不阻碍本发明的目的，也可以在真空下、非氧气氛下、还原气体气氛下及氧化气氛下中的任一气氛下进行晶体生长，另外，还可以在大气压下、加压下及减压下中的任一条件下进行，在本发明中，优选在氧化气氛下进行，还优选在大气压下进行，更优选在氧化气氛下且在大气压下进行。此外，“氧化气氛”只要是能够形成金属氧化物的晶体或混晶的气氛则不受特别限定，只要是氧或含氧化合物的存在下即可，例如可列举使用含氧载气或使用氧化剂形成氧化气氛等。另外，能够通过调整成膜时间而设定膜厚。另外，在本发明中，也可以通过使金属氧化物气体包含p型掺杂剂并附加该工序，从而进行p型掺杂。作为所述p型掺杂剂，例如可列举Mg、H、Li、Na、K、Rb、Cs、Fr、Be、Ca、Sr、Ba、Ra、Mn、Fe、Co、Ni、Pd、Cu、Ag、Au、Zn、Cd、Hg、Tl、Pb、N、P等以及它们的两种以上的元素等。在本发明中，所述p型掺杂剂优选为元素周期表的第1族金属或第2族金属，更优选为第2族金属，最优选为镁(Mg)。另外，在本发明中，还可以对由该工序得到的p型半导体进行退火处理。
另外，本发明的半导体装置通常具备欧姆电极。所述欧姆电极可以使用公知的电极材料，只要不阻碍本发明的目的则不受特别限定，优选包含元素周期表第4族或第11族的金属。在欧姆电极中使用的优选的元素周期表第4族或第11族的金属可以与包含在所述肖特基电极中的金属同样。另外，欧姆电极也可以是单层的金属层，还可以包括两层以上的金属层。欧姆电极的形成方法不受特别限定，例如可列举真空蒸镀法、溅射法等的公知方法等。另外，构成欧姆电极的金属还可以是合金。在本发明中，优选欧姆电极包含Ti或/和Au。
下面，使用附图对本发明的优选的实施方式进行更详细说明，但本发明并不限定于这些实施方式。
图1表示作为本发明的优选的实施方式之一的结势垒肖特基二极管(JBS)。图1的半导体装置包括：n型半导体层3；电极(势垒电极)2，设置在所述n型半导体层上且能够在该电极(势垒电极)2与所述n型半导体层之间形成肖特基势垒；和p型半导体，设置在电极(势垒电极)2与n型半导体层3之间且能够在该p型半导体与所述n型半导体层3之间形成比电极(势垒电极)2的肖特基势垒的势垒高度高的势垒高度的肖特基势垒。此外，p型半导体1埋入到n型半导体层3中。在本发明中，优选p型半导体按规定间隔设置，更优选在所述电极(势垒电极)的两端与所述n型半导体层之间分别设置有所述p型半导体。根据这种优选方式，以热稳定性及密合性更加优异，进一步减轻泄漏电流，并且耐压等半导体特性更加优异的方式构成JBS。此外，图1的半导体装置在n型半导体层3上具备欧姆电极4。
图1的半导体装置的各层的形成方法只要不阻碍本发明的目的，则不受特别限定，可以是公知方法。例如，可列举在通过真空蒸镀法、CVD法、溅射法或各种涂覆技术等进行成膜之后通过光刻法进行图案化的方法、或者使用印刷技术等直接进行图案化的方法等。
下面，使用图2对图1的半导体装置的优选的制造工序等进行说明。图2的(a)表示在作为n型半导体层3的半导体基板上层压有欧姆电极4并且在其相反侧表面形成有多个沟道的层压体。然后，对于图2的(a)的层压体，使用光刻法，如图2的(b)所示，在n型半导体层3的沟道内形成p型半导体1。在得到图2的(b)的层压体之后，通过所述干式法(优选为真空蒸镀法或溅射)或所述湿式法等在p型半导体1及n型半导体层3上形成电极(势垒电极)2，得到图2的(c)的层压体。由于图2的(c)的层压体为p型半导体1埋入到所述n型半导体层3中的结构，因此耐压特别优异。
图3表示作为本发明的优选的实施方式之一的结势垒肖特基二极管(JBS)。图3的半导体装置与图1的半导体装置的不同点在于，在电极(势垒电极)的外周边部设置有护环5。通过如此构成，能够得到耐压等的半导体特性更加优异的半导体装置。此外，在本发明中，通过将护环5的一部分分别埋入n型半导体层3的表面，从而能够使耐压更有效更良好。此外，通过对护环使用势垒高度高的金属，从而能够配合电极(势垒电极)的形成而工业上有利地设置护环，可以在不太影响n型半导体层的情况下形成护环而不会使通态电阻恶化。
所述护环通常使用势垒高度高的材料。作为在所述护环中使用的材料，例如可列举势垒高度为1eV以上的导电性材料等，也可以是与所述电极材料相同的材料。在本发明中，由于在所述护环中使用的材料的耐压结构的设计自由度较高，也可以设置多个护环，并且能够灵活地使耐压更良好，因此优选为所述金属。另外，护环的形状不受特别限定，例如可列举ロ字形状、圆形、コ字形状、L字形状或带状等。在本发明中，优选ロ字形状或圆形。护环的数量也不受特别限定，优选为三个以上，更优选为六个以上。此外，虽然在图3的半导体装置中，护环设置在作为势垒电极的外侧的外周边部，但在本发明中，护环也可以设置在肖特基电极的两端与所述n型半导体层之间。
下面，使用图4及图5对图3的半导体装置的优选的制造工序等进行说明。图4的(a)表示在作为n型半导体层3的半导体基板上层压有欧姆电极4并且在其相反侧表面形成有多个沟道的层压体。然后，对于图4的(a)的层压体，通过光刻法，如图4的(b)所示，在n型半导体层3上形成p型半导体1之后，如图4的(c)所示，使n型半导体层3的表面露出。关于图4的(b)和(c)的层压体，层压有p型半导体1、n型半导体层3和欧姆电极4。在得到图4的(c)的层压体之后，通过所述干式法(优选为真空蒸镀法或溅射)或所述湿式法等在p型半导体1及n型半导体层3上形成电极(势垒电极)2，得到图4的(d)的层压体。
然后，对图4的(d)的层压体进行使用光刻法的蚀刻，如图5的(e)所示，去除电极(势垒电极)2的一部分及n型半导体层3的一部分。在得到图5的(e)的层压体之后，通过所述干式法(优选为真空蒸镀法或溅射)或所述湿式法等而在露出于表面的n型半导体层3上形成护环5，得到图5的(f)的层压体。关于图5的(f)的层压体，分别层压有护环5、电极(势垒电极)2、p型半导体1、n型半导体层3及欧姆电极4。在得到图5的(f)的层压体之后，进行使用光刻法的蚀刻，去除不需要的部分，得到图5的(g)的层压体。图5的(g)的层压体由于p型半导体1埋入到n型半导体层3中，并且在n型半导体层3的周边部具备埋入结构的护环5，因此耐压等更加优异。
在上述说明中，最后形成了护环5，但在本发明中，优选在形成电极(势垒电极)2之前形成护环5，通过以这种方式形成，从而能够在形成电极时抑制由金属带来的影响。
图10表示作为本发明的优选的实施方式之一的结势垒肖特基二极管(JBS)。图10的半导体装置包括：n型半导体层3；电极(势垒电极)2，设置在所述n型半导体层上且能够在该电极(势垒电极)2与所述n型半导体层之间形成肖特基势垒；和p型半导体，设置在电极(势垒电极)2与n型半导体层3之间且能够在该p型半导体与所述n型半导体层3之间形成比电极(势垒电极)2的肖特基势垒的势垒高度高的势垒高度的肖特基势垒。此外，p型半导体1埋入到n型半导体层3中，并且从所述n型半导体层3向电极(势垒电极)2内突出。在本发明中，优选p型半导体按规定间隔设置，更优选在所述电极(势垒电极)的两端与所述n型半导体层之间分别设置有所述p型半导体。根据这种优选方式，JBS的热稳定性及密合性更加优异，进一步减轻泄漏电流，进一步抑制电场集中，并且降低接触电阻等的半导体特性更加优异。此外，图10的半导体装置在与电极(势垒电极)2侧相反的一侧的n型半导体层3上具备欧姆电极4。
作为图10的半导体装置的各层的形成方法，可列举上述各层的形成方法等。
下面，使用图11对图10的半导体装置的优选的制造工序等进行说明。图11的(a)表示在表面形成有多个沟道的作为n型半导体层3的半导体基板。然后，在图11的(a)的半导体基板上通过雾化CVD进行包含镓的p型氧化物半导体的成膜以作为p型半导体1，得到图11的(b)所示的层压体。对所得到的层压体进行使用光刻法的蚀刻，去除不需要的部分，得到图11的(c)所示的层压体。在得到图11的(c)的层压体之后，通过所述干式法(优选为真空蒸镀法或溅射)或所述湿式法等在p型半导体1及n型半导体层3上形成电极(势垒电极)2，得到图11的(d)的层压体。由于图11的(d)的层压体为p型半导体1埋入到所述n型半导体层3中且向电极(势垒电极)2内突出的结构，因此能够更进一步抑制电场集中，并且降低接触电阻，尤其对耐压优异的半导体装置有用。
图19表示作为本发明的优选的实施方式之一的结势垒肖特基二极管(JBS)。图19的半导体装置与图10的半导体装置的不同点在于，设置有十个以上的p型半导体1。在本发明中，优选设置有40个以上的所述p型半导体1。通过如此构成，能够使半导体装置的耐压性更加优异。
图12表示作为本发明的优选的实施方式之一的结势垒肖特基二极管(JBS)。图12的半导体装置与图10的半导体装置的不同点在于，在电极(势垒电极)的外周边部设置有护环5。通过如此构成，能够得到耐压等的半导体特性更加优异的半导体装置。此外，在本发明中，如图13所示，通过将护环5的一部分分别埋入n型半导体层3的表面，从而能够使耐压更有效更良好。此外，通过对护环使用势垒高度高的金属，从而能够配合电极(势垒电极)的形成而工业上有利地设置护环，可以在不太影响n型半导体层的情况下形成护环而不会使通态电阻恶化。
所述半导体装置尤其对功率器件有用。作为所述半导体装置，例如可列举二极管或晶体管(例如，MESFET等)等，其中优选二极管，更优选结势垒肖特基二极管(JBS)。
除了上述事项以外，本发明的半导体装置进一步使用公知方法，适合用作功率模块、逆变器或转换器，并且适合用于例如使用电源装置的半导体系统等。所述电源装置通过使用公知方法连接到布线图案等，从而能够由所述半导体装置制作或者作为所述半导体装置来制作。图6表示电源系统的例子。图6使用多个所述电源装置171、172和控制电路173来构成电源系统170。如图7所示，所述电源系统能够通过组合电子电路181和电源系统182而用于系统装置180。此外，将电源装置的电源电路图的一例示于图8。图8表示由功率电路和控制电路构成的电源装置的电源电路，在通过逆变器192(由MOSFETA～D构成)且利用高频将DC电压转换为AC之后，利用变压器193实施绝缘及变压，在利用整流MOSFET 194(A～B′)进行整流之后，利用DCL 195(平滑用线圈L1、L2)和电容器进行平滑，输出直流电压。此时，通过电压比较器197将输出电压与基准电压进行比较，以成为期望的输出电压的方式利用PWM控制电路196来控制逆变器192及整流MOSFET 194。
实施例
(参考例1：p型半导体的形成及利用p型半导体来调整势垒高度)
在参考例1中，对在n型半导体层上形成p型半导体及利用p型半导体来调整势垒高度的情况进行了评价。
1-1.p型半导体层的形成
1-1-1.成膜装置
使用图9，对在参考例中使用的雾化CVD装置19进行说明。雾化CVD装置19具备：用于载置基板20的基座21；用于供给载气的载气供给机构22a；用于调节从载气供给机构22a送出的载气的流量的流量调节阀23a；用于供给载气(稀释)的载气(稀释)供给机构22b；用于调节从载气(稀释)供给机构22b送出的载气的流量的流量调节阀23b；用于收容原料溶液24a的雾化发生源24；用于装入水25a的容器25；安装在容器25的底面上的超声波振子26；由内径40mm的石英管构成的供给管27；和设置在供给管27的周边部的加热器28。基座21由石英构成，用于载置基板20的面相对于水平面倾斜。作为成膜室的供给管27和基座21均由石英制作，从而抑制来自装置的杂质混入形成在基板20上的膜内。
1-1-2.原料溶液的制作
将溴化镓和溴化镁在超纯水中混合，并且以镁与镓的原子比为1:0.01以及溴化镓为0.1摩尔/L的方式调整水溶液，此时，以体积比计含有20％的氢卤酸，将该水溶液作为原料溶液。
1-1-3.成膜准备
将由上述1-1-2.得到的原料溶液24a收容在雾化发生源24内。接着，在基座21上设置表面具有使用雾化CVD形成的n+型半导体层(α-Ga2O3)的蓝宝石基板以作为基板20，通过使加热器28工作而将成膜室27内的温度升温至520℃。接着，打开流量调节阀23a、23b，从作为载气源的载气供给机构22a、22b向成膜室27内供给载气，在利用载气充分置换成膜室27的气氛之后，将载气的流量调节为1L/分钟，将载气(稀释)的流量调节为1L/分钟。此外，使用氮作为载气。
1-1-4.半导体膜的形成
接着，通过使超声波振子26以2.4MHz振动，并且使该振动通过水25a传播到原料溶液24a，从而使原料溶液24a雾化并生成雾。该雾通过载气导入到成膜室27内，在大气压下、520℃，在成膜室27内使雾进行反应，在基板20上形成半导体膜。此外，成膜时间为60分钟。
1-1-5.评价
使用XRD衍射装置，对由上述1-1-4.得到的膜的相进行鉴定，其结果使用氢溴酸作为氢卤酸而得到的膜为α-Ga2O3。
1-2.评价
为了确认在p型半导体层中镁是否作为p型掺杂剂正常发挥功能，对由上述1-1.得到的α-Ga2O3膜实施IV测定。将IV测定的结果示于图14。从图14明确可知，呈现出优异的整流性，n+型半导体层与p型半导体层形成良好的PN接合。另外，可知由于镁作为p型掺杂剂正常发挥功能，因此能够通过形成p型半导体来调整势垒高度。
(参考例2：p型半导体(α-Ir2O3)的形成及利用p型半导体来调整势垒高度)
在参考例2中，对在n型半导体层上形成作为p型半导体的α-Ir2O3及利用p型半导体来调整势垒高度的情况进行了评价。
2-1.p型半导体层的形成
2-1-1.成膜装置
使用图18，对在参考例中使用的成膜装置进行说明。关于图18的成膜装置51，设置有与载气供给源连结的石英筒52和石英筒52内的石英制的原料用设置台54，在原料用设置台54上载置有原料55。在原料用设置台周边的石英筒52的筒外以圆筒状设置有加热器3，被构造为能够加热原料55。另外，在石英筒52内设置有作为基座57的石英基板台，以处于晶体生长温度内的方式调整基座57的设置位置。
2-1-2.成膜准备
在原料用设置台54上载置作为原料55的IrO2粉末，在基座57上设置蓝宝石基板以作为基板56。接着，通过将加热器53的温度升温至850℃来加热载置在原料用设置台54上的IrO2粉末，从而使IrO2粉末升华并生成气体状的氧化铱。
2-1-3.膜的形成
接着，在将加热器53的温度保持在850℃的状态下，从载气供给源向石英筒52内供给载气，通过石英筒52向基板56供给由上述2-1-2.生成的金属氧化物气体(气体状的氧化铱)。此外，载气的流量为1.0L/分钟，使用氧作为载气。通过在大气压下使该金属氧化物气体在基板56的表面附近进行反应，从而在基板上形成膜。此外，成膜时间为120分钟。
2-2.评价
关于由上述2-1.得到的膜，使用X射线衍射装置进行膜的鉴定，其结果所得到的膜为α-Ir2O3膜。另外，在由上述2-1.得到的p型半导体层上，使用雾化CVD法形成由α-Ga2O3膜构成的n-型半导体层及n+型半导体层之后，实施IV测定。其结果，呈现出优异的整流性，n-型半导体层与n+型半导体层形成良好的PN接合。另外，可知能够通过形成p型半导体来调整势垒高度。
(实施例1)JBS二极管的制作
1.n+型半导体层的形成
1-1.成膜装置
使用图15，对在本实施例中使用的雾化CVD装置109进行说明。雾化CVD装置109具备：用于供给载气的载气源22a；用于调节从载气源22a送出的载气的流量的流量调节阀23a；用于供给载气(稀释)的载气(稀释)源22b；用于调节从载气(稀释)源22b送出的载气的流量的流量调节阀23b；用于收容原料溶液24a的雾化发生源24；用于装入水25a的容器25；安装在容器25的底面上的超声波振子26；成膜室30；连接雾化发生源24与成膜室30之间的石英制供给管27；和设置在成膜室30内的热板(加热器)28。在热板28上设置有基板20。
1-2.原料溶液的制作
在0.1摩尔/L的溴化镓水溶液中，以镓与锡的物质量比为1:0.12的方式溶解溴化锡，此时，以体积比计加入15％的氢溴酸，将其作为原料溶液。
1-3.成膜准备
将由上述1-2.得到的原料溶液24a收容在雾化发生源24内。接着，使用在表面形成有作为缓冲层的未掺杂α-Ga2O3层的m面蓝宝石基板以作为基板20，并且设置在热板28上，通过使热板28工作而将基板温度升温至600℃。接着，打开流量调节阀23a、23b，从作为载气源的载气供给装置22a、22b向成膜室30内供给载气，在利用载气充分置换成膜室30的气氛之后，将载气的流量调节为1.0L/分钟，将载气(稀释)的流量调节为1.0L/分钟。此外，使用氮作为载气。
1-4.成膜
接着，通过使超声波振子26以2.4MHz振动，并且使该振动通过水25a传播到原料溶液24a，从而使原料溶液24a雾化并生成雾(雾化液滴)24b。利用载气经过供给管27内向成膜室30内导入该雾24b，在大气压下、600℃，使雾在基板20上进行热反应而在基板20上进行成膜。成膜时间为1小时。使用X射线衍射装置对所得到的膜进行鉴定，其结果为α-Ga2O3单晶膜。
2.n-型半导体层的形成
作为原料溶液，将溴化镓在超纯水中混合，并且以溴化镓0.1为mol/L的方式调整水溶液，此时，除了使用以体积比计加入10％的氢溴酸的溶液及将成膜时间设为50分钟以外，以与上述1.同样的方式，在由上述1.得到的n+型半导体层上进行n-型半导体层的成膜。使用X射线衍射装置对所得到的膜进行鉴定，其结果为α-Ga2O3单晶膜。此外，为了使n+型半导体层的一部分露出，使用掩膜对n-型半导体层进行图案形成。
3.SiO2掩膜图案的形成
在由上述2.得到的n-型半导体层上，使用SOG(Spin on Glass，旋转涂布玻璃)法进行SiO2膜的成膜，接着，通过进行光刻及湿式蚀刻，从而形成p型埋入层形成用的掩膜图案。
4.p型半导体的埋入形成
作为原料溶液，在0.1摩尔/L的溴化镓水溶液中，以镓与镁的物质量比为1:0.1方式溶解溴化镁，此时，除了使用以体积比计加入20％的氢卤酸的溶液、将成膜温度设为540℃、以及将成膜时间设为30分钟以外，以与上述1.同样的方式，在由上述3.得到的掩膜图案上形成p型半导体。此外，位于肖特基电极的两端与n-型半导体层之间的p型半导体作为护环来形成。使用X射线衍射装置对所得到的p型半导体进行鉴定，其结果为a-Ga2O3单晶。
5.n-型半导体层的再次生长
在通过蚀刻去除由上述3.形成的SiO2掩膜图案之后，使n-型半导体层再次生长，以由上述4.得到的p型半导体的一部分埋入到n-型半导体层中。此外，除了将成膜时间设为25分钟以外，以与上述2.同样的方式进行n-型半导体层的生长。另外，埋入的p型半导体的数量为40个。
6.肖特基电极的形成
在由上述5.得到的埋入有p型半导体的n-型半导体层上，形成作为肖特基电极的Co。此外，使用EB蒸镀进行Co的形成。另外，膜厚为200nm。
7.欧姆电极的形成
在由上述2.露出的n+型半导体层上，形成作为欧姆电极的Ti。此外，使用EB蒸镀进行Ti的形成。另外，膜厚为200nm。
8.剖面观察
使用TEM观察所得到的JBS二极管的剖面的一部分，其结果从图17明确可知，p型半导体埋入到n型半导体层内，并且向肖特基电极内突出。此外，可知p型半导体包括良好的横向生长区域。
(实施例2)JBS二极管的制作
1.n+型半导体层的形成
作为原料溶液，在0.1摩尔/L的溴化镓水溶液中，以镓与锡的物质量比为1:1:0.04的方式溶解溴化锡，此时，除了使用以体积比计加入15％的氢溴酸的溶液、以及将成膜时间设为10分钟以外，以与实施例1的1.n+型半导体层的形成同样的方式，进行了成膜。使用X射线衍射装置对所得到的膜进行鉴定，其结果为α-Ga2O3单晶膜。
2.n-型半导体层的形成
除了将成膜时间设为20分钟以外，以与实施例1的2.n-型半导体层的形成同样的方式，进行了成膜。使用X射线衍射装置对所得到的膜进行鉴定，其结果为α-Ga2O3单晶膜。
3.p型半导体埋入用槽的形成
使用光刻及干式蚀刻，在由上述2.得到的n-型半导体层上形成p型半导体埋入用槽。
4.p型半导体的埋入形成
除了将成膜时间设为14分钟以外，以与实施例1的4.p型半导体的埋入形成同样的方式，进行由上述3.形成的p型半导体的成膜。此外，埋入的p型半导体的数量为75个。
5.肖特基电极的形成
在由上述4.得到的埋入有p型半导体的n-型半导体层上，以与实施例1的6.肖特基电极的形成同样的方式，形成肖特基电极。
6.欧姆电极的形成
在通过蚀刻使表面的一部分露出的n+型半导体层上，以与实施例1的7.欧姆电极的形成同样的方式，形成欧姆电极。
7.剖面观察
以与实施例1同样的方式观察所得到的JBS二极管的剖面的一部分，其结果可知p型半导体埋入到n型半导体层内，并且向肖特基电极内突出。此外，可知p型半导体包括良好的横向生长区域。
(比较例1)肖特基势垒二极管(SBD)的制作
除了未进行p型半导体的埋入以外，以与实施例1同样的方式，制作SBD。
(评价)
对由实施例2及比较例1得到的JBS二极管进行了I-V测定。将结果示于图16。从图16明确可知，根据实施例2的JBS二极管，与比较例1的SBD相比较，能够进一步抑制电场集中，并且耐压性更加优异。另外，由正向的I-V测定的结果可知，与比较例1的SBD相比较，实施例2的JBS二极管的接触电阻得到进一步降低。对实施例1的JBS二极管，以同样的方式进行了I-V测定，其结果可知具有与实施例2的JBS二极管同等的电气特性。另外，作为参考，制作设置有两个p型半导体的情况的JBS二极管并进行了I-V测定，其结果可知具有与比较例1的SBD同等程度的电气特性。
产业上的可利用性
本发明的半导体装置能够在半导体(例如，化合物半导体电子器件等)、电子部件及电气设备部件、光学及电子照片相关装置、工业部件等所有领域中使用，尤其对功率器件有用。
附图标记说明
1 p型半导体
2 电极(势垒电极)
3 n型半导体层
4 欧姆电极
5 护环
19 雾化CVD装置
20 基板
21 基座
22a 载气供给机构
22b 载气(稀释)供给机构
23a 流量调节阀
23b 流量调节阀
24 雾化发生源
24a 原料溶液
25 容器
25a 水
26 超声波振子
27 供给管
28 加热器
29 排气口
51 成膜装置
52 石英筒
53 加热器
54 原料设置台
55 原料
56 基板
57 基座
109 雾化CVD装置
170 电源系统
171 电源装置
172 电源装置
173 控制电路
180 系统装置
181 电子电路
182 电源系统
192 逆变器
193 变压器
194 整流MOSFET
195 DCL
196 PWM控制电路
197 电压比较器

Claims (14)

1.一种半导体装置，在n型半导体层与电极之间设置有多个p型半导体，所述半导体装置的特征在于，
所述n型半导体层包含具有刚玉结构的结晶性氧化物半导体作为主成分，设置有三个以上的所述p型半导体，并且所述p型半导体埋入到所述n型半导体层中。
2.根据权利要求1所述的半导体装置，其中，
所述p型半导体向所述电极内突出。
3.根据权利要求1或2所述的半导体装置，其中，
所述结晶性氧化物半导体至少包含镓。
4.根据权利要求1～3中任一项所述的半导体装置，其中，
所述结晶性氧化物半导体为α-Ga2O3或其混晶。
5.根据权利要求1～4中任一项所述的半导体装置，其中，
所述p型半导体为包含选自元素周期表第13族及第9族中的一种或两种以上的金属的氧化物半导体。
6.根据权利要求1～5中任一项所述的半导体装置，其中，
所述p型半导体为包含镓的氧化物半导体。
7.根据权利要求1～6中任一项所述的半导体装置，其中，
所述p型半导体为具有刚玉结构或六方晶结构的结晶性氧化物半导体。
8.根据权利要求1～7中任一项所述的半导体装置，其中，
设置有十个以上的所述p型半导体。
9.根据权利要求1～8中任一项所述的半导体装置，其中，
所述p型半导体在所述n型半导体层上外延生长。
10.根据权利要求9所述的半导体装置，其中，
所述p型半导体包括横向生长区域。
11.根据权利要求1～10中任一项所述的半导体装置，其中，
所述半导体装置为二极管。
12.根据权利要求1～11中任一项所述的半导体装置，其中，
所述半导体装置为结势垒肖特基二极管。
13.根据权利要求1～12中任一项所述的半导体装置，其中，
所述半导体装置为功率器件。
14.一种半导体系统，具备半导体装置，其中，
所述半导体装置为权利要求1～13中任一项所述的半导体装置。
CN201980046773.4A 2018-07-12 2019-07-10 半导体装置 Pending CN112424948A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018-132763 2018-07-12
JP2018132763 2018-07-12
PCT/JP2019/027378 WO2020013244A1 (ja) 2018-07-12 2019-07-10 半導体装置

Publications (1)

Publication Number Publication Date
CN112424948A true CN112424948A (zh) 2021-02-26

Family

ID=69142057

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980046773.4A Pending CN112424948A (zh) 2018-07-12 2019-07-10 半导体装置

Country Status (6)

Country Link
US (1) US11495695B2 (zh)
EP (1) EP3823041A4 (zh)
JP (1) JPWO2020013244A1 (zh)
CN (1) CN112424948A (zh)
TW (1) TWI830750B (zh)
WO (1) WO2020013244A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7230743B2 (ja) * 2019-08-27 2023-03-01 株式会社デンソー 半導体装置の製造方法
JPWO2022030647A1 (zh) * 2020-08-07 2022-02-10
WO2022030648A2 (ja) * 2020-08-07 2022-02-10 株式会社Flosfia ｐ型酸化物半導体及びｐ型酸化物半導体を含む半導体装置
TW202346211A (zh) * 2022-02-09 2023-12-01 日商Ｆｌｏｓｆｉａ股份有限公司 結晶性氧化物膜、層疊結構體、半導體裝置及半導體系統

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110215338A1 (en) * 2010-03-08 2011-09-08 Qingchun Zhang Semiconductor devices with heterojunction barrier regions and methods of fabricating same
CN103918082A (zh) * 2011-11-09 2014-07-09 株式会社田村制作所 肖特基势垒二极管
JP2016207911A (ja) * 2015-04-27 2016-12-08 国立大学法人京都大学 成膜方法
CN106415845A (zh) * 2014-07-22 2017-02-15 Flosfia株式会社 结晶性半导体膜和板状体以及半导体装置
WO2017111173A1 (ja) * 2015-12-25 2017-06-29 出光興産株式会社 積層体
WO2018004008A1 (ja) * 2016-06-30 2018-01-04 株式会社Flosfia 酸化物半導体膜及びその製造方法
CN107799584A (zh) * 2016-08-31 2018-03-13 流慧株式会社 结晶性氧化物半导体膜、半导体装置及半导体系统

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52101970A (en) 1976-02-20 1977-08-26 Sumitomo Electric Ind Ltd Semiconductor element having schottoky barriercontact
JP2014078660A (ja) 2012-10-12 2014-05-01 Sumitomo Electric Ind Ltd ワイドギャップ半導体装置およびその製造方法
JP6064547B2 (ja) 2012-11-28 2017-01-25 サンケン電気株式会社 半導体装置
JP7313609B2 (ja) * 2017-07-08 2023-07-25 株式会社Flosfia 半導体装置
US10943981B2 (en) * 2017-08-24 2021-03-09 Flosfia Inc. Semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110215338A1 (en) * 2010-03-08 2011-09-08 Qingchun Zhang Semiconductor devices with heterojunction barrier regions and methods of fabricating same
CN103918082A (zh) * 2011-11-09 2014-07-09 株式会社田村制作所 肖特基势垒二极管
CN106415845A (zh) * 2014-07-22 2017-02-15 Flosfia株式会社 结晶性半导体膜和板状体以及半导体装置
JP2016207911A (ja) * 2015-04-27 2016-12-08 国立大学法人京都大学 成膜方法
WO2017111173A1 (ja) * 2015-12-25 2017-06-29 出光興産株式会社 積層体
WO2018004008A1 (ja) * 2016-06-30 2018-01-04 株式会社Flosfia 酸化物半導体膜及びその製造方法
CN107799584A (zh) * 2016-08-31 2018-03-13 流慧株式会社 结晶性氧化物半导体膜、半导体装置及半导体系统

Also Published As

Publication number Publication date
TWI830750B (zh) 2024-02-01
EP3823041A1 (en) 2021-05-19
US11495695B2 (en) 2022-11-08
US20210296511A1 (en) 2021-09-23
WO2020013244A1 (ja) 2020-01-16
EP3823041A4 (en) 2022-04-20
JPWO2020013244A1 (ja) 2021-07-15
TW202013749A (zh) 2020-04-01

Similar Documents

Publication Publication Date Title
JP7248962B2 (ja) 半導体装置
JP7313609B2 (ja) 半導体装置
CN112424948A (zh) 半导体装置
CN112424950A (zh) 半导体装置
TW201735360A (zh) 半導體裝置
JP2018129500A (ja) 半導体装置
JP2018060992A (ja) 半導体装置
JP2019041106A (ja) 半導体装置
JP6999103B2 (ja) 半導体装置
JP6999105B2 (ja) 半導体装置の製造方法
JP6999106B2 (ja) 半導体装置
CN112424949A (zh) 半导体装置
JP6999104B2 (ja) 半導体装置
US20220223737A1 (en) Semiconductor device
CN114207831A (zh) 半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination