JP2014078660A - ワイドギャップ半導体装置およびその製造方法 - Google Patents

Abstract

【課題】サージ電流などの高い電流が順方向に流れる場合に対する熱破壊耐性を向上可能なワイドギャップ半導体装置およびその製造方法を提供する。
【解決手段】ワイドギャップ半導体装置１は、基板１０と、電極４とを有している。基板１０は、ワイドギャップ半導体材料からなり、かつ第１導電型領域１４および第２導電型領域１５とを含む。電極４は、基板１０上に接して配置され、かつ単一の材料からなる。電極４は、第１導電型領域１４とショットキー接合する第１の領域３と、第２導電型領域１５とオーミック接合する第２の領域２とを含む。
【選択図】図１

Description

本発明は、ワイドギャップ半導体装置およびその製造方法に関するものであり、より特定的には、熱破壊耐性を向上可能なワイドギャップ半導体装置およびその製造方法に関するものである。

ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）やジャンクションバリアショットキーダイオード（ＪＢＳ：Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ Ｄｉｏｄｅ）などの半導体装置は、基板上にショットキー電極が形成された構造を有している。

たとえば特開２００１−８５７０４号公報（特許文献１）には、ショットキー電極の周縁部と接触する基板部分にｐ+ガードリング領域が形成され、基板の主表面に接してｐｎ接合が形成された炭化珪素ショットキーダイオードが開示されている。また特開２００９−１６６０３号公報（特許文献２）には、ショットキー電極と接する基板に設けられたｐ型層が同心円状に複数設けられたジャンクションバリアショットキーダイオードが開示されている。

特開２００１−８５７０４号公報 特開２００９−１６６０３号公報

しかしながら、特開２００１−８５７０４号公報および特開２００９−１６６０３号公報に記載のショットキーダイオードにおいては、サージ電流などの高い電流が順方向に流れる場合における熱破壊耐性が十分高くなかった。

本発明は、上記課題に鑑みてなされたものであり、その目的は、サージ電流などの高い電流が順方向に流れる場合における熱破壊耐性を向上可能なワイドギャップ半導体装置およびその製造方法を提供することである。

本発明に係るワイドギャップ半導体装置は、基板と、電極とを備える。基板は、ワイドギャップ半導体材料からなり、かつ第１導電型領域および第２導電型領域とを含む。電極は、基板上に接して配置され、かつ単一の材料からなる。電極は、第１導電型領域とショットキー接合する第１の領域と、第２導電型領域とオーミック接合する第２の領域とを含む。なお、ワイドギャップ半導体材料とは、シリコンよりもバンドギャップの大きい半導体材料のことを意味する。

本発明に係るワイドギャップ半導体装置は、第２導電型領域とオーミック接合する第２の領域を含む。これにより、第２導電型領域と第２の領域との接触抵抗が小さくなる。それゆえ、サージ電流などの高い電流が順方向に流れる場合における熱破壊耐性が向上する。また電流が順方向に流れる場合における接触抵抗による損失を低減することができる。

上記に係るワイドギャップ半導体装置において好ましくは、ワイドギャップ半導体材料は炭化珪素である。これにより、高い熱破壊耐性を有する炭化珪素半導体装置が得られる。

上記に係るワイドギャップ半導体装置において好ましくは、第２の領域と第２導電型領域との接触面積は、電極と基板との接触面積の２５％以上６０％以下である。第２の領域と第２導電型領域との接触面積が電極と基板との接触面積の２５％よりも小さい場合、電圧を印加した場合における電流の立ち上がりの傾きが十分に大きくならない。また第２の領域と第２導電型領域との接触面積が電極と基板との接触面積の６０％よりも大きい場合、同一チップ面積における定格電流が小さくなる。それゆえ、第２の領域と第２導電型領域との接触面積を、電極と基板との接触面積の２５％以上６０％以下にすることにより、電圧を印加した場合における電流の立ち上がりの傾きが十分に大きくなりかつ同一チップ面積における定格電流が大きくなる。

上記に係るワイドギャップ半導体装置において好ましくは、基板は、電極の外周部と接する第２の第２導電型領域を含む。これにより、電極の外周部における電界集中を緩和することができる。

本発明に係るワイドギャップ半導体装置の製造方法は以下の工程を備えている。ワイドギャップ半導体材料からなり、かつ第１導電型領域および第２導電型領域を有する基板が準備される。基板に接し、単一の材料からなりかつ第１の領域および第２の領域を有する電極が形成される。電極を形成する工程は、第１導電型領域と第１の領域とをショットキー接合させる工程と、第２の領域を局所的に加熱することにより第２導電型領域と第２の領域とをオーミック接合させる工程とを含む。

本発明に係るワイドギャップ半導体装置の製造方法は、第２の領域を局所的に加熱することにより第２導電型領域と第２の領域とをオーミック接合させる工程を含む。これにより、第２導電型領域と第２の領域との接触抵抗が小さくなる。それゆえ、サージ電流などの高い電流が順方向に流れる場合における熱破壊耐性が向上するワイドギャップ半導体装置が得られる。また電流が順方向に流れる場合における接触抵抗による損失が低減するワイドギャップ半導体装置が得られる。

上記に係るワイドギャップ半導体装置の製造方法において好ましくは、第２の領域を局所的に加熱することにより第２導電型領域と第２の領域とをオーミック接合させる工程は、第２の領域をレーザーアニールすることにより行われる。これにより、第２の領域以外の領域の面荒れを抑制しながら、第２導電型領域と第２の領域との接触抵抗を低減することができる。

上記に係るワイドギャップ半導体装置の製造方法において好ましくは、第１導電型領域と第１の領域とをショットキー接合させる工程は、第２導電型領域と第２の領域とをオーミック接合させる工程の前に、電極全体を加熱する工程を含む。これにより、第１導電型領域と第１の領域とのバリアハイトを適切な値に調整することができる。

上記に係るワイドギャップ半導体装置の製造方法において好ましくは、電極全体を加熱する工程は、レーザーアニールにより行われる。これにより、電極以外の領域の面荒れを抑制しながら電極を加熱することができる。

本発明によれば、サージ電流などの高い電流が順方向に流れる場合における熱破壊耐性を向上可能なワイドギャップ半導体装置およびその製造方法を提供することができる。

本発明の一実施の形態に係るワイドギャップ半導体装置の構造を概略的に示す断面模式図である。 本発明の一実施の形態に係るワイドギャップ半導体装置の一の例（ａ）および他の例（ｂ）におけるｐ型領域とＪＴＥ領域との位置関係を概略的に示す一部平面模式図である。 本発明の一実施の形態に係るワイドギャップ半導体装置の製造方法を概略的に示すフロー図である。 本発明の一実施の形態に係るワイドギャップ半導体装置の製造方法を概略的に示すフロー図である。 本発明の一実施の形態に係るワイドギャップ半導体装置の製造方法の第１の工程を概略的に示す断面模式図である。 本発明の一実施の形態に係るワイドギャップ半導体装置の製造方法の第２の工程を概略的に示す断面模式図である。 本発明の一実施の形態に係るワイドギャップ半導体装置の製造方法の第３の工程を概略的に示す断面模式図である。 本発明の一実施の形態に係るワイドギャップ半導体装置の製造方法の第４の工程を概略的に示す断面模式図である。

以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。

まず、本発明の一実施の形態に係るワイドギャップ半導体装置であるショットキーバリアダイオード１の構造について、図１を参照して説明する。図１に示すように本実施の形態のショットキーバリアダイオード１は、基板１０と、電極４とを主に有している。基板１０は、ワイドギャップ半導体材料からなる。ワイドギャップ半導体材料とは、シリコンよりもバンドギャップの大きい半導体材料のことであり、具体的には炭化珪素、窒化ガリウムおよびダイヤモンドなどが挙げられる。

基板１０は、ｎ+基板１１と、電界停止層１２と、ｎ型領域１４（第１導電型領域）と、ｐ型領域１５（第２導電型領域）と、ＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）領域１６とを有している。ｎ+基板１１には、単結晶炭化珪素からなる基板にたとえば窒素（Ｎ）などの不純物が含まれている。ｎ+基板に含まれる不純物濃度は、たとえば５×１０¹⁸ｃｍ^-3程度である。電界停止層１２に含まれる窒素などの不純物濃度はたとえば５×１０¹⁷ｃｍ^-3程度以上１×１０¹⁸ｃｍ^-3程度以下である。ｎ型領域１４における不純物濃度はたとえば１×１０¹⁶ｃｍ^-3である。ｐ型領域１５におけるアルミニウムなどの不純物濃度はたとえば１×１０¹⁹ｃｍ^-3程度である。

ＪＴＥ領域１６は、たとえばアルミニウム（Ａｌ)やホウ素（Ｂ）などの不純物がイオン注入されたｐ型領域である。当該ｐ型領域の不純物濃度は、たとえば２×１０¹⁷ｃｍ^-3程度である。ＪＴＥ領域１６は、電極４の外周部４ａと接触するｐ型領域１６ａと、当該ｐ型領域１６ａの外周側に配置され、電極４と接触しないｐ型領域１６ｂとを含んでいる。電極４と接触するｐ型領域１６ａを貫通するように、ｐ型領域１６ａよりも不純物濃度の高いｐ型領域１５が形成されていてもよい。また基板１０は、ＪＴＥ領域１６を取り囲むようにフィールドストップ領域（図示せず）を有していても構わない。フィールドストップ領域は、たとえばリン（Ｐ）などがイオン注入されたｎ+型領域である。

電極４は、基板１０の一方の主面１０ａ上に設けられており、たとえばチタン（Ｔｉ）からなる。電極４として、チタン以外にもたとえばニッケル（Ｎｉ）、窒化チタン（ＴｉＮ）、金（Ａｕ）、モリブデン（Ｍｏ)およびタングステン（Ｗ）などを用いても構わない。電極４は単一の材料からなる。単一の材料とは、同じ元素からなる単体から成っている場合および同じ化合物から成っている場合を含む。また、当該材料をたとえばスパッタリングやメッキで形成した後に、当該材料の一部を加熱することにより当該材料の一部における結合状態が変化した場合であっても、結合状態が変化した部分と結合状態が変化していない部分とは単一の材料である。

電極４は、ｎ型領域１４とショットキー接合する第１の領域３と、ｐ型領域１５とオーミック接合する第２の領域２とを含む。断面視（図１の視野）において第２の領域２は間隔をあけて複数配置されていてもよい。また断面視において第１の領域３と第２の領域２とが交互に配置されていてもよい。ｐ型領域１５は基板１０の主面１０ａからオーミック電極３０に向かって伸長して形成されている。第１の領域３および第２の領域２は単一の材料からなる。たとえば第１の領域３と第２の領域２は同じ金属または同じ合金から形成されている。

図２（ａ）を参照して、基板１０の法線方向から観察すると（言いかれば平面視において）、電極４はほぼ正方形の形状を有している。ＪＴＥ領域１６のｐ型領域１６ａは、ほぼ正方形状の電極４の外周部４ａに沿って形成されている。またｐ型領域１５は電極４の外周部４ａに囲まれて配置されている。ｐ型領域１５は、たとえば柵状を有している。ｐ型領域１５の縦方向に延びる部分は、隙間Ｌ３を隔てて配置されている。ｐ型領域１５の縦方向に延びる部分の幅Ｌ２はたとえば２μｍ以上４μｍ以下程度であり、隙間Ｌ３はたとえば４μｍ以上８μｍ以下程度である。ｐ型領域１５上に接して配置される電極４の第２の領域２の幅はｐ型領域１５の縦方向に延びる部分の幅Ｌ２よりも小さい。電極４の第２の領域２の幅はたとえば１μｍ以上３μｍ以下程度である。

図２（ｂ）を参照して、平面視においてｐ型領域１５の形状はたとえば円形であっても構わない。平面視においてｐ型領域１５の形状は四角形や六角形などの多角形形状であっても構わない。ｐ型領域１５の幅Ｌ２はたとえば２μｍ以上６μｍ以下程度である。ＪＴＥ領域１６のｐ型領域１６ａは電極４の外周部４ａに沿って配置されている。円形のｐ型領域１５は電極の外周部４ａに囲まれて配置されている。また電極の外周部４ａを囲うようにＪＴＥ領域のｐ型領域１６ｂが配置されている。

電極４の第２の領域２はｐ型領域１５に接して配置されている。つまり、電極４の第２の領域２の形状は、平面視において柵状であってもよいし、円形状であってもよい。平面視において電極４の形状はほぼ正方形状であり、電極４の一辺の長さはたとえば１ｍｍである。電極４の一辺Ｌ１の長さはたとえば５ｍｍや７ｍｍであっても構わない。好ましくは、第２の領域２とｐ型領域１５との接触面積は、電極４と基板１０との接触面積の２５％以上６０％以下である。

図１を参照して、電極４の第１の領域３および第２の領域２に接してパッド電極６０が形成されている。パッド電極６０はたとえばアルミニウムからなる。パッド電極６０、第１の領域３および基板１０の主面１０ａに接して保護膜７０が形成されている。また、ｎ+基板１１と接してオーミック電極３０が配置されている。オーミック電極３０はたとえばニッケルからなる。さらに、オーミック電極３０に接してたとえばチタン、ニッケル、銀やそれらからなる合金からなるパッド電極４０が配置されている。

次に、本発明の一実施の形態に係るワイドギャップ半導体装置であるショットキーバリアダイオードの製造方法について、図３〜図８を参照して説明する。

図５を参照して、まず、工程（Ｓ１０：図３）として、基板準備工程が実施される。この工程（Ｓ１０）では、たとえばポリタイプが４Ｈである単結晶炭化珪素からなるインゴット（図示しない）をスライスすることにより、導電型がｎ型（第１導電型）のｎ+基板１１が準備される。ｎ+基板には、たとえば窒素などの不純物が含まれている。ｎ+基板に含まれる不純物濃度は、たとえば５×１０¹⁸ｃｍ^-3程度である。

次に、ｎ+基板１１上に電界停止層１２が形成される。電界停止層１２はｎ型を有する炭化珪素層である。電界停止層１２に含まれるリンなどの不純物濃度はたとえば５×１０¹⁷ｃｍ^-3程度以上１×１０¹⁸ｃｍ^-3程度以下である。その後、電界停止層１２上に導電型がｎ型（第１導電型）であるｎ型領域１４がエピタキシャル成長により形成される。ｎ型領域１４の不純物濃度はたとえば１×１０¹⁶ｃｍ^-3である。これにより、ワイドギャップ半導体材料からなり、第１導電型を有する基板１０が準備される。

次に、工程（Ｓ２０：図３）として、イオン注入工程が実施される。この工程（Ｓ２０）では、たとえばＪＴＥ領域１６が形成される領域に開口を有する二酸化珪素からなるマスクが基板１０上に形成される。その後、たとえばＡｌ（アルミニウム）イオンが、ｎ型領域１４内に注入されることにより、導電型がｐ型（第２導電型）のＪＴＥ領域１６が形成される。ＪＴＥ領域１６の不純物濃度は、たとえば２×１０¹⁷ｃｍ^-3程度である。同様に、たとえば、電極４の第２の領域２とオーミック接合するｐ型領域１５が形成される領域に開口を有する二酸化珪素からなるマスクが基板１０上に形成される。その後、たとえばＡｌ（アルミニウム）イオンが、ｎ型領域１４内に注入されることにより、導電型がｐ型（第２導電型）のｐ型領域１５（第２導電型領域）が形成される。ｐ型領域１５の不純物濃度は、たとえば１×１０¹⁹ｃｍ^-3程度である。これにより、ワイドギャップ半導体材料からなり、かつｎ型領域１４（第１導電型領域）およびｐ型領域１５（第２導電型領域）を有する基板１０が準備される。

次に、工程（Ｓ３０：図３）として、活性化アニール工程が実施される。この工程（Ｓ３０）では、たとえばアルゴンなどの不活性ガス雰囲気中、１８００℃程度の温度で基板１０が加熱されることにより、ＪＴＥ領域１６およびｐ型領域１５がアニールされ、上記工程（Ｓ２０）にて導入された不純物が活性化される。これにより、不純物が導入された領域において所望のキャリアが生成する。

次に、工程（Ｓ４０：図３）として、電極形成工程が実施される。電極形成工程は、好ましくは、金属膜形成工程（Ｓ４１：図４）、ショットキー接合工程（Ｓ４２：図４）およびオーミック接合工程（Ｓ４３：図４）を含んでいる。まず、金属膜形成工程（Ｓ４１）では、単一の材料からなる電極４が基板１０に接して形成される。電極４は、たとえばチタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、窒化チタン（ＴｉＮ）などの金属膜である。具体的には、図７を参照して、電極４は、基板１０の主面１０ａにおいてｎ型領域１４と接し、かつ基板１０の主面１０ａにおいてｐ型領域１６ａおよびｐ型領域１５と接するように形成される。また、ショットキー電極の外周部４ａは基板１０の主面１０ａにおいて、ｐ型領域１６ａと接するように形成される。

次に、ショットキー接合工程（Ｓ４２）が実施される。この工程（Ｓ４２）では、基板１０の主面１０ａに形成された電極４の全体が加熱される。電極４全体の加熱はたとえばレーザーアニールを用いて行われる。電極４が形成された基板１０を加熱炉配置して、不活性ガス雰囲気中において電極４全体が加熱されても構わない。電極４は、たとえば５００℃程度にまで加熱される。これにより、基板１０のｎ型領域１４と電極４の第１の領域３とのショットキー接合におけるバリアハイトを調整する。なお、電極４の第１の領域３を局所的に加熱することにより、ｎ型領域１４と第１の領域３とがショットキー接合されても構わない。

次に、オーミック接合工程（Ｓ４３）が実施される。この工程（Ｓ４３）では、図８を参照して、ｐ型領域１５と接触する電極４の第２の領域２を局所的に加熱することにより、ｐ型領域１５と第２の領域２とがオーミック接合される。第２の領域２を局所的に加熱することによりｐ型領域１５と第２の領域２とをオーミック接合させる工程は、好ましくは第２の領域２をレーザーアニールすることにより行われる。第２の領域２の局所加熱は電子ビーム（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）によって行われても構わない。また第２の領域２は、たとえば１０００℃程度まで加熱される。オーミック接合工程（Ｓ４３）における電極４の加熱温度は、ショットキー工程（Ｓ４２）における電極４の加熱温度よりも高い。

以上により、基板１０に接し、単一の材料からなりかつ第１の領域３および第２の領域２を有する電極４が形成される。ショットキー接合工程（Ｓ４２）により、ｎ型領域１４（第１導電型領域）と第１の領域３とがショットキー接合され、電極４の第２の領域２を局所的に加熱することによりｐ型領域１５（第２導電型領域）と第２の領域２とがオーミック接合される。好ましくは、ｎ型領域１４と第１の領域３とをショットキー接合させる工程は、ｐ型領域１５と第２の領域２とをオーミック接合させる工程の前に、電極４全体が加熱されることにより行われる。

レーザーアニールには、たとえばＹＡＧレーザーが用いられ、より具体的には波長が３５５ｎｍ（３倍波）のＹＶＯ₄の固体レーザーが用いられる。レーザーの照射ビームスポットの直径はたとえば２００μｍ以上３００μｍ以下である。照射ビームスポットの電極４表面における面積は０．０３ｍｍ²以上であることが好ましい。照射ビームスポットは前の照射ビームスポットと重なるように移動する。たとえば、２０ｋＨｚのパルスレーザーを毎秒１０００ｍｍで走査する場合、照射ビームスポットの走査ステップは５０μｍである。照射ビームスポットは互いに重なり合いながら、電極４上をある一定の方向（走査方向）へ走査される。ｐ型領域１５と第２の領域２とがオーミック接合される場合におけるレーザーのエネルギー密度は、たとえば２．０Ｊ／ｃｍ²である。

次に、パッド電極および保護膜形成工程が実施される。具体的には、電極４上に接して、たとえばアルミニウムからなるパッド電極６０が形成される。その後、パッド電極６０、電極４の第２の領域２および基板１０の主面１０ａと接して保護膜７０が形成される。

次に、オーミック電極形成工程が実施される。具体的には、基板１０の主面１０ａとは反対の面（裏面）の研削が行われ、裏面と接触してたとえばニッケルからなるオーミック電極３０が形成される。その後、オーミック電極３０と接してたとえばチタン、ニッケル、銀やそれらからなる合金からなるパッド電極４０が形成される。これにより、図１に示すワイドギャップ半導体装置としてのショットキーバリアダイオード１が完成する。

なお、本実施の形態において、第１導電型をｎ型とし、かつ第２導電型をｐ型として説明したが、第１導電型がｐ型であってかつ第２導電型がｎ型であっても構わない。また、本実施の形態においては、ワイドギャップ半導体装置としてショットキーバリアダイオードを例に挙げて説明したが本発明はこれに限定されない。ワイドギャップ半導体装置はショットキー接合を有するトランジスタであってもよく、たとえばＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。

次に、本実施の形態に係るショットキーバリアダイオード１およびその製造方法の作用効果について説明する。

本実施の形態に係るショットキーバリアダイオード１は、ｐ型領域１５とオーミック接合する第２の領域２を含む。これにより、ｐ型領域１５と第２の領域２との接触抵抗が小さくなる。それゆえ、サージ電流などの高い電流が順方向に流れる場合における熱破壊耐性が向上する。また電流が順方向に流れる場合における接触抵抗による損失を低減することができる。

また本実施の形態に係るショットキーバリアダイオード１によれば、ワイドギャップ半導体材料は炭化珪素である。これにより、高い熱破壊耐性を有する炭化珪素半導体装置が得られる。

さらに本実施の形態に係るショットキーバリアダイオード１によれば、第２の領域２とｐ型領域１５との接触面積は、電極４と基板１０との接触面積の２５％以上６０％以下である。第２の領域２とｐ型領域１５との接触面積が電極４と基板１０との接触面積の２５％よりも小さい場合、電圧を印加した場合における電流の立ち上がりの傾きが十分に大きくならない。また第２の領域２とｐ型領域１５との接触面積が電極４と基板１０との接触面積の６０％よりも大きい場合、同一チップ面積における定格電流が小さくなる。それゆえ、第２の領域２とｐ型領域１５との接触面積を、電極４と基板１０との接触面積の２５％以上６０％以下にすることにより、電圧を印加した場合における電流の立ち上がりの傾きが十分に大きくなりかつ同一チップ面積における定格電流が大きくなる。

さらに本実施の形態に係るショットキーバリアダイオード１によれば、基板１０は、電極４の外周部４ａと接するｐ型領域１６ａを含む。これにより、電極４の外周部４ａにおける電界集中を緩和することができる。

本実施の形態に係るショットキーバリアダイオード１の製造方法は、第２の領域２を局所的に加熱することによりｐ型領域１５と第２の領域２とをオーミック接合させる工程を含む。これにより、ｐ型領域１５と第２の領域２との接触抵抗が小さくなる。それゆえ、サージ電流などの高い電流が順方向に流れる場合における熱破壊耐性が向上するワイドギャップ半導体装置が得られる。また電流が順方向に流れる場合における接触抵抗による損失が低減するワイドギャップ半導体装置が得られる。

また本実施の形態に係るショットキーバリアダイオード１の製造方法によれば、第２の領域２を局所的に加熱することによりｐ型領域１５と第２の領域２とをオーミック接合させる工程は、第２の領域２をレーザーアニールすることにより行われる。これにより、第２の領域２以外の領域の面荒れを抑制しながら、ｐ型領域１５と第２の領域２との接触抵抗を低減することができる。

さらに本実施の形態に係るショットキーバリアダイオード１の製造方法によればｎ型領域１４と第１の領域３とをショットキー接合させる工程は、ｐ型領域１５と第２の領域２とをオーミック接合させる工程の前に、電極４全体を加熱する工程を含む。これにより、ｎ型領域１４と第１の領域３とのバリアハイトを適切な値に調整することができる。

さらに本実施の形態に係るショットキーバリアダイオード１の製造方法によれば電極４全体を加熱する工程は、レーザーアニールにより行われる。これにより、電極４以外の領域の面荒れを抑制しながら電極を加熱することができる。

今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。

１ ショットキーバリアダイオード、２ 第２の領域、３ 第１の領域、４ 電極、４ａ 外周部、１０ 基板、１０ａ 主面、１１ ｎ+基板、１２ 電界停止層、１４ ｎ型領域、１５ ｐ型領域、１６ ＪＴＥ領域、１６ａ，１６ｂ ｐ型領域、３０ オーミック電極、４０，６０ パッド電極、７０ 保護膜。

Claims (8)

1. ワイドギャップ半導体材料からなり、かつ第１導電型領域および第２導電型領域とを含む基板と、
   前記基板上に接して配置され、かつ単一の材料からなる電極とを備え、
   前記電極は、前記第１導電型領域とショットキー接合する第１の領域と、前記第２導電型領域とオーミック接合する第２の領域とを含む、ワイドギャップ半導体装置。
2. 前記ワイドギャップ半導体材料は炭化珪素である、請求項１に記載のワイドギャップ半導体装置。
3. 前記第２の領域と前記第２導電型領域との接触面積は、前記電極と前記基板との接触面積の２５％以上６０％以下である、請求項１または２に記載のワイドギャップ半導体装置。
4. 前記基板は、前記電極の外周部と接する第２の第２導電型領域を含む、請求項１〜３のいずれか１項に記載のワイドギャップ半導体装置。
5. ワイドギャップ半導体材料からなり、かつ第１導電型領域および第２導電型領域を有する基板を準備する工程と、
   前記基板に接し、単一の材料からなりかつ第１の領域および第２の領域を有する電極を形成する工程とを備え、
   前記電極を形成する工程は、前記第１導電型領域と前記第１の領域とをショットキー接合させる工程と、前記第２の領域を局所的に加熱することにより前記第２導電型領域と前記第２の領域とをオーミック接合させる工程とを含む、ワイドギャップ半導体装置の製造方法。
6. 前記第２の領域を局所的に加熱することにより前記第２導電型領域と前記第２の領域とをオーミック接合させる工程は、前記第２の領域をレーザーアニールすることにより行われる、請求項５に記載のワイドギャップ半導体装置の製造方法。
7. 前記第１導電型領域と前記第１の領域とをショットキー接合させる工程は、前記第２導電型領域と前記第２の領域とをオーミック接合させる工程の前に、前記電極全体を加熱する工程を含む、請求項５または６に記載のワイドギャップ半導体装置の製造方法。
8. 前記電極全体を加熱する工程は、レーザーアニールにより行われる、請求項７に記載のワイドギャップ半導体装置の製造方法。

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