KR102669198B1 - 전력반도체 소자 - Google Patents
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Abstract
본 발명은 전력반도체 소자에 관한 것을 제공한다. 전력반도체 소자는 기판, 상기 기판 상의 채널층, 상기 채널층 상에 제공되는 게이트 유전층, 상기 채널층의 상면이 함몰된 소스 및 드레인 영역들 상에 제공되는 에피택시얼 패턴들, 상기 게이트 유전층 상에 제공되고, 상기 소스 및 드레인 영역들 사이에 배치되는 게이트 전극, 상기 에피택시얼 패턴들 상에 제공되는 소스 및 드레인 전극들 및 상기 기판을 관통하여 상기 소스 및 드레인 영역들 중 하나에 연결되는 써멀 비아홀 방열 패턴을 포함하되, 상기 채널층은 상기 에피택시얼 패턴들과 인접하는 상기 소스 및 드레인 영역들에 산소 공공을 포함하고, 상기 소스 및 드레인 전극들은 상기 에피택시얼 패턴들을 덮는다.
Description
본 발명은 전력반도체 소자에 관한 것으로서, 더욱 상세하게는 높은 전력변환 효율을 위한 써멀 비아홀(thermal via hole)과 낮은 오믹(Ohmic) 저항을 가진 갈륨옥사이드 전력반도체를 제공하는 것이다.
전력반도체는 고전압 전력을 변환처리하고 제어하는 반도체로 송배전, 가전, 산업 및 수송기기 등에 사용되어 고내압 및 고효율 특성이 요구되는 반도체이다.
전력반도체 기술의 발전은 전력 소자의 성능과 밀접한 관련이 있다. 차세대 전력 소자 및 전력 집적회로의 출현으로 전력전자 시스템의 효율성과 전력 밀도가 크게 향상되고 있다. 그러나 높은 동작 전압, 큰 전류 밀도, 빠른 스위칭 속도, 낮은 에너지 손실 등을 포함한 지속적인 개발 요구 사항으로 인해 전력반도체 기술은 해결하여야 할 사항이 많다.
전력반도체는 실리콘 및 탄화규소(SiC), 질화갈륨(GaN) 등의 광대역 밴드갭 반도체 등이 사용되고, 최근에는 갈륨옥사이드(Ga2O3), 및 다이아몬드와 같은 초광대역 밴드갭 반도체로 확장되고 있다. 표 1에서 보는 바와 같이 갈륨옥사이드 반도체는 밴드갭이 4.8 eV로 실리콘이나 탄화규소(SiC) 대비 각각 400% 내지 50% 이상 넓어 고전력 반도체로 유리한 장점을 가지고 있다. 그러나, 갈륨옥사이드 열전도도는 실리콘 대비 10배, 탄화규소(SiC) 대비 약 30배 정도 낮아 동작 시 열 저항에 따른 열 손실이 커 전력변환효율이 저하되는 문제점이 있다.
| Electrical Property | Si | SiC (4H) | GaN | Ga2O3 |
| Band gap energy (eV) | 1.12 | 3.28 | 3.39 | 4.8 |
| Critical electrical field (MV/cm) | 0.29 | 2.5 | 3.3 | 8 |
| Electron mobility (cm2/Vs) | 1200 | 800 | 900 | 300 |
| Intrinsic carrier concentratiom Ni (1/cm3) | 1.5e-10 | 0.82e-8 | 1.9e-10 | 1.79e-22 |
Relative permittivity ( |
11.8 | 9.7 | 9.0 | 10 |
| Saturation velocity(cm/s) | 1.0e7 | 2.0e7 | 2.5e7 | - |
| Thermal conductivity (W/mK) | 130 | 360-490 | 150-200 | 10.9-27 |
본 발명이 해결하고자 하는 과제는 높은 전력변환 효율을 위한 써멀 비아홀(thermal via hole)과 낮은 오믹(Ohmic) 저항을 가진 산화갈륨 전력반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 전력반도체 소자는 기판, 상기 기판 상의 채널층, 상기 채널층 상에 제공되는 게이트 유전층, 상기 채널층의 상면이 함몰된 소스 및 드레인 영역들 상에 제공되는 에피택시얼 패턴들, 상기 게이트 유전층 상에 제공되고, 상기 소스 및 드레인 영역들 사이에 배치되는 게이트 전극, 상기 에피택시얼 패턴들 상에 제공되는 소스 및 드레인 전극들 및 상기 기판을 관통하여 상기 소스 및 드레인 영역들 중 하나에 연결되는 써멀 비아홀 방열 패턴을 포함하되, 상기 채널층은 상기 에피택시얼 패턴들과 인접하는 상기 소스 및 드레인 영역들에 산소 공공을 포함하고, 상기 소스 및 드레인 전극들은 상기 에피택시얼 패턴들을 덮을 수 있다.
기타 실시예들의 구체적인 사향들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 갈륨옥사이드 전력반도체 소자의 소스 및 드레인 영역을 형성하면서 과식각을 통해 산소 공공(Vacancy)을 생성하여 전도도에 기여함으로써, 오믹 저항을 감소시킬 수 있고, 이로 인해 반도체 소자를 동작시켰을 때 소스와 드레인 간의 저항(이하, on 저항)을 낮추어 전력 변환 효율을 증가시킬 수 있다.
소스 및 드레인 영역을 고농도로 도핑하면서 선택적 재성장을 하여 높은 도펀트의 이온화율을 통해 오믹 저항을 줄여 전력 변환 효율을 향상시킬 수 있다.
또한, 열전도도가 낮은 갈륨옥사이드 기판 내에 써멀 비아홀(thermal via hole) 방열 패턴을 형성하여 전력반도체 소자 동작 시 발생하는 열을 빠르게 바닥 그라운드 방향으로 제거함으로써 열저항 손실(Thermal resistance loss) 감소를 통한 전력 변환 효율을 증가시킬 수 있다. 갈륨옥사이드 열전도도는 실리콘 대비 10배, 탄화규소(SiC) 대비 약 30배 정도 낮아서 종래 실리콘이나 SiC 전력반도체가 가지지 않은 써멀 비아홀(thermal via hole) 구조를 형성하여 동작 동안에 발생하는 열에 따른 온도 상승을 억제하여 열저항 감소와 전력변환 효율 향상을 할 수 있다. 그리고, 소스 및 드레인 전극과 게이트 전극을 동시에 형성함으로써 공정을 단순화하여 비용을 낮출 수 있다.
도 1는 본 발명의 실시 예들에 따른 전력반도체 소자의 단면도들이다.
도 2는 본 발명의 실시 예에 따른 전력반도체 소자의 공정 흐름도이다.
도 3a 내지 3f는 본 발명의 실시 예에 따른 전력반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 4a 및 4b는 종래 기술과 본 발명의 실시 예들에 따른 전력반도체 소자의 특성을 비교한 도면들이다.
도 2는 본 발명의 실시 예에 따른 전력반도체 소자의 공정 흐름도이다.
도 3a 내지 3f는 본 발명의 실시 예에 따른 전력반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 4a 및 4b는 종래 기술과 본 발명의 실시 예들에 따른 전력반도체 소자의 특성을 비교한 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명함으로써 본 발명을 상세히 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 수정 및 변경을 가할 수 있다. 단지, 본 실시 예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다. 또한 본 발명의 실시 예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
설명의 편의상 도면의 위쪽 방향을 위쪽이라 지칭하고, 도면의 위쪽 방향을 향하는 면을 윗면이라 지칭하기로 한다. 또한 도면의 아래쪽 방향을 아래쪽이라 지칭하고, 도면의 아래쪽 방향을 향하는 면을 아랫면이라 지칭하기로 한다. 또한, 도면의 왼쪽에서 오른쪽으로 향하는 방향을 가로 방향이라 지칭하기로 한다.
본 명세서에서 어떤 층이 다른 층 ‘상(上)에’ 있다고 언급되는 경우에 그것은 다른 층 상면에 직접 형성되거나 그들 사이에 제 3의 층이 개재될 수도 있다.
이하, 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1는 본 발명의 실시예들에 따른 전력반도체 소자의 단면도들이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 전력반도체 소자(1)는 기판(10), 채널층(20), 게이트 유전층(30), 에피택시얼 패턴들(40), 소스 및 드레인 전극들(50), 게이트 전극(60) 및 써멀 비아홀 방열 패턴(100)을 포함할 수 있다.
기판(10)은 예를 들어 β-Ga2O3 단결정 웨이퍼일 수 있다. 단결정 β-Ga2O3는 Czochralski, FZ(Float zone), 및 EFG(Edge defined film fed Growth)와 같은 성장 방법에 의해 형성될 수 있다. 도핑되지 않은 Ga2O3는 Si 또는 Sn 혼입으로 인해 n형 전도성을 나타낼 수 있다. 따라서 반절연성 결정을 위해서는 Mg 또는 Fe와 같은 어셉터(Acceptor)를 사용한 보상 도핑이 필요하다. 또한, β-Ga2O3은 단사정 결정구조로 [100] 방향을 따라 12.33Å의 큰 격자 상수로 인해 박리와 유사하게 β-Ga2O3 결정의 벽개면에서 기계적으로 박리될 수 있다. 따라서, 박리된 나노 플레이크(nano flake)를 실리콘 기판에 부착하여 사용할 수도 있다.
채널층(20)은 기판(10) 상에 제공될 수 있다. 채널층(20)은 예를 들어 β-Ga2O3 에피택시얼층일 수 있다. 상기 에피택시얼층은 MBE(Molecular beam epitaxy), HVPE(Hydride vapor phase epitaxy), MOCVD(Metal organic chemical vapor deposition), 및 mist-CVD(Chemical vapor deposition) 등의 공정에 의해 형성될 수 있다. 상기 MBE에서 사용되는 산소 공급원에는 두 가지 유형이 있다. 하나는 RF 플라즈마에 의해 생성된 산소 라디칼이며, 또 다른 하나는 오존일 수 있다. 일반적으로 오존 MBE가 RF 플라즈마 MBE보다 성장속도가 빠르다. 이러한 MBE는 의도하지 않은 불순물의 혼입 가능성을 제거함으로써 고순도의 에피택시얼층을 얻을 수 있으나, 초고진공을 요구하기 때문에 생산성에 한계가 있다. 상기 HVPE는 전구체로 GaCl와 O2가 사용될 수 있다. GaCl와 O2는 N2를 캐리어 가스로 사용하여 Ga2O3이 성장할 수 있다. 채널층(20)의 소스 및 드레인 영역들의 상면은 함몰될 수 있다. 채널층(20)의 소스 및 드레인 영역들은 과식각을 통해 함몰될 수 있다. 채널층(20)의 상면이 함몰된 소스 및 드레인 영역들은 결정성이 파괴될 수 있다. 이후 채널층(20)을 열처리하면, 결정성이 파괴된 부분의 산소가 해리되면서 산소 공공(200)이 형성될 수 있다. 이러한 산소 공공(200)이 이온화되면서 전도도에 기여하여 오믹 저항을 감소시킬 수 있다.
게이트 유전층(30)은 채널층(20) 상에 제공될 수 있다. 게이트 유전층(30)은 예를 들어 Al2O3, HfO2, SrTiO3 또는 BaTiO3일 수 있다. 게이트 유전층(30)은 PECVD(Plasma enhanced chemical vapor deposition) 또는 ALD(Atomic layer deposition) 방법에 의해 형성될 수 있다. 게이트 유전층(30)의 두께는 약 10nm 내지 50nm일 수 있다.
에피택시얼 패턴들(40)은 채널층(20)의 상면이 함몰된 소스 및 드레인 영역들 상에 제공될 수 있다. 에피택시얼 패턴들(40)의 하부는 채널층(20)에 둘러싸이는 형태일 수 있다. 에피택시얼 패턴들(40)은 채널층(20)의 산소 공공(200)과 인접할 수 있다. 에피택시얼 패턴들(40)은 예를 들어 β-Ga2O3 일 수 있다. 에피택시얼 패턴들(40)은 선택적 재성장(SAG: Selective area growth) 방법으로 형성될 수 있다. 선택적 재성장(SAG) 방법은 예를 들어 MBE, HVPE 또는 MOCVD 방법일 수 있다. 에피택시얼 패턴들(40)에 Si 또는 Sn이 약 1x1019cm-3 내지 5x1019cm-3으로 도핑될 수 있다. 에피택시얼 패턴들(40)의 두께는 약 20nm 내지 500nm일 수 있다.
소스 및 드레인 전극들(50)은 에피택시얼 패턴들(40) 상에 제공될 수 있다. 소스 및 드레인 전극들(50)은 에피택시얼 패턴들(40)과 오믹 접촉을 할 수 있다. 소스 및 드레인 전극들(50)은 외부로 노출된 에피택시얼 패턴들(40)을 덮는 형태로 형성될 수 있다. 이는 접촉 면적을 증가시켜 오믹 저항을 감소시키기 위함이다. 소스 및 드레인 전극들(50)은 티타늄(Ti) 및 금(Au)를 포함할 수 있다. 소스 및 드레인 전극들(50)은 전자빔 증착(e-beam evaporation) 방법에 의해 형성될 수 있다. 상기 Ti의 두께는 약 10nm 내지 100nm일 수 있다. 상기 Au의 두께는 약 15nm 내지 450nm일 수 있다. 소스 및 드레인 전극들(50)은 Ti/Pt/Au와 같이 다층으로 형성될 수 있으며, 여기서 백금(Pt)는 확산 장벽층 기능을 할 수 있다.
게이트 전극(60)은 게이트 유전층(30) 상에 제공될 수 있다. 게이트 전극(60)은 소스 및 드레인 전극들(50) 사이에 배치될 수 있다. 게이트 전극(60)은 Ti, 니켈(Ni) 및 Au 중 적어도 어느 하나를 포함할 수 있다. 상기 Ti 또는 Ni의 두께는 약 10mm 내지 100nm일 수 있다. 상기 Au의 두께는 약 15nm 내지 450nm일 수 있다. Ti는 Ni에 비하여 비교적 낮은 쇼트키 장벽 높이(SBH: Schottky barrier height)를 가질 수 있다.
써멀 비아홀 방열 패턴(100)은 기판(10) 내에 형성될 수 있다. 써멀 비아홀 방열 패턴(100)은 소스 및 드레인 영역들의 에피택시얼 패턴(40) 중 하나와 연결되어 접지 기능을 수행할 수 있다. 써멀 비아홀 방열 패턴(100)은 전력반도체 소자에서 발생하는 열을 방출할 수 있다. 써멀 비아홀 방열 패턴(100)의 깊이는 소자의 전체 두께와 동일하게 약 30㎛ 내지 100㎛ 일 수 있다. 써멀 비아홀 방열 패턴(100)의 형태는 예를 들어 원형(Circle), 사각형(Square), 육각형(Hexagonal), 팔각형(Octagonal)일 수 있고, 그 크기는 약 50㎛ 내지 300㎛ 일 수 있다. 써멀 비아홀 방열 패턴(100)은 예를 들어 Au, Cu 또는 TiN 등 열전도도 및 전기전도도가 우수한 금속으로 이루어질 수 있다. 써멀 비아홀 방열 패턴(100)은 열 방출뿐만 아니라 접지 기능도 겸하고 있어 고전압 소자의 동작 안정성과 신뢰성을 향상하여 소자의 수명을 향상할 수 있다.
도 2는 본 발명의 실시예들에 따른 전력반도체 소자의 공정 흐름도이다.
도 3a 내지 3f는 본 발명의 실시예들에 따른 전력반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2의 및 3a를 참조하면, 예를 들어 β-Ga2O3 단결정인 기판(10)이 준비될 수 있다(S10). 기판(10) 상에 에피택시 공정에 의해 채널층(20)이 형성될 수 있다(S20). 채널층(20)은 예를 들어 n형 β-Ga2O3일 수 있다. n형 β-Ga2O3 성장에는 SiCl4 도펀트 가스가 동시에 공급될 수 있다. β-Ga2O3 의 n 형 전도도는 약 1015cm-3 내지 1018cm-3 정도의 넓은 범위의 Si 도핑 농도에 의해 제어될 수 있다. 채널층(20) 상에 게이트 유전층(30)이 형성될 수 있다. 게이트 유전층(30) 상에 마스크층(70)이 형성될 수 있다(S30). 마스크층(70)은 예를 들어 산화규소(SiO2) 또는 질화규소(SiNx)일 수 있다. 마스크층(70)은 PECVD 방법으로 형성될 수 있다. 마스크층(70)의 두께는 약 200nm 내지 500nm일 수 있다.
도 2 및 3b를 참조하면, 마스크층(70)을 마스크로 이용한 포토리소그래피 공정에 의해 소스 및 드레인 영역의 마스크 패턴이 형성될 수 있다(S40). 이후, 상기 소스 및 드레인 영역의 마스크 패턴은 ICP-IRE 공정에 의해 제거될 수 있다. 마스크층(70) 및 게이트 유전층(30)은 SF6 또는 CF4 계 가스를 이용하여 식각될 수 있다.
오믹 접촉은 금속과 반도체의 접합으로 접촉면에 에너지 장벽이 존재하면 금속과 반도체 사이에 캐리어의 이동을 방해할 수 있다. 특히, 광대역 밴드갭 반도체와 금속 사이에 형성된 접촉은 쇼트키 접촉일 수 있다. 따라서, 접촉 저항은 일반적으로 금속과 반도체의 쇼트키 장벽 높이(SBH)인 
에 따라 달라질 수 있다. n형 반도체의 경우 다음 수학식을 따른다.
여기서 
은 금속의 일함수이고, 
은 반도체의 전자친화도이다. 상기 식에서 보듯이 오믹 접촉은 
를 낮추어야 한다. 반도체에 고농도 도핑을 하면 오믹 접촉 형성을 촉진할 수 있다. 그러나, Ga2O3에서 얻을 수 있는 도핑 레벨은 다른 광대역 밴드갭 반도체의 경우와 마찬가지로 Si 보다 낮다. 따라서, 표면 상태는 오믹 접촉의 형성에 중요한 역할을 하므로, 우수한 반도체 소자 성능을 달성하기 위해서는 Ga2O3과 금속의 접촉 개선이 중요하다.
Ga2O3은 Ti 및 Au를 증착 후 열처리하지 않으면 쇼트키 접촉 특성을 보이나, Ar 또는 N2 분위기의 열처리로(furnace)에서 약 300℃ 에서 약 3시간 동안 열처리하면 오믹 접촉 특성으로 변환하는 특성이 있다. 또한, 급속열처리장치(RTA: Rapid thermal annealing)에서 약 450℃ 내지 500℃ 사이의 온도에서 약 1분 내지 5분 동안 열처리하면 오믹 접촉 특성으로 변환하는 특성이 있다. 마스크층(70) 및 게이트 유전층(30) 식각 이후, BCl3 또는 Cl2 계 가스에 Ar을 첨가하고, 소스 및 드레인 영역들의 채널층(20) 상면을 과식각을 하여 채널층(20)의 β-Ga2O3의 결정성을 파괴할 수 있다. 결정성이 무너진 β-Ga2O3 에 약 300℃ 내지 500℃ 에서 열처리를 하면 산소가 해리될 수 있다. 소스 및 드레인 영역들의 채널층(20) 상면에는 산소 공공(200)이 형성될 수 있다. 산소 공공(200)은 이온화되면서 전도도에 기여하여 오믹 저항을 감소시킬 수 있다. 또한, 채널층(20)을 과식각을 하면서 예를 들어 H, Ge, Si, 및 Sn 중 적어도 어느 하나를 추가하여 도핑 효과를 거둘 수 있다.
도 2 및 3c를 참조하면, 에피택시얼층(80)은 채널층(20) 및 마스크층(70) 상에 선택적 재성장(SAG)될 수 있다(S50). 선택적 재성장(SAG) 방법은 예를 들어 MBE, HVPE 또는 MOCVD 방법일 수 있다. 에피택시얼층(80)은 예를 들어 Ga2O3일 수 있다.
도 2 및 3d를 참조하면, 에피택시얼층(80)은 에치백(Etch back) 공정으로 일부가 식각되어 에피택시얼 패턴들(40)로 형성될 수 있다(S60). 채널층(20)의 산소 공공(200)과 에피택시얼 패턴들(40)은 인접할 수 있다. 에치백 공정은 BCl3 또는 Cl2계 가스를 사용한 ICP-RIE(Inductive coupled plasma reactive ion etching)으로 수행될 수 있다. 이 경우, 마스크층(70)은 식각 종료점 기능을 할 수 있다.
도 2 및 3e를 참조하면, 에치백 공정 이후, 마스크층(70)은 식각 공정을 통해 제거될 수 있다(S70). 상기 식각 공정은 SF6 또는 CF4 계 가스를 사용한 ICP-RIE 또는 BOE(Buffered oxide etchant) 식각 용액으로 수행될 수 있다.
도 2 및 3f를 참조하면, 에피택시얼 패턴들(40) 상에는 소스 및 드레인 전극들(50)이 형성될 수 있고, 게이트 유전층(30) 상에는 게이트 전극(60)이 형성될 수 있다(S80). 소스 및 드레인 전극들(50)은 예를 들어 Ti가 증착된 후 Au가 증착될 수 있다. 오믹 저항을 감소시키기 위해 소스 및 드레인 전극들(50)은 에피택시얼 패턴들(40)을 덮는 형태로 형성될 수 있다. 게이트 전극(60)은 예를 들어 Ti 또는 Ni가 증착된 후 Au가 증착 될 수 있다. 소스 및 드레인 전극들(50)과 게이트 전극(60)은 동시에 형성될 수 있다. 이는 공정을 단순화하여 비용을 줄일 수 있다.
소스 및 드레인 전극들(50)과 게이트 전극(60)을 형성 한 후, 기판(10)을 약 30㎛ 내지 100㎛ 으로 래핑(Lapping) 및 폴리싱(Polishing)을 할 수 있다. 이후, BCl3 또는 Cl2 계 가스를 사용한 ICP-RIE, 습식 식각(Wet etching) 또는 이온 밀링(Ion milling) 방법으로 기판(10)을 관통하는 써멀 비아홀을 형성할 수 있다. 써멀 비아홀에 전기 및 열전도도가 높은 Au, TiN 또는 Cu 금속을 채움으로써 써멀 비아홀 방열 패턴(100)이 형성될 수 있다.
도 4a 및 4b는 종래 기술과 본 발명의 실시 예들에 따른 전력반도체 소자의 특성을 비교한 도면들이다.
도 4a를 참조하면, 본 발명의 실시 예들에 따른 전력반도체 소자(SAG FET: Selective area growth field effect transistor)는 종래의 전력반도체 소자(Conventional FET) 보다 전류밀도가 향상되고, on 저항(반도체 소자를 동작시켰을 때, 소스와 드레인 간의 저항)이 감소하는 효과를 얻을 수 있다. 따라서 본 발명의 실시 예에 따른 전력반도체 소자의 전력변환효율은 종래의 전력반도체 소자보다 좋을 수 있다.
도 4b를 참조하면, 본 발명의 실시 예들에 따른 전력반도체 소자(SAG FET)의 오믹접촉 저항은 약 2.58Ω 일 수 있다. 이는 종래의 전력반도체 소자(Conventional FET)의 오믹접촉 저항 보다 약 10배 정도 개선된 수치일 수 있다. 전력반도체 소자(SAG FET)의 오믹접촉 비저항은 약 
Ωcm2 일 수 있다. 이는 종래의 전력반도체 소자(Conventional FET)의 오믹접촉 비저항 보다 약 2000배 정도 개선된 수치일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 전력반도체 소자
10: 기판
20: 채널층
30: 게이트 유전층
40: 에피택시얼 패턴들
50: 소스 및 드레인 전극들
60: 게이트 전극
70: 마스크층
80: 에피택시얼층
100: 써멀 비아홀 방열 패턴
10: 기판
20: 채널층
30: 게이트 유전층
40: 에피택시얼 패턴들
50: 소스 및 드레인 전극들
60: 게이트 전극
70: 마스크층
80: 에피택시얼층
100: 써멀 비아홀 방열 패턴
Claims (10)
- 기판;
상기 기판 상의 채널층;
상기 채널층 상에 제공되는 게이트 유전층;
상기 채널층의 상면이 함몰된 소스 및 드레인 영역들 상에 제공되는 에피택시얼 패턴들;
상기 게이트 유전층 상에 제공되고, 상기 소스 및 드레인 영역들 사이에 배치되는 게이트 전극; 및
상기 에피택시얼 패턴들 상에 제공되는 소스 및 드레인 전극들을 포함하되,
상기 채널층은 상기 에피택시얼 패턴들과 인접하는 상기 소스 및 드레인 영역들에 산소 공공을 포함하고, 상기 소스 및 드레인 전극들은 상기 에피택시얼 패턴들을 덮는 전력반도체 소자.
- 제1 항에 있어서,
상기 기판을 관통하여 상기 소스 및 드레인 영역들 중 어느 하나에 연결되는 써멀 비아홀 방열 패턴을 더 포함하는 전력반도체 소자.
- 제1 항에 있어서,
상기 에피택시얼 패턴들은 β-Ga2O3을 포함하는 전력반도체 소자.
- 제1 항에 있어서,
상기 에피택시얼 패턴들의 상면은 상기 게이트 유전층의 상면보다 높은 전력반도체 소자.
- 제1 항에 있어서,
상기 산소 공공은 상기 에피택시얼 패턴들의 하면 상에 위치하는 전력반도체 소자.
- 제1 항에 있어서,
상기 에피택시얼 패턴들의 두께는 20nm 내지 500nm인 전력반도체 소자.
- 제1 항에 있어서,
상기 에피택시얼 패턴들은 불순물을 포함하는 전력반도체 소자.
- 제7 항에 있어서,
상기 불순물은 Si 또는 Sn을 포함하는 전력반도체 소자.
- 제7 항에 있어서,
상기 불순물의 농도는 1x1019cm-3 내지 5x1019cm-3인 전력반도체 소자.
- 제2 항에 있어서,
상기 써멀 비아홀 방열 패턴은 Au, TiN 및 Cu 중 적어도 하나를 포함하는 전력반도체 소자.
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