WO2015098225A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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WO2015098225A1
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silicon layer
amorphous silicon
electride
semiconductor device
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俊成 渡邉
宮川　直通
伊藤　和弘
暁 渡邉
光井　彰
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旭硝子株式会社
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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • a semiconductor device such as a thin film transistor constructed by forming electrodes such as a source, a drain, and a gate, and a semiconductor layer on an insulating substrate has attracted attention (for example, Patent Document 1).
  • Such a semiconductor device can be applied to various electronic devices such as an electro-optical device, for example.
  • the present invention has been made in view of such a background, and an object of the present invention is to provide a semiconductor device with higher performance and higher functionality than conventional ones. Another object of the present invention is to provide a method for manufacturing such a semiconductor device.
  • a semiconductor device having a source electrode, a drain electrode, a gate electrode, and an amorphous silicon layer, What is claimed is: 1.
  • a semiconductor device comprising: a thin film of an amorphous oxide electride containing calcium atoms and aluminum atoms between one or both of the source electrode and the drain electrode and the amorphous silicon layer. Provided.
  • the molar ratio (Ca / Al) of aluminum atoms to calcium atoms in the electride thin film may be in the range of 0.3 to 5.0.
  • the electride thin film may have an electron density of 2.0 ⁇ 10 17 cm ⁇ 3 or more.
  • the electride thin film may have a thickness of 100 nm or less.
  • the amorphous silicon layer may be disposed between the source electrode and the gate electrode, or the amorphous silicon layer may be farther from the gate electrode than the source electrode. May be arranged.
  • the present invention provides a method for manufacturing a semiconductor device having a source electrode, a drain electrode, a gate electrode, and an amorphous silicon layer, (1) forming a thin film of an amorphous oxide electride containing calcium atoms and aluminum atoms between one or both of the source electrode and the drain electrode and the amorphous silicon layer; A method for manufacturing a semiconductor device is provided.
  • the manufacturing method according to the present invention further includes: (A) forming an amorphous silicon layer on the substrate; (B) forming a source electrode and a drain electrode; (C) forming a gate electrode; Have The step (1) may be performed between the step (a) and the step (b).
  • the manufacturing method according to the present invention further includes: (A) forming a source electrode and a drain electrode on a substrate; (B) forming an amorphous silicon layer; (C) forming a gate electrode; Have The step (1) may be performed between the step (a) and the step (b).
  • the manufacturing method according to the present invention further includes: (A) forming a gate electrode on the substrate; (B) forming an amorphous silicon layer; (C) forming a source electrode and a drain electrode; Have The step (1) may be performed between the step (b) and the step (c).
  • the manufacturing method according to the present invention further includes: (A) forming a gate electrode on the substrate; (B) forming a source electrode and a drain electrode; (C) forming an amorphous silicon layer; Have The step (1) may be performed between the step (b) and the step (c).
  • the molar ratio (Ca / Al) of aluminum atoms to calcium atoms in the electride thin film may be in the range of 0.3 to 5.0.
  • the electride thin film may have an electron density of 2.0 ⁇ 10 17 cm ⁇ 3 or more.
  • the electride thin film may have a thickness of 100 nm or less.
  • amorphous oxide electride containing calcium atom and aluminum atom is also simply referred to as “amorphous oxide electride”, and “amorphous oxidation containing calcium atom and aluminum atom”.
  • the “electride thin film” is also simply referred to as “electride thin film”.
  • the present invention it is possible to provide a semiconductor device with higher performance and higher functionality than conventional ones.
  • the present invention can also provide a method for manufacturing such a semiconductor device.
  • FIG. 1 is a cross-sectional view schematically showing a configuration of a semiconductor device according to an embodiment of the present invention.
  • 1 is a cross-sectional view schematically showing an example of a semiconductor device according to the present invention configured by a top gate structure-bottom contact method.
  • 1 is a cross-sectional view schematically showing an example of a semiconductor device according to the present invention configured by a bottom gate structure-top contact method.
  • 1 is a cross-sectional view schematically showing an example of a semiconductor device according to the present invention configured by a bottom gate structure-bottom contact method.
  • FIG. It is the figure which showed typically an example of the flow at the time of manufacturing the semiconductor device by one Example of this invention.
  • FIG. 1 shows a schematic cross section of a conventional semiconductor device.
  • the conventional semiconductor device 1 includes a substrate 10, an amorphous silicon layer 5, a source electrode 20, a drain electrode 22, and a gate electrode 24.
  • the amorphous silicon layer 5 is disposed on the substrate 10, and the source electrode 20 and the drain electrode 22 are disposed on the amorphous silicon layer 5.
  • a gate electrode 24 is disposed on the source electrode 20 and the drain electrode 22 with a gate insulating layer 30 interposed therebetween.
  • Such a semiconductor device 1 can be used for, for example, an electro-optical device such as a liquid crystal panel or electronic paper, and a light-emitting display device.
  • contact at the interface between the source electrode 20 and the amorphous silicon layer 5 and at the interface between the drain electrode 11 and the amorphous silicon layer 5 is performed in order to achieve higher performance and higher functionality.
  • the ohmic junction means a state in which a space charge layer is not formed on the amorphous silicon layer side and a metal and a semiconductor are joined, and in this case, no rectification occurs at the metal / semiconductor interface (that is, , Electrons flow in both directions).
  • the work function of the source electrode 20 / drain electrode 22 is made amorphous. It is necessary to make it smaller than the work function of the quality silicon layer 5.
  • a metal having a low work function is active and highly reactive, and a reaction layer is easily formed with other components. Therefore, it has been difficult to directly bond a metal having a low work function and an amorphous silicon layer. For this reason, such a problem causes a problem that the material of the source electrode 20 / drain electrode 22 is largely limited.
  • a semiconductor device having a source electrode, a drain electrode, a gate electrode, and an amorphous silicon layer, What is claimed is: 1.
  • a semiconductor device comprising: a thin film of an amorphous oxide electride containing calcium atoms and aluminum atoms between one or both of the source electrode and the drain electrode and the amorphous silicon layer. Provided.
  • an amorphous oxide electride thin film containing calcium atoms and aluminum atoms is disposed between one or both of the source electrode and the drain electrode and the amorphous silicon layer. It has the feature that.
  • the amorphous oxide electride thin film containing calcium atoms and aluminum atoms has semiconducting electrical characteristics and a relatively low work function.
  • the work function of this thin film is in the range of 2.4 eV to 4.5 eV (eg, 2.8 eV to 3.2 eV).
  • this thin film has a feature of high electron density.
  • the electron density of the thin film is, for example, in the range of 2.0 ⁇ 10 17 cm ⁇ 3 to 2.3 ⁇ 10 21 cm ⁇ 3 .
  • the presence of such a thin film can significantly reduce the contact resistance between one or both of the source electrode and the drain electrode and the amorphous silicon layer. Therefore, the present invention can provide a semiconductor device having higher operating characteristics than conventional ones.
  • the present invention is more effective when the work function of the source electrode and the work function of the drain electrode are larger than the work function of the amorphous silicon layer.
  • the ohmic junction can be developed by lowering the work functions of the source electrode and the drain electrode as compared with the amorphous silicon layer.
  • a metal having a low work function is active and highly reactive, and easily forms a reaction layer with other components, so that it is difficult to develop an ohmic junction.
  • the electride thin film according to the present invention has a low work function, it has a high chemical durability and a higher carrier density (electron density). Therefore, an ohmic junction can be developed between the amorphous silicon layer and the electride thin film, and a tunnel effect can be developed between the source electrode and the drain electrode (metal). As a result, contact resistance between one or both of the source electrode and the drain electrode and the amorphous silicon layer can be significantly reduced, and a high-performance semiconductor device can be provided.
  • the work function of the electride thin film is preferably smaller than the work function of the amorphous silicon layer.
  • the difference between the work function of the amorphous silicon layer and the work function of the electride thin film is preferably greater than 0 eV to 3.0 eV, more preferably 0.1 eV to 2.5 eV, and even more preferably 0.5 eV to 2.0 eV. preferable.
  • the work function of the amorphous silicon layer is 4.2 eV.
  • the work function of the source and drain electrodes made of Al is 4.1 eV.
  • an amorphous oxide electride thin film containing calcium atoms and aluminum atoms is disposed between one or both of the source electrode and the drain electrode and the amorphous silicon layer.
  • the work function of this electride thin film is in the range of 2.4 eV to 4.5 eV, for example, can be in the range of 2.8 eV to 3.2 eV, compared with the work function of the amorphous silicon layer. It can be made sufficiently low. Moreover, since this electride thin film is chemically stable, it is difficult to form a reaction layer. In addition, at the interface between the source electrode and drain electrode (metal) and the thin film of electride, the electron resistance of the thin film of electride is high, so that the contact resistance is reduced by the tunnel effect. For this reason, it is easy to develop an ohmic junction, and the contact resistance between one or both of the source electrode and the drain electrode and the amorphous silicon layer can be reduced. As a result, a semiconductor device with higher performance than before can be provided.
  • the difference between the electron affinity and the work function in the electride thin film is ⁇ F
  • the difference between the electron affinity and the work function in the amorphous silicon layer is ⁇ B
  • the difference between ⁇ F and ⁇ B is close to zero.
  • the absolute value of the difference between ⁇ F and ⁇ B is preferably 0.5 or less, more preferably 0.3 or less, and even more preferably 0.
  • the thin film of electride has an electron affinity of about 2.5 eV, and when the work function is about 3.0 eV, ⁇ F is about 0.5 eV.
  • ⁇ F is about 0.5 eV.
  • ⁇ B is 0.3 eV to 0.9 eV. In this case, the difference between ⁇ F and ⁇ B is about 0.4 or less, and a very low contact resistance can be achieved.
  • the electride thin film may have a high ionization potential.
  • the ionization potential of the electride thin film may be 7.0 eV to 9.0 eV, or 7.5 eV to 8.5 eV.
  • the ionization potential of the electride thin film is larger than the ionization potential of the amorphous silicon layer.
  • the difference in ionization potential between the electride thin film and the amorphous silicon layer may be 1.1 eV to 3.5 eV, 1.3 eV to 3.3 eV, or 1.6 eV to 3.0 eV. It may be.
  • the difference between the ionization potential and work function of the electride thin film is larger than the difference between the ionization potential and work function of the amorphous silicon layer.
  • ⁇ E is the difference (IP ⁇ WF) between the ionization potential (IP) and work function (WF) of the electride thin film.
  • a difference between the ionization potential (IP) and the work function (WF) of the amorphous silicon layer is represented by ⁇ A.
  • the difference ( ⁇ E ⁇ A) between the two is preferably 1.3 eV to 5.8 eV, more preferably 2.0 eV to 5.0 eV, and particularly preferably 2.5 eV to 4.5 eV.
  • the semiconductor device of the present invention is a thin film field effect transistor
  • holes are conducted to the source electrode when the transistor is turned off (when the gate voltage is 0 or a negative voltage is applied as the gate voltage), and the off current (Leakage current) may occur.
  • the occurrence of off-current may cause an increase in power consumption.
  • the electride thin film has a high ionization potential, and the ionization potential is sufficiently large compared to the amorphous silicon layer.
  • the difference ( ⁇ E ⁇ A) between the ionization potential difference ( ⁇ E) of the above-described electride thin film and the ionization potential of the amorphous silicon layer and the work function ( ⁇ E) is the energy in hole conduction. It becomes a barrier. By having a sufficiently high energy barrier, hole conduction can be blocked and off current can be suppressed.
  • a configuration in which a quality silicon layer (n + amorphous silicon layer) is provided is known.
  • the n + amorphous silicon layer has a work function smaller than that of an amorphous silicon layer not doped with an impurity element depending on the doping concentration of the impurity element, but the ionization potential itself does not change.
  • the energy barrier (the difference between the ionization potential and work function of the n + amorphous silicon layer and the difference between the ionization potential and work function of the amorphous silicon layer) can be only about 0.5 eV at most. .
  • the off-current is further reduced by disposing an electride thin film having a high ionization potential as described above between one or both of the source electrode and the drain electrode and the amorphous silicon layer. It becomes possible.
  • an electride of an amorphous oxide containing calcium atoms and aluminum atoms refers to an amorphous composed of calcium atoms, aluminum atoms, and oxygen atoms. It means an amorphous solid substance composed of a solvate having a solvent and electrons as a solute. Electrons in the amorphous oxide act as anions. The electrons may exist as bipolarons.
  • FIG. 2 conceptually shows the structure of the amorphous oxide electride.
  • the amorphous oxide electride 70 has a characteristic partial structure called a bipolaron 74 in an amorphous solvent 72 composed of calcium atoms, aluminum atoms and oxygen atoms. Exist in a distributed state.
  • the bipolarron 74 is configured such that two cages 76 are adjacent to each other, and each cage 76 includes an electron (solute) 78.
  • the state of the amorphous oxide is not limited to the above, and two electrons (solutes) 78 may be included in one cage 76.
  • a plurality of these cages may be aggregated, and the aggregated cage can be regarded as a microcrystal. Therefore, a state in which the microcrystal is included in the amorphous is also regarded as amorphous in the present invention.
  • the amorphous oxide electride is Sr, Mg, Ba, Si, Ge, Ga, in addition to calcium atom, aluminum atom, and oxygen atom within the range in which the cage structure of bipolaron is maintained.
  • One or more atoms selected from the group consisting of In and B may be included.
  • the amorphous oxide electride may be a compound in which two electrons included in two cages are replaced with other anions.
  • Other anions include, for example, one or more selected from the group consisting of H ⁇ , H 2 ⁇ , H 2 ⁇ , O ⁇ , O 2 ⁇ , OH ⁇ , F ⁇ , Cl ⁇ , and S 2 ⁇ .
  • Anions may be mentioned.
  • the thin film of electride exhibits semiconducting electrical characteristics and has a low work function.
  • the work function may be 2.4 eV to 4.5 eV, and preferably 2.8 eV to 3.2 eV.
  • the electride thin film has a high ionization potential.
  • the ionization potential may be 7.0 eV to 9.0 eV, or 7.5 eV to 8.5 eV.
  • Bipolaron has almost no light absorption in the visible light range where the photon energy is 1.55 eV to 3.10 eV, and shows light absorption in the vicinity of 4.6 eV. Therefore, the electride thin film according to the present invention is transparent in visible light. Further, by measuring the light absorption characteristics of the thin film sample and measuring the light absorption coefficient in the vicinity of 4.6 eV, whether or not bipolaron is present in the thin film sample, that is, the thin film sample is an amorphous oxide electride. Can be confirmed.
  • the molar ratio (Ca / Al) of aluminum atoms to calcium atoms in the electride thin film is preferably in the range of 0.3 to 5.0.
  • a high electron density can be maintained as it is 0.3 or more.
  • it is excellent in the durability of a thin film as it is 5.0 or less.
  • a range of 0.55 to 1.2 is more preferable, and a range of 0.6 to 1.00 is particularly preferable.
  • the composition analysis of the thin film can be performed by XPS method, EPMA method, EDX method or the like. Analysis by the XPS method is possible when the film thickness is 100 nm or less, EPMA method when the film thickness is 50 nm or more, and EDX method when it is 3 ⁇ m or more.
  • the electride thin film of the present invention when X-ray diffraction is measured, no peak is observed and only a halo is observed.
  • the electride thin film may contain microcrystals. Whether or not microcrystals are contained in the thin film is determined from, for example, a cross-sectional TEM (transmission electron microscope) photograph of the thin film.
  • the composition in the crystalline state is represented by 12CaO ⁇ 7Al 2 O 3 , CaO ⁇ Al 2 O 3 , 3CaO ⁇ Al 2 O 3 and the like.
  • the light absorption value at the position of 4.6 eV may be 100 cm ⁇ 1 or more, or 200 cm ⁇ 1 or more.
  • the electride thin film preferably contains electrons in an electron density range of 2.0 ⁇ 10 17 cm ⁇ 3 or more and 2.3 ⁇ 10 21 cm ⁇ 3 or less.
  • the electron density is more preferably 1.0 ⁇ 10 18 cm ⁇ 3 or more, further preferably 1 ⁇ 10 19 cm ⁇ 3 or more, and particularly preferably 1 ⁇ 10 20 cm ⁇ 3 or more.
  • the electron density of the electride thin film can be measured by an iodometric titration method.
  • the density of bipolarons in the electride thin film can be calculated by multiplying the measured electron density by 1/2.
  • iodine titration method a sample of an electride thin film is immersed in a 5 mol / l iodine aqueous solution, dissolved by adding hydrochloric acid, and then the amount of unreacted iodine contained in this solution is adjusted with sodium thiosulfate. This is a method for titration detection.
  • the thickness of the electride thin film is not limited to this, but may be, for example, 100 nm or less, preferably 10 nm or less, and more preferably 5 nm or less. It may be 0.5 nm or more.
  • the thin film of electride has conductivity due to hopping conduction of electrons in the cage.
  • the direct current conductivity at room temperature of the thin film of electride according to the present invention may be 10 ⁇ 11 S ⁇ cm ⁇ 1 to 10 ⁇ 1 S ⁇ cm ⁇ 1 , and 10 ⁇ 7 S ⁇ cm ⁇ 1. It may be ⁇ 10 ⁇ 3 S ⁇ cm ⁇ 1 .
  • the electride thin film may have an F + center in which one electron is captured in an oxygen vacancy as a partial structure.
  • the F + center is configured by a plurality of Ca 2+ ions surrounded by one electron and does not have a cage.
  • the F + center has light absorption in the visible light range of 1.55 eV to 3.10 eV centered on 3.3 eV.
  • the concentration of F + center is less than 5 ⁇ 10 18 cm ⁇ 3 , the transparency of the thin film is increased, which is preferable.
  • the concentration of the F + center is more preferably 1 ⁇ 10 18 cm ⁇ 3 or less, and further preferably 1 ⁇ 10 17 cm ⁇ 3 or less. Note that the concentration of the F + center can be measured by a signal intensity having a g value of 1.998 in ESR.
  • the ratio of the light absorption coefficient at a position of 3.3 eV to the light absorption coefficient at a photon energy position of 4.6 eV may be 0.35 or less.
  • the thin film of electride is excellent in flatness because it does not have a crystal grain boundary as compared with the polycrystalline thin film.
  • the root mean square roughness (RMS) of the surface of the electride thin film according to the present invention may be 0.1 nm to 10 nm, or may be 0.2 nm to 5 nm. It is more preferable that the RMS is 2 nm or less because the characteristics of the device are improved. Further, if the RMS is 10 nm or more, the characteristics of the element may be deteriorated, so that a polishing step or the like needs to be added.
  • the RMS can be measured using, for example, an atomic force microscope.
  • the composition of the electride thin film may be different from the stoichiometric ratio of 12CaO ⁇ 7Al 2 O 3 , or may be different from the composition ratio of the target used in the production.
  • FIG. 3 schematically shows a cross section of a semiconductor device (first semiconductor device) 100 according to an embodiment of the present invention.
  • the first semiconductor device 100 includes a substrate 110, an amorphous silicon layer 105, a source electrode 120, a drain electrode 122, and a gate electrode 124.
  • the amorphous silicon layer 105 is disposed on the substrate 110, and the source electrode 120 and the drain electrode 122 are disposed on the amorphous silicon layer 105.
  • a gate electrode 124 is disposed on the source electrode 120 and the drain electrode 122 with a gate insulating layer 130 interposed therebetween.
  • the first semiconductor device 100 includes an amorphous material containing calcium atoms and aluminum atoms between the source electrode 120 and the amorphous silicon layer 105 and / or between the drain electrode 122 and the amorphous silicon layer 105. It is characterized in that a thin oxide electride thin film (electride thin film) 150 is disposed.
  • the first electride thin film 150 a is disposed between the source electrode 120 and the amorphous silicon layer 105, and the second electrode 150 is disposed between the drain electrode 122 and the amorphous silicon layer 105.
  • An electride thin film 150b is disposed.
  • the electride thin films 150a and 150b are characterized by a small work function and a high electron density.
  • the contact resistance at the interface between the source electrode 120 and the amorphous silicon layer 105 is significantly suppressed. The effect of being able to be obtained.
  • the second electride thin film 150 b is arranged between the drain electrode 122 and the amorphous silicon layer 105, the contact resistance at the interface between the drain electrode 122 and the amorphous silicon layer 105 is significantly suppressed. be able to.
  • the first semiconductor device 100 can exhibit significantly higher operation characteristics than the conventional one.
  • the material of the substrate 110 is not particularly limited.
  • the substrate 110 may be an insulating substrate such as a glass substrate, a ceramic substrate, a plastic substrate, and a resin substrate.
  • the substrate 110 is a semiconductor substrate or a metal substrate, and an insulating layer may be formed on the surface.
  • the amorphous silicon layer 105 may be made of general amorphous silicon.
  • the amorphous silicon layer 105 may be made of hydrogenated amorphous silicon, for example.
  • the amorphous silicon layer 105 is preferably an intrinsic semiconductor.
  • the material of the source electrode 120 and the drain electrode 122 is not particularly limited as long as it has conductivity.
  • the source electrode 120 and the drain electrode 122 may be made of metal, for example.
  • the source electrode 120 and the drain electrode 122 may be an alloy containing at least one element selected from Al, Ag, Au, Cr, Cu, Ta, Ti, Mo, and W, for example.
  • the source electrode 120 and the drain electrode 122 are made of, for example, ITO, antimony oxide (Sb 2 O 3 ), zirconium oxide (ZrO 2 ), tin oxide (SnO 2 ), zinc oxide (ZnO), or IZO (Indium Zinc).
  • Oxide Oxide
  • AZO ZnO—Al 2 O 3 : zinc oxide doped with aluminum
  • GZO ZnO—Ga 2 O 3 : zinc oxide doped with gallium
  • Nb-doped TiO 2 Ta-doped TiO 2 And IWZO (In 2 O 3 —WO 3 —ZnO: indium oxide doped with tungsten trioxide and zinc oxide).
  • the amorphous silicon layer 105 may have a work function of 3.5 eV to 4.8 eV, or 3.9 eV to 4.5 eV.
  • the amorphous silicon layer 105 may have a carrier density of 10 9 cm ⁇ 3 to 10 19 cm ⁇ 3 , and preferably 10 15 cm ⁇ 3 to 10 18 cm ⁇ 3 .
  • Gate electrode 1234 The material of the gate electrode 124 is not particularly limited as long as it has conductivity.
  • the gate electrode 124 is, for example, an element selected from Al, Ag, Au, Cr, Cu, Ta, Ti, Mo, and W, or a metal or alloy containing these elements as a component, or an alloy that combines the above-described elements. Etc.
  • the gate electrode 124 is made of, for example, ITO, antimony oxide (Sb 2 O 3 ), zirconium oxide (ZrO 2 ), tin oxide (SnO 2 ), zinc oxide (ZnO), IZO (Indium Zinc Oxide), or AZO.
  • ZnO—Al 2 O 3 zinc oxide doped with aluminum
  • GZO ZnO—Ga 2 O 3 : zinc oxide doped with gallium
  • Nb-doped TiO 2 Nb-doped TiO 2
  • Ta-doped TiO 2 Nb-doped TiO 2
  • IWZO In 2 O 3 —WO 3 —ZnO: indium oxide doped with tungsten trioxide and zinc oxide
  • the gate insulating layer 130 may be made of an inorganic insulating material such as silicon oxide, silicon nitride, silicon oxide containing nitrogen and silicon nitride containing oxygen, or an organic insulating material such as acrylic or polyimide.
  • the gate insulating layer 130 has a skeleton structure formed of a bond of silicon and oxygen, and has an organic group (for example, an alkyl group or an aryl group) containing at least hydrogen as a substituent and a fluoro group, a so-called siloxane-based material. It may be constituted by.
  • the gate insulating layer 130 may be a single layer or may be composed of two or more layers.
  • the first semiconductor device 100 shown in FIG. 3 has a so-called top gate structure-top contact method.
  • the arrangement structure of each member constituting the semiconductor device is not limited to this.
  • top gate structure-top contact system (i) top gate structure-bottom contact system, (iii) bottom gate structure-top contact system, and (Iii) There is a bottom gate structure-bottom contact method, and the like.
  • FIG. 3 described above shows an example of the semiconductor device 100 configured by the top gate structure-top contact method.
  • the gate electrode 124 is disposed on the amorphous silicon layer 105 (top gate structure), and the source electrode 120 and the drain electrode 122 are also formed of amorphous silicon. It is disposed on top of the layer 105 (top contact method). Note that in the semiconductor device 100, the amorphous silicon layer 105 may be a channel etch type or a channel protection type.
  • FIG. 4 shows an example of a semiconductor device configured by a top gate structure-bottom contact method.
  • this semiconductor device 400 includes an amorphous silicon layer 405 formed on a substrate 410, a source electrode 420 and a drain electrode 422, a gate insulating layer 430, and a gate electrode 424.
  • the gate electrode 424 is disposed on the amorphous silicon layer 405 (top gate structure).
  • the source electrode 420 and the drain electrode 422 are disposed below the amorphous silicon layer 405 (bottom contact method).
  • the first electride thin film 450a is disposed between the source electrode 420 and the amorphous silicon layer 405, and the drain electrode 422 and the amorphous silicon layer are disposed. Between 405, a second electride thin film 450b is disposed. However, one of the first electride thin film 450a and the second electride thin film 450b may be omitted.
  • FIG. 5 shows an example of a semiconductor device configured by a bottom gate structure-top contact method.
  • the semiconductor device 500 includes an amorphous silicon layer 505, a source electrode 520 and a drain electrode 522, a gate insulating layer 530, and a gate electrode 524 on a substrate 510.
  • the gate electrode 524 is disposed below the amorphous silicon layer 505 (bottom gate structure).
  • the source electrode 520 and the drain electrode 522 are arranged above the amorphous silicon layer 505 (top contact method).
  • the amorphous silicon layer 505 may be a channel etch type or a channel protection type.
  • the first electride thin film 550a is disposed between the source electrode 520 and the amorphous silicon layer 505, and the drain electrode 522 and the amorphous silicon layer are disposed.
  • a second electride thin film 550b is disposed between the electrodes 505.
  • one of the first electride thin film 550a and the second electride thin film 550b may be omitted.
  • FIG. 6 shows an example of a semiconductor device configured by a bottom gate structure-bottom contact method.
  • the semiconductor device 600 includes an amorphous silicon layer 605, a source electrode 620 and a drain electrode 622, a gate insulating layer 630, and a gate electrode 624 on a substrate 610.
  • the gate electrode 624 is disposed below the amorphous silicon layer 605 (bottom gate structure).
  • the source electrode 620 and the drain electrode 622 are also disposed below the amorphous silicon layer 605 (bottom contact method).
  • a first electride thin film 650 a is disposed between the source electrode 620 and the amorphous silicon layer 605, and the drain electrode 622 and the amorphous silicon layer 605 are formed.
  • a second electride thin film 650b is disposed therebetween.
  • one of the first electride thin film 650a and the second electride thin film 650b may be omitted.
  • the semiconductor device in the present invention may be configured in any of these modes.
  • the semiconductor device according to the present invention can significantly suppress contact resistance at the interface between the source electrode and the amorphous silicon layer and / or the interface between the drain electrode and the amorphous silicon layer. It will be clear that the effect of being able to do is obtained.
  • the type of the semiconductor device is not particularly limited.
  • the semiconductor device may be, for example, a field effect transistor such as a thin film transistor as shown in FIGS.
  • FIG. 7 schematically shows an example of a flow for manufacturing the first semiconductor device.
  • Forming an amorphous silicon layer on the substrate step S110; Forming a thin film of an amorphous oxide electride containing calcium atoms and aluminum atoms (step S120); Forming a source electrode and a drain electrode (step S130); Forming a gate electrode (step S140); Have
  • Step S110 First, an amorphous silicon layer 105 is formed on the substrate 110.
  • the method for forming the amorphous silicon layer 105 is not particularly limited, and the amorphous silicon layer 105 may be formed on the substrate 110 by a conventionally performed method.
  • the amorphous silicon layer 105 is formed on the substrate 110 by, for example, a general CVD method (plasma CVD method or the like) or a sputtering method.
  • the formed amorphous silicon layer 105 is patterned into a desired pattern.
  • the amorphous silicon layer 105 can be patterned into a desired pattern by performing photolithography or the like.
  • Step S120 Next, a thin film of electride is formed on the amorphous silicon layer 105. This thin film of electride later becomes the thin film 150a of the first electride and / or the thin film 150b of the second electride.
  • a method of forming a thin film of electride Preparing a target of crystalline C12A7 electride having an electron density of 2.0 ⁇ 10 17 cm ⁇ 3 to 2.3 ⁇ 10 21 cm ⁇ 3 (S121); A step of forming a film on the amorphous silicon layer by a vapor deposition method in an atmosphere having an oxygen partial pressure of less than 0.1 Pa using the target (S122); A film forming method having the above will be described.
  • Step S121 First, a deposition target used in the subsequent step S120 is prepared.
  • the target is composed of crystalline C12A7 electride.
  • Crystal C12A7 means a crystal of 12CaO ⁇ 7Al 2 O 3 and an isomorphous compound having a crystal structure equivalent to this.
  • the mineral name of this compound is “mayenite”.
  • the crystalline C12A7 in the present invention is a compound in which some or all of Ca atoms and / or Al atoms in the C12A7 crystal skeleton are substituted with other atoms within a range in which the cage structure formed by the skeleton of the crystal lattice is maintained.
  • the same type compound may be used in which some or all of the free oxygen ions in the cage are replaced with other anions.
  • C12A7 is sometimes denoted as Ca 12 Al 14 O 33 or Ca 24 Al 28 O 66.
  • Examples of the isomorphous compound include, but are not limited to, the following compounds (1) to (5).
  • a compound in which some or all of Ca atoms are substituted with Sr is strontium aluminate Sr 12 Al 14 O 33 , and calcium strontium aluminum is used as a mixed crystal in which the mixing ratio of Ca and Sr is arbitrarily changed.
  • Nate Ca 12-x Sr X Al 14 O 33 (x is an integer of 1 to 11; in the case of an average value, it is a number greater than 0 and less than 12) (2)
  • Si Si, Ge, Ga, In, and B.
  • Ca 12 Al 10 Si 4 O 35 like Ca 12 Al 10 Si 4 O 35 .
  • a part of metal atoms and / or nonmetal atoms (excluding oxygen atoms) in the 12CaO.7Al 2 O 3 crystal is Ti, One or more atoms selected from the group consisting of V, Cr, Mn, Fe, Co, Ni, and Cu, one or more alkali metal atoms selected from the group consisting of Li, Na, and K, or Ce, Pr , Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, and Yb. The same type compound substituted with one or more rare earth atoms selected from the group consisting of Yb. (4) A compound in which some or all of the free oxygen ions included in the cage are replaced with other anions.
  • anions include, for example, one or more selected from the group consisting of H ⁇ , H 2 ⁇ , H 2 ⁇ , O ⁇ , O 2 ⁇ , OH ⁇ , F ⁇ , Cl ⁇ , and S 2 ⁇ .
  • anions and nitrogen (N) anions There are anions and nitrogen (N) anions.
  • N nitrogen
  • the “crystalline C12A7 electride” means that in the above-mentioned “crystalline C12A7”, free oxygen ions included in the cage (in the case of having other anions included in the cage, the anions) ) Means a compound in which part or all of them are substituted with electrons.
  • crystalline C12A7 electride shows electroconductivity.
  • crystalline C12A7 in which all free oxygen ions are replaced with electrons may be expressed as [Ca 24 Al 28 O 64 ] 4+ (4e ⁇ ).
  • the crystalline C12A7 electride includes Ca atoms, Al atoms, and O atoms, and the molar ratio of Ca: Al is in the range of 13:13 to 11:15, and the molar ratio of Ca: Al is 12.5: The range is preferably from 13.5 to 11.5: 14.5, and more preferably from 12.2: 13.8 to 11.8: 14.2.
  • the manufacturing method of the target made of crystalline C12A7 electride is not particularly limited.
  • the target may be manufactured using, for example, a conventional method for manufacturing a bulk crystalline C12A7 electride.
  • a crystalline C12A7 sintered body is heat-treated at about 1150 to 1460 ° C., preferably about 1200 to 1400 ° C. in the presence of a reducing agent such as Ti, Al, Ca, or C.
  • a target made of C12A7 electride may be manufactured.
  • a green compact formed by compressing a crystalline C12A7 electride powder may be used as a target.
  • a crystalline C12A7 sintered body is effectively heat-treated at 1230 to 1415 ° C. in the presence of carbon and metallic aluminum while keeping the sintered body and metallic aluminum in contact with each other.
  • a target made of quality C12A7 electride can be produced.
  • the electron density of the target that is, crystalline C12A7 electride is in the range of 2.0 ⁇ 10 17 cm ⁇ 3 to 2.3 ⁇ 10 21 cm ⁇ 3 .
  • the electron density of the crystalline C12A7 electride is preferably 1 ⁇ 10 18 cm ⁇ 3 or more, more preferably 1 ⁇ 10 19 cm ⁇ 3 or more, and more preferably 1 ⁇ 10 20 cm ⁇ 3 or more. It is more preferably 5 ⁇ 10 20 cm ⁇ 3 or more, and particularly preferably 1 ⁇ 10 21 cm ⁇ 3 or more.
  • the higher the electron density of the crystalline C12A7 electride constituting the target the easier it is to obtain an electride thin film having a lower work function.
  • the electron density of crystalline C12A7 electride is more preferably 1.4 ⁇ 10 21 cm ⁇ 3 or more, and 1.7 ⁇ 10 21 cm ⁇ 3 or more is more preferable, and 2 ⁇ 10 21 cm ⁇ 3 or more is particularly preferable.
  • the electron density of the crystalline C12A7 electride is 2.3 ⁇ 10 21 cm ⁇ 3 .
  • the electron density of the crystalline C12A7 electride is less than 2.0 ⁇ 10 17 cm ⁇ 3 , the electron density of the electride thin film obtained by film formation becomes small.
  • the electron density of the crystalline C12A7 electride can be measured by a light absorption measurement method. Since the crystalline C12A7 electride has a specific light absorption around 2.8 eV, the electron density can be determined by measuring the absorption coefficient. In particular, when the sample is a sintered body, it is convenient to use the diffuse reflection method after pulverizing the sintered body into a powder.
  • the obtained target is used as a raw material source when an electride thin film is formed in the next step.
  • the surface of the target may be polished by mechanical means before use.
  • a bulk body of crystalline C12A7 electride obtained by a conventional method may have a very thin film (foreign material) on the surface.
  • the composition of the obtained thin film may deviate from a desired composition ratio.
  • such a problem can be significantly suppressed by carrying out the polishing treatment of the target surface.
  • Step S122 film formation is performed on the amorphous silicon layer by a vapor deposition method using the target manufactured in the above-described step S121.
  • vapor deposition refers to vapor deposition of a target material including a physical vapor deposition (PVD) method, a PLD method, a sputtering method, and a vacuum deposition method, and then depositing this material on a substrate.
  • PVD physical vapor deposition
  • PLD physical vapor deposition
  • sputtering method a sputtering method
  • vacuum deposition method a vacuum deposition method
  • the sputtering method is particularly preferable.
  • a thin film can be formed relatively uniformly in a large area.
  • the sputtering method includes a DC (direct current) sputtering method, a high frequency sputtering method, a helicon wave sputtering method, an ion beam sputtering method, a magnetron sputtering method, and the like.
  • step S122 will be described by taking as an example the case where film formation is performed by sputtering.
  • the temperature of the substrate on which the thin film of electride is formed is not particularly limited, and any temperature in the range from room temperature to, for example, 700 ° C. may be adopted. It should be noted that the substrate need not necessarily be “positively” heated when depositing the electride thin film. However, there may be a case where the temperature of the deposition target substrate rises “incidentally” due to the radiation heat of the vapor deposition source. For example, the temperature of the deposition target substrate may be 500 ° C. or lower, or 200 ° C. or lower.
  • the film formation substrate is not “positively” heated, it is possible to use, as the substrate material, a material whose heat resistance is reduced on the high temperature side exceeding 700 ° C., such as glass or plastic.
  • the oxygen partial pressure during film formation is preferably less than 0.1 Pa.
  • the oxygen partial pressure is preferably 0.01 Pa or less, more preferably 1 ⁇ 10 ⁇ 3 Pa or less, further preferably 1 ⁇ 10 ⁇ 4 Pa or less, and 1 ⁇ 10 ⁇ 5 Pa or less. It is particularly preferred that When the oxygen partial pressure is 0.1 Pa or more, oxygen is taken into the deposited thin film, which may reduce the electron density.
  • the hydrogen partial pressure during film formation is preferably less than 0.004 Pa. If it is 0.004 Pa or more, hydrogen or OH component is taken into the formed thin film, and the electron density of the electride thin film may be lowered.
  • the sputtering gas used is not particularly limited.
  • the sputtering gas may be an inert gas or a rare gas.
  • the inert gas eg, N 2 gas.
  • examples of the rare gas include He (helium), Ne (neon), Ar (argon), Kr (krypton), and Xe (xenon). These may be used alone or in combination with other gases.
  • the sputtering gas may be a reducing gas such as NO (nitrogen monoxide).
  • the pressure of the sputtering gas is not particularly limited, and can be freely selected so that a desired thin film can be obtained.
  • the pressure P (Pa) of the sputtering gas (pressure in the chamber) is such that when the distance between the substrate and the target is t (m) and the diameter of the gas molecule is d (m), 8.9 ⁇ 10 ⁇ 22 / (td 2 ) ⁇ P ⁇ 4.5 ⁇ 10 ⁇ 20 / (td 2 ) (3) Formula It may be selected to satisfy.
  • the mean free path of the sputtered particles becomes substantially equal to the distance between the target and the deposition target substrate, and the sputtered particles are prevented from reacting with the remaining oxygen.
  • a sputtering method apparatus it is possible to use an inexpensive and simple vacuum apparatus having a relatively high back pressure.
  • the method of forming an electride thin film has been briefly described by taking the sputtering method as an example.
  • the method of forming the electride thin film is not limited to this, and it is obvious that the above-described two steps (steps S121 and S122) may be appropriately changed or various steps may be added. is there.
  • a pre-sputtering process may be performed on the target before starting the formation of the thin film of the electride by the sputtering method.
  • the surface of the target is cleaned, and it becomes easy to form a thin film having a desired composition in the subsequent film formation process (main film formation).
  • the target when the target is used for a long time, oxygen is taken into the surface of the target, and the electron density of the crystalline C12A7 electride constituting the target may decrease.
  • the composition of the target when the target is used for a long time, the composition of the target may deviate from the initial composition due to the difference in sputtering rate of each component constituting the target (ie, crystalline C12A7 electride).
  • the composition may deviate from a desired value even in the formed thin film.
  • such a problem is suppressed by performing the pre-sputtering process.
  • the gas used in the pre-sputtering process may be the same as or different from the sputtering gas used in the main film formation.
  • the gas used for the pre-sputtering process is preferably He (helium), Ne (neon), N 2 (nitrogen), Ar (argon), and / or NO (nitrogen monoxide).
  • an electride thin film is formed on the patterned amorphous silicon layer 105.
  • the first and / or second electride thin films 150a and 150b can be formed by patterning the electride thin film into a desired pattern by a photolithography process or the like.
  • the electride thin film is preferably heat-treated after patterning.
  • the heat treatment temperature is preferably 300 ° C. or higher, more preferably 500 ° C. or higher.
  • the temperature is lower than the temperature at which the coating film and the deposition target substrate can withstand, and is preferably 700 ° C. or lower.
  • the holding time at a predetermined temperature may be 1 minute to 2 hours, or 10 minutes to 1 hour.
  • the timing of the heat treatment may be after patterning the electride thin film, after forming the source electrode and the drain electrode on the electride thin film (for example, the example of FIG. 3), or the electride thin film. It may be after the amorphous silicon layer is formed thereon (for example, the example of FIG. 4). By heat treatment, recovery can be achieved when the thin film of electride is damaged during patterning.
  • Step S130 Next, the source electrode 120 and the drain electrode 122 are formed on the first and / or second electride thin films 150a and 150b.
  • the source electrode 120 and the drain electrode 122 various conventional methods can be used.
  • the source electrode 120 and the drain electrode 122 can be formed by performing a photolithography process or the like on the film after forming the conductive layer for forming the source electrode 120 and the drain electrode 122.
  • the source electrode 120 is disposed on the first electride thin film 150a, and / or the drain electrode 122 is disposed on the second electride thin film 150b.
  • the contact resistance at the interface between the source electrode 120 and the amorphous silicon layer 105 and / or the interface between the drain electrode 122 and the amorphous silicon layer 105 is reduced.
  • the amorphous silicon layer 105 and the source electrode 102 and / or the drain electrode 122 do not have a direct contact portion.
  • the amorphous silicon layer and the source electrode and / or the drain electrode have a portion in direct contact. It doesn't matter.
  • an amorphous silicon layer and an electride thin film are successively formed and patterned in a lump by a photolithography process. The side surface of the pattern of the amorphous silicon layer tends to be uncovered by the electride thin film.
  • a source electrode and a drain electrode are formed on the electride thin film. At this time, the side surface of the pattern of the amorphous silicon layer may be in contact with the source electrode and the drain electrode.
  • Step S140 Next, a gate insulating film 130 is formed so as to cover the source electrode 120 and the drain electrode 122.
  • the gate insulating film 130 may be formed by a coating method such as a dipping method, a spin coating method, a droplet discharge method, a casting method, a spinner method, a printing method, a CVD method, a sputtering method, or the like.
  • a coating method such as a dipping method, a spin coating method, a droplet discharge method, a casting method, a spinner method, a printing method, a CVD method, a sputtering method, or the like.
  • a gate electrode 124 is formed on the gate insulating film 130.
  • Various methods conventionally used can be used to form the gate electrode 124.
  • the gate electrode 124 may be formed by a sputtering method, an evaporation method, or the like.
  • the gate electrode 124 can be formed by performing a photolithography process or the like on the film after forming the conductive layer for forming the gate electrode 124.
  • the first semiconductor device 100 can be manufactured.
  • the semiconductor device 400, the semiconductor device 500, and further the semiconductor device 600 can be manufactured by the same method. That is, by changing the order of the steps shown in FIG. 7, the semiconductor device having each configuration can be manufactured.
  • the present invention can be applied to, for example, a semiconductor device used for various electronic devices such as an electro-optical device.
  • a semiconductor device used for various electronic devices such as an electro-optical device.
  • it can be used for electronic devices such as displays such as televisions, electrical appliances such as washing machines and refrigerators, and information processing devices such as mobile phones and computers.
  • the semiconductor device of the present invention can also be used for electronic devices included in automobiles and various industrial equipment.
  • SYMBOLS 1 Conventional semiconductor device 5 Amorphous silicon layer 10 Substrate 20 Source electrode 22 Drain electrode 24 Gate electrode 30 Gate insulating layer 70 Amorphous oxide electride 72 Solvent (amorphous) 74 Bipolaron 76 Cage 78 Electron (solute) DESCRIPTION OF SYMBOLS 100 1st semiconductor device 105 Amorphous silicon layer 110 Substrate 120 Source electrode 122 Drain electrode 124 Gate electrode 130 Gate insulating layer 150a, 150b Electride thin film 400, 500, 600 Semiconductor device 405, 505, 605 Amorphous silicon Layer 410, 510, 610 Substrate 420, 520, 620 Source electrode 422, 522, 622 Drain electrode 424, 524, 624 Gate electrode 430, 530, 630 Gate insulating layer 450a, 450b, 550a, 550b, 650a, 650b Thin film

Landscapes

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Abstract

　ソース電極、ドレイン電極、ゲート電極および非晶質シリコン層を有する半導体装置であって、前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を有することを特徴とする半導体装置。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置および半導体装置の製造方法に関する。
　近年、絶縁基板上にソース、ドレインおよびゲート等の各電極、ならびに半導体層を成膜することにより構成された薄膜トランジスタ等の半導体装置が注目されている（例えば、特許文献１）。そのような半導体装置は、例えば、電気光学装置のような各種電子デバイス等に適用することができる。
特開２００７－１２３８６１号公報
　前述のような半導体装置においては、さらなる高性能化および高機能化のため、ソース電極と半導体層の間、およびドレイン電極と半導体層の間における接触抵抗のさらなる低減が求められている。
　本発明は、このような背景に鑑みなされたものであり、本発明では、従来に比べて、高性能化および高機能化が図られた半導体装置を提供することを目的とする。また、本発明では、そのような半導体装置を製造する方法を提供することを目的とする。
　本発明では、ソース電極、ドレイン電極、ゲート電極および非晶質シリコン層を有する半導体装置であって、
　前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を有することを特徴とする半導体装置が提供される。
　ここで、本発明による半導体装置では、前記エレクトライドの薄膜において、アルミニウム原子とカルシウム原子のモル比（Ｃａ／Ａｌ）は、０．３～５．０の範囲であっても良い。
　また、本発明による半導体装置において、前記エレクトライドの薄膜は、２．０×１０１７ｃｍ－３以上の電子密度を有しても良い。
　また、本発明による半導体装置において、前記エレクトライドの薄膜の厚さは、１００ｎｍ以下であっても良い。
　また、本発明による半導体装置において、前記非晶質シリコン層は、前記ソース電極と前記ゲート電極の間に配置され、または
　前記非晶質シリコン層は、前記ソース電極よりも前記ゲート電極から遠い側に配置されても良い。
　さらに、本発明では、ソース電極、ドレイン電極、ゲート電極および非晶質シリコン層を有する半導体装置の製造方法であって、
　（１）前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を形成するステップ
　を有することを特徴とする半導体装置の製造方法が提供される。
　ここで、本発明による製造方法は、さらに、
　（ａ）基板上に非晶質シリコン層を形成するステップと、
　（ｂ）ソース電極およびドレイン電極を形成するステップと、
　（ｃ）ゲート電極を形成するステップと、
　を有し、
　前記（１）のステップは、前記（ａ）のステップと前記（ｂ）のステップの間に、実施されても良い。
　また、本発明による製造方法は、さらに、
　（ａ）基板上にソース電極およびドレイン電極を形成するステップと、
　（ｂ）非晶質シリコン層を形成するステップと、
　（ｃ）ゲート電極を形成するステップと、
　を有し、
　前記（１）のステップは、前記（ａ）のステップと前記（ｂ）のステップの間に、実施されても良い。
　また、本発明による製造方法は、さらに、
　（ａ）基板上にゲート電極を形成するステップと、
　（ｂ）非晶質シリコン層を形成するステップと、
　（ｃ）ソース電極およびドレイン電極を形成するステップと、
　を有し、
　前記（１）のステップは、前記（ｂ）のステップと前記（ｃ）のステップの間に、実施されても良い。
　また、本発明による製造方法は、さらに、
　（ａ）基板上にゲート電極を形成するステップと、
　（ｂ）ソース電極およびドレイン電極を形成するステップと、
　（ｃ）非晶質シリコン層を形成するステップと、
　を有し、
　前記（１）のステップは、前記（ｂ）のステップと前記（ｃ）のステップの間に、実施されても良い。
　また、本発明による製造方法では、前記エレクトライドの薄膜において、アルミニウム原子とカルシウム原子のモル比（Ｃａ／Ａｌ）は、０．３～５．０の範囲であっても良い。
　また、本発明による製造方法において、前記エレクトライドの薄膜は、２．０×１０１７ｃｍ－３以上の電子密度を有しても良い。
　また、本発明による製造方法において、前記エレクトライドの薄膜の厚さは、１００ｎｍ以下であっても良い。
　なお、本願において、「カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライド」を、単に「非晶質酸化物のエレクトライド」とも称し、「カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜」を単に「エレクトライドの薄膜」とも称する。
　本発明では、従来に比べて、高性能化および高機能化が図られた半導体装置を提供することができる。また、本発明では、そのような半導体装置を製造する方法を提供することができる。
従来の半導体装置の構成を概略的に示した断面図である。 非晶質酸化物のエレクトライドの概念的な構造を示した模式図である。 本発明の一実施例による半導体装置の構成を概略的に示した断面図である。 トップゲート構造－ボトムコンタクト方式で構成された本発明による半導体装置の一例を模式的に示した断面図である。 ボトムゲート構造－トップコンタクト方式で構成された本発明による半導体装置の一例を模式的に示した断面図である。 ボトムゲート構造－ボトムコンタクト方式で構成された本発明による半導体装置の一例を模式的に示した断面図である。 本発明の一実施例による半導体装置を製造する際のフローの一例を模式的に示した図である。
　以下、図面を参照して、本発明の一実施形態について詳しく説明する。
　まず、本発明の特徴をより良く理解するため、図１を参照して、従来の半導体装置の構成について簡単に説明する。
　図１には、従来の半導体装置の概略的な断面を示す。
　図１に示すように、従来の半導体装置１は、基板１０と、非晶質シリコン層５と、ソース電極２０と、ドレイン電極２２と、ゲート電極２４とを有する。
　非晶質シリコン層５は、基板１０の上部に配置され、ソース電極２０およびドレイン電極２２は、非晶質シリコン層５の上部に配置される。ソース電極２０およびドレイン電極２２の上部には、ゲート絶縁層３０を介して、ゲート電極２４が配置される。
　このような半導体装置１は、例えば、液晶パネルや電子ペーパーなどのような電気光学装置、および発光表示装置等に利用することができる。
　ここで、従来の半導体装置１においては、さらなる高性能化および高機能化のため、ソース電極２０と非晶質シリコン層５の界面、およびドレイン電極１１と非晶質シリコン層５の界面における接触抵抗の低減が求められている。この界面での接触抵抗が大きくなると、半導体装置１の動作特性が低下するためである。
　一般に、金属製のソース電極２０／ドレイン電極２２と、非晶質シリコン層５の界面での接触抵抗を抑制する際には、オーミック接合を利用することが効果的である。オーミック接合とは、非晶質シリコン層側に空間電荷層が形成されないようにして、金属と半導体を接合させた状態を意味し、この場合、金属／半導体界面に、整流性は生じなくなる（すなわち、電子は両方向に流れる）。
　しかしながら、金属製のソース電極２０／ドレイン電極２２と非晶質シリコン層５との界面に、そのようなオーミック接合を発現させるためには、ソース電極２０／ドレイン電極２２の仕事関数を、非晶質シリコン層５の仕事関数よりも小さくする必要がある。しかしながら、通常、そのような仕事関数を有する金属材料は、あまり多くはない。また、仕事関数の低い金属は活性であり反応性が高く、他の成分と容易に反応層を形成するため、低仕事関数の金属と非晶質シリコン層とを直接接合させることが難しかった。このため、このような対応では、ソース電極２０／ドレイン電極２２の材質が大きく制限されてしまうという問題が生じる。
　一方、金属製のソース電極２０／ドレイン電極２２の仕事関数が、非晶質シリコン層５よりも大きい場合には、金属／非晶質シリコンの界面に、ショットキー障壁が形成される。この場合、非晶質シリコン側に生じる空間電荷層をできるだけ薄くして、トンネル効果によって接触抵抗を抑制することが考えられる。しかしながら、空間電荷層を薄くするためには、非晶質シリコン層内のキャリア密度を著しく高める必要がある。従って、この方法も、現実的な対応策にはならない場合がある。
　これに対して、本発明では、ソース電極、ドレイン電極、ゲート電極および非晶質シリコン層を有する半導体装置であって、
　前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を有することを特徴とする半導体装置が提供される。
　本発明による半導体装置は、前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜が配置されるという特徴を有する。
　ここで、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜は、半導体的な電気的特性を示し、仕事関数が比較的低いという特徴を有する。例えば、この薄膜の仕事関数は、２．４ｅＶ～４．５ｅＶの範囲（例えば２．８ｅＶ～３．２ｅＶ）である。また、この薄膜は、電子密度が高いという特徴を有する。薄膜の電子密度は、例えば、２．０×１０１７ｃｍ－３～２．３×１０２１ｃｍ－３の範囲である。
　本発明による半導体装置では、このような薄膜の存在により、前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間における接触抵抗を、有意に低下させることができる。このため、本発明では、従来に比べて高い動作特性を有する半導体装置を提供することができる。
　本発明は、非晶質シリコン層の仕事関数よりソース電極の仕事関数およびドレイン電極の仕事関数が大きい場合に、より効果を奏する。
　上述の通り、非晶質シリコン層よりもソース電極およびドレイン電極の仕事関数を低くすることで、オーミック接合を発現させることができる。しかし、仕事関数の低い金属は活性であり反応性が高く、他の成分と容易に反応層を形成するため、オーミック接合を発現させることが難しかった。本発明に係るエレクトライドの薄膜は、低い仕事関数を有しているにも関わらず、高い化学的耐久性を有しており、さらに高いキャリア密度（電子密度）を有している。そのため、非晶質シリコン層とエレクトライドの薄膜との間にオーミック接合を発現させることができ、ソース電極およびドレイン電極（金属）との間にトンネル効果を発現させることができる。その結果、ソース電極およびドレイン電極の片方または双方と非晶質シリコン層との間における接触抵抗を有意に低下させることができ、従来に比べて高性能な半導体装置を提供することができる。
　エレクトライドの薄膜の仕事関数は、非晶質シリコン層の仕事関数よりも小さいことが好ましい。非晶質シリコン層の仕事関数とエレクトライドの薄膜の仕事関数の差は、０超ｅＶ～３．０ｅＶが好ましく、０．１ｅＶ～２．５ｅＶがより好ましく、０．５ｅＶ～２．０ｅＶがさらに好ましい。このような仕事関数の差を有することで、容易にオーミック接合を発現させることができ、接触抵抗を有意に低減させることができる。
　例えば、非晶質シリコン層の仕事関数は、４．２ｅＶである。ソース電極およびドレイン電極としてアルミニウム（Ａｌ）を適用するとき、Ａｌからなるソース電極およびドレイン電極の仕事関数は４．１ｅＶである。この場合、ソース電極およびドレイン電極の片方または双方と非晶質シリコン層とを直接接合させると、反応層を生じオーミック接合は発現させにくい。これに対して、本発明では、ソース電極およびドレイン電極の片方または双方と非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜が配置される。このエレクトライドの薄膜の仕事関数は、２．４ｅＶ～４．５ｅＶの範囲であり、例えば２．８ｅＶ～３．２ｅＶの範囲とすることができ、非晶質シリコン層の仕事関数と比較して充分低くすることができる。しかも、このエレクトライドの薄膜は化学的に安定なため反応層を形成しにくい。また、ソース電極およびドレイン電極（金属）とエレクトライドの薄膜の界面においては、エレクトライドの薄膜の電子密度が高いため、トンネル効果により接触抵抗が低下される。このため、オーミック接合を発現させることが容易となり、ソース電極およびドレイン電極の片方または双方と非晶質シリコン層との間の接触抵抗を低下させることができる。その結果、従来より高性能な半導体装置を提供することができる。
　また、エレクトライドの薄膜における電子親和力と仕事関数の差をΔＦとし、非晶質シリコン層における電子親和力と仕事関数の差をΔＢとした場合に、ΔＦとΔＢとの差が０に近いことが好ましい。例えば、ΔＦとΔＢとの差の絶対値は０．５以下が好ましく、０．３以下がより好ましく、０がさらに好ましい。ΔＦとΔＢとの差の絶対値を極力小さくすることで、非晶質シリコン層とエレクトライドの薄膜を接合したときに、それぞれの伝導帯の底のエネルギー準位が揃うため、非晶質シリコン層とエレクトライドの薄膜との間の接触抵抗を低くすることが可能となる。エレクトライドの薄膜は、電子親和力が約２．５ｅＶであり、仕事関数が約３．０ｅＶである場合は、ΔＦは約０．５ｅＶである。非晶質シリコン層は、電子親和力が約３．９ｅＶであり、仕事関数が約４．２ｅＶ～４．８ｅＶである場合は、ΔＢは０．３ｅＶ～０．９ｅＶである。この場合、ΔＦとΔＢとの差は約０．４以下となり、非常に低い接触抵抗とすることができる。非晶質シリコン層とエレクトライドの薄膜との間の接触抵抗を低下させることで、ソース電極およびドレイン電極の片方または双方と非晶質シリコン層との間の接触抵抗を低下させることができる。その結果、従来より高性能な半導体装置を提供することができる。
　エレクトライドの薄膜は、高いイオン化ポテンシャルを有しても良い。このエレクトライドの薄膜のイオン化ポテンシャルは７．０ｅＶ～９．０ｅＶであっても良く、７．５ｅＶ～８．５ｅＶであっても良い。
　また、エレクトライドの薄膜のイオン化ポテンシャルが、非晶質シリコン層のイオン化ポテンシャルよりも大きいことが好ましい。エレクトライドの薄膜と非晶質シリコン層のイオン化ポテンシャルの差は、１．１ｅＶ～３．５ｅＶであっても良く、１．３ｅＶ～３．３ｅＶであっても良く、１．６ｅＶ～３．０ｅＶであっても良い。
　また、エレクトライドの薄膜のイオン化ポテンシャルと仕事関数の差が、非晶質シリコン層のイオン化ポテンシャルと仕事関数の差よりも大きいことが、より好ましい。例えば、エレクトライドの薄膜のイオン化ポテンシャル（ＩＰ）と仕事関数（ＷＦ）の差（ＩＰ－ＷＦ）を、ΔＥとする。非晶質シリコン層のイオン化ポテンシャル（ＩＰ）と仕事関数（ＷＦ）の差を、ΔＡとする。この両者の差（ΔＥ－ΔＡ）は、１．３ｅＶ～５．８ｅＶが好ましく、２．０ｅＶ～５．０ｅＶがより好ましく、２．５ｅＶ～４．５ｅＶが特に好ましい。
　例えば、本発明の半導体装置が薄膜電界効果型トランジスタの場合、トランジスタのオフ時（ゲート電圧が０、またはゲート電圧として負の電圧が印加される場合）にソース電極へホールが伝導し、オフ電流（リーク電流）が生じる場合がある。オフ電流の発生は、消費電力の増加などを引き起こすおそれがある。
　しかし、上述のようにエレクトライドの薄膜が高いイオン化ポテンシャルを有し、さらに非晶質シリコン層に対してイオン化ポテンシャルが充分に大きく、特に非晶質シリコン層に対してイオン化ポテンシャルと仕事関数の差が充分に大きいと、優れたホールブロック効果が得られる。これは、上述のエレクトライドの薄膜のイオン化ポテンシャルの差（ΔＥ）と、非晶質シリコン層のイオン化ポテンシャルと仕事関数の差（ΔＡ）と、の差（ΔＥ－ΔＡ）が、ホール伝導におけるエネルギー障壁となるからである。充分高いエネルギー障壁を有することで、ホール伝導をブロックでき、オフ電流を抑制することが可能となる。
　なお、図１に示すような従来の半導体装置１において、ソース電極２０およびドレイン電極２２の片方または双方と非晶質シリコン層５との間に、ｎ型不純物元素を高濃度にドーピングした非晶質シリコン層（ｎ＋非晶質シリコン層）を設けた構成が知られている。ｎ＋非晶質シリコン層は、不純物元素のドーピング濃度に応じて、不純物元素がドーピングされていない非晶質シリコン層よりも仕事関数が小さくなるが、イオン化ポテンシャル自体は変わらない。そのため、エネルギー障壁（ｎ＋非晶質シリコン層のイオン化ポテンシャルと仕事関数の差と、非晶質シリコン層のイオン化ポテンシャルと仕事関数の差と、の差）は高くとも０．５ｅＶ程度にしかできない。
　これに対して、ソース電極およびドレイン電極の片方または双方と非晶質シリコン層との間に、上述のような高いイオン化ポテンシャルを有するエレクトライドの薄膜を配置することで、よりオフ電流を低減することが可能となる。
　（用語の定義について）
　ここで、本発明による半導体装置に含まれる、「カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜」に関連する用語について説明しておく。
　（非晶質酸化物のエレクトライド）
　本願において、「カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライド」、すなわち「非晶質酸化物のエレクトライド」は、カルシウム原子、アルミニウム原子および酸素原子から構成される非晶質を溶媒とし、電子を溶質とする溶媒和からなる非晶質固体物質を意味する。非晶質酸化物中の電子は、陰イオンとして働く。電子はバイポーラロンとして存在しても良い。
　図２には、非晶質酸化物のエレクトライドの構造を概念的に示す。
　図２に示すように、非晶質酸化物のエレクトライド７０は、カルシウム原子、アルミニウム原子および酸素原子から構成される非晶質からなる溶媒７２中に、バイポーラロン７４と呼ばれる特徴的な部分構造が分散された状態で存在する。バイポーラロン７４は、２つのケージ７６が隣接し、さらにそれぞれのケージ７６に、電子（溶質）７８が包摂されて構成されている。ただし、非晶質酸化物の状態は上記に限られず、ひとつのケージ７６に２つの電子（溶質）７８が包接されてもよい。また、これらのケージが複数凝集した状態でもよく、凝集したケージは微結晶とみなすこともできるため、非晶質中に微結晶が含まれた状態も本発明において非晶質とみなす。
　本発明において、非晶質酸化物のエレクトライドは、バイポーラロンのケージ構造が保持される範囲で、カルシウム原子、アルミニウム原子、酸素原子のほかに、Ｓｒ、Ｍｇ、Ｂａ、Ｓｉ、Ｇｅ、Ｇａ、Ｉｎ、およびＢからなる群から選択される１以上の原子を含んでいても良い。また、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、およびＣｕからなる群から選択される１以上の原子、Ｌｉ、Ｎａ、およびＫからなる群から選択される１以上の原子、またはＣｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、およびＹｂからなる群から選択される１以上の原子を含んでいても良い、
　また、本発明において、非晶質酸化物のエレクトライドは、２つのケージに包接されている２つの電子が、他の陰イオンに置換された化合物であっても良い。他の陰イオンとしては、例えば、Ｈ－、Ｈ２ －、Ｈ２－、Ｏ－、Ｏ２ －、ＯＨ－、Ｆ－、Ｃｌ－、およびＳ２－からなる群から選択される１以上の陰イオンが挙げられる。
　（エレクトライドの薄膜）
　エレクトライドの薄膜は、半導体的な電気的特性を示し、低い仕事関数を有する。仕事関数は２．４ｅＶ～４．５ｅＶであっても良く、２．８ｅＶ～３．２ｅＶであることが好ましい。また、エレクトライドの薄膜は、高いイオン化ポテンシャルを有する。イオン化ポテンシャルは７．０ｅＶ～９．０ｅＶであっても良く、７．５ｅＶ～８．５ｅＶであっても良い。
　バイポーラロンは、光子エネルギーが１．５５ｅＶ～３．１０ｅＶの可視光の範囲では光吸収がほとんどなく、４．６ｅＶ付近で光吸収を示す。従って、本発明によるエレクトライドの薄膜は、可視光において透明である。また、薄膜サンプルの光吸収特性を測定し、４．６ｅＶ付近の光吸収係数を測定することにより、薄膜サンプル中にバイポーラロンが存在するかどうか、すなわち薄膜サンプルが非晶質酸化物のエレクトライドを有するかどうかを確認することができる。
　本発明では、エレクトライドの薄膜におけるアルミニウム原子とカルシウム原子のモル比（Ｃａ／Ａｌ）は、０．３～５．０の範囲が好ましい。０．３以上であると、高い電子密度を保持できる。また、５．０以下であると、薄膜の耐久性に優れる。０．５５～１．２の範囲がより好ましく、０．６～１．００の範囲が特に好ましい。薄膜の組成分析は、ＸＰＳ法、ＥＰＭＡ法またはＥＤＸ法等により行うことができる。膜厚が１００ｎｍ以下の場合はＸＰＳ法、５０ｎｍ以上の場合はＥＰＭＡ法、３μｍ以上の場合はＥＤＸ法による分析が可能である。
　本発明におけるエレクトライドの薄膜は、Ｘ線回折の測定をすると、ピークは観察されず、ハローのみが観察される。本発明では、エレクトライドの薄膜は、微結晶を含んでいても良い。薄膜内に微結晶が含有されているか否かは、例えば薄膜の断面ＴＥＭ（透過型電子顕微鏡）写真などから判断される。結晶状態における組成は、１２ＣａＯ・７Ａｌ２Ｏ３、ＣａＯ・Ａｌ２Ｏ３、３ＣａＯ・Ａｌ２Ｏ３等で表わされる。
　本発明では、エレクトライドの薄膜において、前記４．６ｅＶの位置での光吸収値は、１００ｃｍ－１以上であっても良く、２００ｃｍ－１以上であっても良い。
　本発明では、エレクトライドの薄膜は、電子密度が２．０×１０１７ｃｍ－３以上２．３×１０２１ｃｍ－３以下の範囲で電子を含むことが好ましい。電子密度は、１．０×１０１８ｃｍ－３以上がより好ましく、１×１０１９ｃｍ－３以上がさらに好ましく、１×１０２０ｃｍ－３以上が特に好ましい。
　なお、エレクトライドの薄膜の電子密度は、ヨウ素滴定法により測定することができる。ちなみに、エレクトライドの薄膜におけるバイポーラロンの密度は、測定された電子密度を１／２倍することにより算定することができる。
　このヨウ素滴定法は、５ｍｏｌ／ｌのヨウ素水溶液中にエレクトライドの薄膜のサンプルを浸漬し、塩酸を加えて溶解させた後、この溶液中に含まれる未反応ヨウ素の量を、チオ硫酸ナトリウムで滴定検出する方法である。この場合、サンプルの溶解により、ヨウ素水溶液中のヨウ素は、以下の反応によりイオン化する：
 
　　Ｉ２＋２ｅ－→２Ｉ－　　　（１）式
 
　また、チオ硫酸ナトリウムでヨウ素水溶液を滴定した場合、
 
　　２Ｎａ２Ｓ２Ｏ３＋Ｉ２→２ＮａＩ＋Ｎａ２Ｓ４Ｏ６　　　（２）式
 
の反応により、未反応のヨウ素がヨウ化ナトリウムに変化する。最初の溶液中に存在するヨウ素量から、（２）式で滴定検出されたヨウ素量を差し引くことにより、（１）式の反応で消費されたヨウ素量が算定される。これにより、エレクトライドの薄膜のサンプル中の電子密度を測定することができる。
　本発明では、エレクトライドの薄膜の膜厚は、これに限られるものではないが、例えば、１００ｎｍ以下であっても良く、１０ｎｍ以下が好ましく、５ｎｍ以下がより好ましい。０．５ｎｍ以上であっても良い。
　エレクトライドの薄膜は、ケージ中の電子のホッピング伝導により、導電性を有する。本発明によるエレクトライドの薄膜の室温での直流電気伝導率は、１０－１１Ｓ・ｃｍ－１～１０－１Ｓ・ｃｍ－１であっても良く、また、１０－７Ｓ・ｃｍ－１～１０－３Ｓ・ｃｍ－１であっても良い。
　エレクトライドの薄膜は、バイポーラロン７４のほかに、部分構造として、酸素欠損に電子が一つ捕獲された、Ｆ＋センターを有することがある。Ｆ＋センターは複数のＣａ２＋イオンに１つの電子が取り囲まれて構成されており、ケージは有さない。Ｆ＋センターは３．３ｅＶを中心として、１．５５ｅＶ～３．１０ｅＶの可視光の範囲で光吸収を有する。
　Ｆ＋センターの濃度が５×１０１８ｃｍ－３未満であると、薄膜の透明性が高まるため、好ましい。Ｆ＋センターの濃度が、１×１０１８ｃｍ－３以下であるとより好ましく、１×１０１７ｃｍ－３以下であるとさらに好ましい。なお、Ｆ＋センターの濃度は、ＥＳＲにおける、ｇ値１．９９８の信号強度により測定できる。
　エレクトライドの薄膜において、４．６ｅＶの光子エネルギー位置における光吸収係数に対する、３．３ｅＶの位置における光吸収係数の比は、０．３５以下であっても良い。
　エレクトライドの薄膜は、多結晶薄膜と比較して、結晶粒界を有さないため、平坦性に優れている。本発明によるエレクトライドの薄膜の表面の自乗平均面粗さ（ＲＭＳ）は、０．１ｎｍ～１０ｎｍであっても良く、また、０．２ｎｍ～５ｎｍであっても良い。ＲＭＳが２ｎｍ以下であると、素子の特性が向上するため、より好ましい。また、ＲＭＳが１０ｎｍ以上であると素子の特性が低下するおそれがあるため、研磨工程などを追加する必要が生じる。上記のＲＭＳは、たとえば、原子間力顕微鏡を用いて測定することができる。
　エレクトライドの薄膜の組成は、１２ＣａＯ・７Ａｌ２Ｏ３の化学量論比と異なっていても良く、製造の際に用いたターゲットの組成比と異なっていても良い。
　（本発明の一実施例による半導体装置について）
　次に、図３を参照して、本発明の一実施例による半導体装置について説明する。図３には、本発明の一実施例による半導体装置（第１の半導体装置）１００の断面を模式的に示す。
　図３に示すように、第１の半導体装置１００は、基板１１０と、非晶質シリコン層１０５と、ソース電極１２０と、ドレイン電極１２２と、ゲート電極１２４とを有する。
　非晶質シリコン層１０５は、基板１１０の上部に配置され、ソース電極１２０およびドレイン電極１２２は、非晶質シリコン層１０５の上部に配置される。ソース電極１２０およびドレイン電極１２２の上部には、ゲート絶縁層１３０を介して、ゲート電極１２４が配置される。
　ここで、第１の半導体装置１００は、ソース電極１２０と非晶質シリコン層１０５の間、および／またはドレイン電極１２２と非晶質シリコン層１０５の間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜（エレクトライドの薄膜）１５０が配置されているという特徴を有する。
　例えば、図３の例では、ソース電極１２０と非晶質シリコン層１０５の間に、第１のエレクトライドの薄膜１５０ａが配置され、ドレイン電極１２２と非晶質シリコン層１０５の間に、第２のエレクトライドの薄膜１５０ｂが配置されている。
　前述のように、このようなエレクトライドの薄膜１５０ａ、１５０ｂは、仕事関数が小さく、電子密度が高いという特徴を有する。
　従って、ソース電極１２０と非晶質シリコン層１０５の間に、第１のエレクトライドの薄膜１５０ａを配置した場合、ソース電極１２０と非晶質シリコン層１０５の界面の接触抵抗を有意に抑制することができるという効果が得られる。同様に、ドレイン電極１２２と非晶質シリコン層１０５の間に、第２のエレクトライドの薄膜１５０ｂを配置した場合、ドレイン電極１２２と非晶質シリコン層１０５の界面の接触抵抗を有意に抑制することができる。
　従って、第１の半導体装置１００は、従来に比べて有意に高い動作特性を発揮することができる。
　（半導体装置１００の構成部材について）
　次に、半導体装置１００を構成する各部材について、簡単に説明する。
　（基板１１０）
　基板１１０の材質は、特に限られない。基板１１０は、例えば、ガラス基板、セラミック基板、プラスチック基板、および樹脂基板等の絶縁基板であっても良い。
　あるいは、基板１１０は、半導体基板および金属基板であり、表面に絶縁層が形成されていても良い。
　（非晶質シリコン層１０５）
　非晶質シリコン層１０５は、一般的な非晶質シリコンで構成されていれば良い。非晶質シリコン層１０５は、例えば、水素化非晶質シリコンで構成されても良い。また、非晶質シリコン層１０５は、真性半導体であることが好ましい。
　（ソース電極１２０、ドレイン電極１２２）
　ソース電極１２０およびドレイン電極１２２の材質は、導電性を有する限り特に限られない。ソース電極１２０およびドレイン電極１２２は、例えば、金属で構成されても良い。
ソース電極１２０およびドレイン電極１２２は、例えば、Ａｌ、Ａｇ、Ａｕ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、およびＷから選定された少なくとも一つの元素を含む合金であっても良い。ソース電極１２０およびドレイン電極１２２は、例えば、ＩＴＯ、アンチモン酸化物（Ｓｂ２Ｏ３）、ジルコニウム酸化物（ＺｒＯ２）、スズ酸化物（ＳｎＯ２）、亜鉛酸化物（ＺｎＯ）、ＩＺＯ（Ｉｎｄｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＡＺＯ（ＺｎＯ－Ａｌ２Ｏ３：アルミニウムがドーピングされた亜鉛酸化物）、ＧＺＯ（ＺｎＯ－Ｇａ２Ｏ３：ガリウムがドーピングされた亜鉛酸化物）、ＮｂドープＴｉＯ２、ＴａドープＴｉＯ２、およびＩＷＺＯ（Ｉｎ２Ｏ３－ＷＯ３－ＺｎＯ：三酸化タングステンおよび酸化亜鉛がドーピングされたインジウム酸化物）等の金属酸化物材料で構成されても良い。
　非晶質シリコン層１０５は、仕事関数が３．５ｅＶ～４．８ｅＶであっても良く、３．９ｅＶ～４．５ｅＶであっても良い。
　非晶質シリコン層１０５は、キャリア密度が１０９ｃｍ－３～１０１９ｃｍ－３であっても良く、１０１５ｃｍ－３～１０１８ｃｍ－３であることが好ましい。
　（ゲート電極１２４）
　ゲート電極１２４の材質は、導電性を有する限り特に限られない。
　ゲート電極１２４は、例えばＡｌ、Ａｇ、Ａｕ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、およびＷから選ばれた元素、またはこれらの元素を成分とする金属もしくは合金、または上述した元素を組み合わせた合金等であっても良い。ゲート電極１２４は、例えば、ＩＴＯ、アンチモン酸化物（Ｓｂ２Ｏ３）、ジルコニウム酸化物（ＺｒＯ２）、スズ酸化物（ＳｎＯ２）、亜鉛酸化物（ＺｎＯ）、ＩＺＯ（Ｉｎｄｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＡＺＯ（ＺｎＯ－Ａｌ２Ｏ３：アルミニウムがドーピングされた亜鉛酸化物）、ＧＺＯ（ＺｎＯ－Ｇａ２Ｏ３：ガリウムがドーピングされた亜鉛酸化物）、ＮｂドープＴｉＯ２、ＴａドープＴｉＯ２、およびＩＷＺＯ（Ｉｎ２Ｏ３－ＷＯ３－ＺｎＯ：三酸化タングステンおよび酸化亜鉛がドーピングされたインジウム酸化物）等の金属酸化物材料で構成されても良い。
　ゲート絶縁層１３０は、酸化ケイ素、窒化ケイ素、窒素を含む酸化ケイ素および酸素を含む窒化ケイ素などの無機絶縁材料や、アクリルやポリイミドなどの有機絶縁材料で構成されても良い。
　あるいは、ゲート絶縁層１３０は、珪素と酸素との結合で骨格構造が構成され、置換基として少なくとも水素を含む有機基（例えばアルキル基、アリール基）、フルオロ基を有する材料、いわゆるシロキサン系の材料で構成されても良い。
　ゲート絶縁層１３０は、単層であっても、２以上の層から構成されても良い。
　（半導体装置の構造について）
　図３に示した第１の半導体装置１００は、いわゆるトップゲート構造－トップコンタクト方式で構成されている。しかしながら、半導体装置を構成する各部材の配置構造は、これに限られるものではない。
　ここで、半導体装置の構成部材の配置構造には、例えば、（ｉ）トップゲート構造－トップコンタクト方式、（ｉｉ）トップゲート構造－ボトムコンタクト方式、（ｉｉｉ）ボトムゲート構造－トップコンタクト方式、および（ｉｉｉ）ボトムゲート構造－ボトムコンタクト方式、等が存在する。
　以下、これらの配置構造について簡単に説明する。
　前述の図３には、トップゲート構造－トップコンタクト方式で構成された半導体装置１００の一例を示す。
　図３に示すように、この半導体装置１００では、ゲート電極１２４は、非晶質シリコン層１０５の上部に配置されており（トップゲート構造）、ソース電極１２０およびドレイン電極１２２も、非晶質シリコン層１０５の上部に配置されている（トップコンタクト方式）。なお、半導体装置１００において、非晶質シリコン層１０５は、チャネルエッチ型であっても、チャネル保護型であっても良い。
　次に、図４には、トップゲート構造－ボトムコンタクト方式で構成された半導体装置の一例を示す。
　図４に示すように、この半導体装置４００は、基板４１０上に形成された非晶質シリコン層４０５と、ソース電極４２０およびドレイン電極４２２と、ゲート絶縁層４３０と、ゲート電極４２４とを有する。
　この例では、ゲート電極４２４は、非晶質シリコン層４０５の上部に配置されている（トップゲート構造）。一方、ソース電極４２０およびドレイン電極４２２は、非晶質シリコン層４０５の下側に配置されている（ボトムコンタクト方式）。
　なお、この図４に示した半導体装置４００の例では、ソース電極４２０と非晶質シリコン層４０５の間に、第１のエレクトライドの薄膜４５０ａが配置され、ドレイン電極４２２と非晶質シリコン層４０５の間に、第２のエレクトライドの薄膜４５０ｂが配置されている。ただし、第１のエレクトライドの薄膜４５０ａおよび第２のエレクトライドの薄膜４５０ｂの一方は、省略されても良い。
　次に、図５には、ボトムゲート構造－トップコンタクト方式で構成された半導体素子の一例を示す。
　図５に示すように、この半導体装置５００は、基板５１０上に、非晶質シリコン層５０５と、ソース電極５２０およびドレイン電極５２２と、ゲート絶縁層５３０と、ゲート電極５２４とを有する。
　この例では、ゲート電極５２４は、非晶質シリコン層５０５の下側に配置されている（ボトムゲート構造）。一方、ソース電極５２０およびドレイン電極５２２は、非晶質シリコン層５０５の上側に配置されている（トップコンタクト方式）。なお、半導体装置５００において、非晶質シリコン層５０５は、チャネルエッチ型であっても、チャネル保護型であっても良い。
　なお、この図５に示した半導体装置５００の例では、ソース電極５２０と非晶質シリコン層５０５の間に、第１のエレクトライドの薄膜５５０ａが配置され、ドレイン電極５２２と非晶質シリコン層５０５の間に、第２のエレクトライドの薄膜５５０ｂが配置されている。ただし、第１のエレクトライドの薄膜５５０ａおよび第２のエレクトライドの薄膜５５０ｂの一方は、省略されても良い。
　次に、図６には、ボトムゲート構造－ボトムコンタクト方式で構成された半導体素子の一例を示す。
　図６に示すように、この半導体装置６００は、基板６１０上に、非晶質シリコン層６０５と、ソース電極６２０およびドレイン電極６２２と、ゲート絶縁層６３０と、ゲート電極６２４とを有する。
　この例では、ゲート電極６２４は、非晶質シリコン層６０５の下側に配置されている（ボトムゲート構造）。一方、ソース電極６２０およびドレイン電極６２２も、非晶質シリコン層６０５の下側に配置されている（ボトムコンタクト方式）。
　この図６に示した半導体装置６００の例では、ソース電極６２０と非晶質シリコン層６０５の間に、第１のエレクトライドの薄膜６５０ａが配置され、ドレイン電極６２２と非晶質シリコン層６０５の間に、第２のエレクトライドの薄膜６５０ｂが配置されている。ただし、第１のエレクトライドの薄膜６５０ａおよび第２のエレクトライドの薄膜６５０ｂの一方は、省略されても良い。
　このように、半導体装置の構造には、各種態様が存在する。本発明における半導体装置は、これらのいかなる態様で構成されても良い。本発明における半導体装置では、これらのいずれの構成においても、ソース電極と非晶質シリコン層の界面、および／またはドレイン電極と非晶質シリコン層の界面において、接触抵抗を有意に抑制することができるという効果が得られることは明らかであろう。
　また、本発明において、半導体装置の種類は、特に限られない。半導体装置は、例えば、図３～図６に示したような、薄膜トランジスタのような電界効果型トランジスタであっても良い。
　（本発明による半導体装置の製造方法について）
　次に、図７を参照して、図３に示した第１の半導体装置１００の製造方法の一例について説明する。
　図７には、第１の半導体装置を製造する際のフローの一例を概略的に示す。図７に示すように、この製造方法は、
　基板上に非晶質シリコン層を形成するステップ（ステップＳ１１０）と、
　カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を成膜するステップ（ステップＳ１２０）と、
　ソース電極およびドレイン電極を形成するステップ（ステップＳ１３０）と、
　ゲート電極を形成するステップ（ステップＳ１４０）と、
　を有する。
　以下、各ステップについて説明する。なお、以下の説明では、明確化のため、各部材には、図３に示した参照符号を使用する。
　（ステップＳ１１０）
　まず、基板１１０上に、非晶質シリコン層１０５が成膜される。
　非晶質シリコン層１０５の成膜方法は、特に限られず、従来から実施されている方法で、基板１１０上に非晶質シリコン層１０５を成膜しても良い。
　非晶質シリコン層１０５は、例えば一般的なＣＶＤ法（プラズマＣＶＤ法など）、またはスパッタリング法などにより、基板１１０上に成膜される。
　成膜された非晶質シリコン層１０５は、所望のパターンにパターン化される。例えば、非晶質シリコン層１０５は、フォトリソグラフィー等を行うことにより、所望のパターンにパターン化することができる。
　（ステップＳ１２０）
　次に、非晶質シリコン層１０５の上に、エレクトライドの薄膜が成膜される。このエレクトライドの薄膜は、後に、第１のエレクトライドの薄膜１５０ａおよび／または第２のエレクトライドの薄膜１５０ｂとなる。
　一例として、エレクトライドの薄膜の成膜方法として、
　電子密度が２．０×１０１７ｃｍ－３～２．３×１０２１ｃｍ－３の結晶質Ｃ１２Ａ７エレクトライドのターゲットを準備する工程（Ｓ１２１）と、
　前記ターゲットを用いて、酸素分圧が０．１Ｐａ未満の雰囲気下で、気相蒸着法により、非晶質シリコン層上に成膜を行う工程（Ｓ１２２）と、
　を有する成膜方法について説明する。
　（ステップＳ１２１）
　まず、以降の工程Ｓ１２０で使用される成膜用のターゲットが準備される。
　ターゲットは、結晶質Ｃ１２Ａ７エレクトライドで構成される。
　（結晶質Ｃ１２Ａ７）
　本願において、「結晶質Ｃ１２Ａ７」とは、１２ＣａＯ・７Ａｌ２Ｏ３の結晶、およびこれと同等の結晶構造を有する同型化合物を意味する。本化合物の鉱物名は、「マイエナイト」である。
　本発明における結晶質Ｃ１２Ａ７は、結晶格子の骨格により形成されるケージ構造が保持される範囲で、Ｃ１２Ａ７結晶骨格のＣａ原子および／またはＡｌ原子の一部乃至全部が他の原子に置換された化合物、ならびにケージ中のフリー酸素イオンの一部乃至全部が他の陰イオンに置換された同型化合物であっても良い。なお、Ｃ１２Ａ７は、Ｃａ１２Ａｌ１４Ｏ３３またはＣａ２４Ａｌ２８Ｏ６６と表記されることがある。
　同型化合物としては、これに限られるものではないが、例えば、下記の（１）～（５）の化合物が例示される。
（１）結晶中のＣａ原子の一部乃至全部が、Ｓｒ、Ｍｇ、およびＢａからなる群から選択される一以上の金属原子に置換された同型化合物。例えば、Ｃａ原子の一部乃至全部がＳｒに置換された化合物としては、ストロンチウムアルミネートＳｒ１２Ａｌ１４Ｏ３３があり、ＣａとＳｒの混合比が任意に変化された混晶として、カルシウムストロンチウムアルミネートＣａ１２－ｘＳｒＸＡｌ１４Ｏ３３（ｘは１～１１の整数；平均値の場合は０超１２未満の数）などがある。
（２）結晶中のＡｌ原子の一部乃至全部が、Ｓｉ、Ｇｅ、Ｇａ、Ｉｎ、およびＢからなる群から選択される一以上の原子に置換された同型化合物。例えば、Ｃａ１２Ａｌ１０Ｓｉ４Ｏ３５などが挙げられる。
（３）１２ＣａＯ・７Ａｌ２Ｏ３の結晶（上記（１）、（２）の化合物を含む）中の金属原子および／または非金属原子（ただし、酸素原子を除く）の一部が、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、およびＣｕからなる群から選択される一以上の原子、Ｌｉ、Ｎａ、およびＫからなる群から選択される一以上のアルカリ金属原子、またはＣｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、およびＹｂからなる群から選択される一以上の希土類原子と置換された同型化合物。
（４）ケージに包接されているフリー酸素イオンの一部乃至全部が、他の陰イオンに置換された化合物。他の陰イオンとしては、例えば、Ｈ－、Ｈ２ －、Ｈ２－、Ｏ－、Ｏ２ －、ＯＨ－、Ｆ－、Ｃｌ－、およびＳ２－からなる群から選択される一以上の陰イオンや、窒素（Ｎ）の陰イオンなどがある。
（５）ケージの骨格の酸素の一部が、窒素（Ｎ）などで置換された化合物。
　（結晶質Ｃ１２Ａ７エレクトライド）
　本願において、「結晶質Ｃ１２Ａ７エレクトライド」とは、前述の「結晶質Ｃ１２Ａ７」において、ケージに包接されたフリー酸素イオン（ケージに包接された他の陰イオンを有する場合は、当該陰イオン）の一部乃至全部が電子に置換された化合物を意味する。
　結晶質Ｃ１２Ａ７エレクトライドにおいて、ケージに包接された電子は、ケージに緩く束縛され、結晶中を自由に動くことができる。このため、結晶質Ｃ１２Ａ７エレクトライドは、導電性を示す。特に、全てのフリー酸素イオンが電子で置き換えられた結晶質Ｃ１２Ａ７は、［Ｃａ２４Ａｌ２８Ｏ６４］４＋（４ｅ－）と表記されることがある。
　結晶質Ｃ１２Ａ７エレクトライドは、Ｃａ原子、Ａｌ原子、およびＯ原子を含み、Ｃａ：Ａｌのモル比が１３：１３～１１：１５の範囲であり、Ｃａ：Ａｌのモル比は、１２．５：１３．５～１１．５：１４．５の範囲であることが好ましく、１２．２：１３．８～１１．８：１４．２の範囲であることがより好ましい。
　結晶質Ｃ１２Ａ７エレクトライド製のターゲットの製造方法は、特に限られない。ターゲットは、例えば、従来のバルク状の結晶質Ｃ１２Ａ７エレクトライドの製造方法を用いて製造しても良い。例えば、結晶質Ｃ１２Ａ７の焼結体を、Ｔｉ、Ａｌ、ＣａまたはＣなどの還元剤の存在下で、１１５０～１４６０℃程度、好ましくは、１２００～１４００℃程度に加熱処理することにより、結晶質Ｃ１２Ａ７エレクトライド製のターゲットを製造しても良い。結晶質Ｃ１２Ａ７エレクトライドの粉体を圧縮して成形した圧粉体をターゲットとして用いてもよい。結晶質Ｃ１２Ａ７の焼結体を、カーボンおよび金属アルミニウムの存在下で、焼結体と金属アルミニウムが接触しない状態に保ちながら、１２３０～１４１５℃で加熱処理することにより、効率的に大面積の結晶質Ｃ１２Ａ７エレクトライド製のターゲットを作製できる。
　ここで、このターゲット、すなわち結晶質Ｃ１２Ａ７エレクトライドの電子密度は、２．０×１０１７ｃｍ－３～２．３×１０２１ｃｍ－３の範囲である。結晶質Ｃ１２Ａ７エレクトライドの電子密度は、１×１０１８ｃｍ－３以上であることが好ましく、１×１０１９ｃｍ－３以上であることが好ましく、１×１０２０ｃｍ－３以上がより好ましく、５×１０２０ｃｍ－３以上がさらに好ましく、１×１０２１ｃｍ－３以上が特に好ましい。ターゲットを構成する結晶質Ｃ１２Ａ７エレクトライドの電子密度が高いほど、低い仕事関数を有するエレクトライドの薄膜が得られやすくなる。特に、仕事関数が３．０ｅＶ以下であるエレクトライドの薄膜を得るには、結晶質Ｃ１２Ａ７エレクトライドの電子密度は、１．４×１０２１ｃｍ－３以上がより好ましく、１．７×１０２１ｃｍ－３以上がさらに好ましく、２×１０２１ｃｍ－３以上が特に好ましい。特に、すべてのフリー酸素イオン（他の陰イオンを有する場合は当該陰イオン）が電子で置換された場合、結晶質Ｃ１２Ａ７エレクトライドの電子密度は、２．３×１０２１ｃｍ－３となる。結晶質Ｃ１２Ａ７エレクトライドの電子密度が２．０×１０１７ｃｍ－３を下回ると、成膜によって得られるエレクトライドの薄膜の電子密度が小さくなる。
　結晶質Ｃ１２Ａ７エレクトライドの電子密度は、光吸収測定法により、測定することができる。結晶質Ｃ１２Ａ７エレクトライドは、２．８ｅＶ付近に特有の光吸収を有するので、その吸収係数を測定することにより、電子密度を求めることができる。特に、試料が焼結体である場合は、焼結体を粉砕して、粉末としたのち、拡散反射法を用いると簡便である。
　得られたターゲットは、次工程でエレクトライドの薄膜を成膜する際の原料ソースとして使用される。
　なお、ターゲットの表面は、使用前に、機械的手段等により研磨されても良い。一般に、従来の方法で得られた結晶質Ｃ１２Ａ７エレクトライドのバルク体は、表面に、ごく薄い被膜（異物）を有する場合がある。表面にこのような被膜が形成されたターゲットをそのまま使用して、成膜処理を実施した場合、得られる薄膜の組成が所望の組成比から逸脱する可能性がある。しかしながら、ターゲット表面の研磨処理を実施しておくことにより、このような問題を有意に抑制することができる。
　（ステップＳ１２２）
　次に、前述の工程Ｓ１２１において作製されたターゲットを用いて、気相蒸着法により、非晶質シリコン層上に成膜が行われる。
　本願において、「気相蒸着法」とは、物理気相成膜（ＰＶＤ）法、ＰＬＤ法、スパッタリング法、および真空蒸着法を含む、ターゲット原料を気化させてからこの原料を基板上に堆積させる成膜方法の総称を意味する。
　「気相蒸着法」の中でも、特に、スパッタリング法が好ましい。スパッタリング法では、大面積領域に、比較的均一に薄膜を成膜することができる。なお、スパッタリング法には、ＤＣ（直流）スパッタリング法、高周波スパッタリング法、ヘリコン波スパッタリング法、イオンビームスパッタリング法、およびマグネトロンスパッタリング法等が含まれる。
　以下、スパッタリング法により成膜を行う場合を例に、工程Ｓ１２２について説明する。
　エレクトライドの薄膜を成膜する際の被成膜基板の温度は、特に限られず、室温～例えば７００℃までの範囲の、いかなる温度を採用しても良い。なお、エレクトライドの薄膜を成膜する際に、基板を必ずしも「積極的に」加熱する必要はないことに留意する必要がある。ただし、蒸着源の輻射熱によって、被成膜基板の温度が「付随的に」上昇する場合はあり得る。例えば、被成膜基板の温度は、５００℃以下であっても良く、２００℃以下であっても良い。
　被成膜基板を「積極的に」加熱しない場合、基板の材料として、例えばガラスやプラスチックのような、７００℃を超える高温側で耐熱性が低下する材料を使用することが可能になる。
　成膜時の酸素分圧（チャンバー内の酸素分圧）は、０．１Ｐａ未満であることが好ましい。酸素分圧は、０．０１Ｐａ以下であることが好ましく、１×１０－３Ｐａ以下であることがより好ましく、１×１０－４Ｐａ以下であることがさらに好ましく、１×１０－５Ｐａ以下であることが特に好ましい。酸素分圧が０．１Ｐａ以上になると、成膜された薄膜に酸素が取り込まれ、電子密度が低下するおそれがある。
　一方、成膜時の水素分圧は、０．００４Ｐａ未満であることが好ましい。０．００４Ｐａ以上であると、成膜された薄膜中に水素またはＯＨ成分が取り込まれ、エレクトライドの薄膜の電子密度が低下する可能性がある。
　使用されるスパッタガスとしては、特に限られない。スパッタガスは、不活性ガスまたは希ガスであっても良い。不活性ガスとしては、例えば、Ｎ２ガスが挙げられる。また、希ガスとしては、Ｈｅ（ヘリウム）、Ｎｅ（ネオン）、Ａｒ（アルゴン）、Ｋｒ（クリプトン）、およびＸｅ（キセノン）が挙げられる。これらは、単独で使用しても、他のガスと併用しても良い。あるいは、スパッタガスは、ＮＯ（一酸化窒素）のような還元性ガスであっても良い。
　スパッタガス（チャンバー内の圧力）の圧力は、特に限られず、所望の薄膜が得られるように、自由に選定することができる。特に、スパッタガス（チャンバー内の圧力）の圧力Ｐ（Ｐａ）は、基板とターゲットの間の距離をｔ（ｍ）とし、ガス分子の直径をｄ（ｍ）としたとき、
 
　　８．９×１０－２２／（ｔｄ２）＜Ｐ＜４．５×１０－２０／（ｔｄ２）　　（３）式
 
を満たすように選定されても良い。この場合、スパッタ粒子の平均自由行程が、ターゲット～被成膜基板間の距離とほぼ等しくなり、スパッタ粒子が残存酸素と反応することが抑制される。また、この場合、スパッタリング法の装置として、背圧が比較的高く、安価で簡易的な真空装置を用いることが可能となる。
　以上、スパッタリング法を例に、エレクトライドの薄膜を成膜する方法について、簡単に説明した。しかしながら、エレクトライドの薄膜の成膜方法は、これに限られるものではなく、前述の２つの工程（工程Ｓ１２１およびＳ１２２）を適宜変更したり、あるいは各種工程を追加しても良いことは明らかである。
　例えば、前述の工程Ｓ１２２において、スパッタリング法により、エレクトライドの薄膜の成膜を開始する前に、ターゲットに対して、プレスパッタリング処理（ターゲットのドライエッチング処理）が実施されても良い。
　プレスパッタリング処理を実施することにより、ターゲットの表面が清浄化され、その後の成膜処理（本成膜）において、所望の組成の薄膜を形成することが容易となる。
　例えば、ターゲットを長時間使用すると、ターゲットの表面に酸素が取り込まれ、ターゲットを構成する結晶質Ｃ１２Ａ７エレクトライドの電子密度が低下する場合がある。このようなターゲットを使用した場合、成膜された薄膜においても、電子密度が低下するおそれがある。また、ターゲットを長時間使用すると、ターゲット（すなわち結晶質Ｃ１２Ａ７エレクトライド）を構成する各成分のスパッタ速度の違いにより、ターゲットの組成が、最初の組成から逸脱するおそれがある。このようなターゲットを使用した場合、成膜された薄膜においても、組成が所望の値から逸脱するおそれがある。しかしながら、プレスパッタリング処理を実施することにより、このような問題が抑制される。
　なお、プレスパッタリング処理に使用されるガスは、本成膜の際に使用されるスパッタガスと同一であっても異なっていても良い。特に、プレスパッタリング処理に使用されるガスは、Ｈｅ（ヘリウム）、Ｎｅ（ネオン）、Ｎ２（窒素）、Ａｒ（アルゴン）、および／またはＮＯ（一酸化窒素）であることが好ましい。
　このような方法で、パターン化された非晶質シリコン層１０５の上部に、エレクトライドの薄膜が成膜される。
　その後、エレクトライドの薄膜を、フォトリソグラフィー処理等により、所望のパターンにパターン化することにより、第１および／または第２のエレクトライドの薄膜１５０ａ、１５０ｂを形成することができる。
　エレクトライドの薄膜は、パターン化した後に熱処理することが好ましい。熱処理温度は、３００℃以上が好ましく、５００℃以上がより好ましい。被膜および被成膜基板の耐えられる温度以下とし、７００℃以下が好ましい。所定の温度における保持時間は、１分～２時間であってもよく、１０分～１時間であってもよい。また、熱処理するタイミングは、エレクトライドの薄膜をパターン化した後でもよいし、エレクトライドの薄膜上にソース電極およびドレイン電極を形成した後（例えば図３の例）でもよいし、エレクトライドの薄膜上に非晶質シリコン層を形成した後（例えば図４の例）でもよい。熱処理することで、パターン化する際などにエレクトライドの薄膜がダメージを受けた場合に回復を図ることができる。
　（ステップＳ１３０）
　次に、第１および／または第２のエレクトライドの薄膜１５０ａ、１５０ｂの上部に、ソース電極１２０およびドレイン電極１２２が形成される。
　ソース電極１２０およびドレイン電極１２２の形成には、従来より実施されている各種方法が利用できる。
　ソース電極１２０およびドレイン電極１２２を形成する導電層を成膜後に、膜のフォトリソグラフィー処理等を行うことにより、ソース電極１２０およびドレイン電極１２２を形成することができる。
　ここで、ソース電極１２０は、第１のエレクトライドの薄膜１５０ａの上に配置され、および／またはドレイン電極１２２は、第２のエレクトライドの薄膜１５０ｂの上に配置される。
　これにより、ソース電極１２０と非晶質シリコン層１０５の界面、および／またはドレイン電極１２２と非晶質シリコン層１０５の界面の接触抵抗が低減される。
　図３の断面図では、非晶質シリコン層１０５とソース電極１０２および／またはドレイン電極１２２は直接接触する部分がない例を模式的に示している。しかし、本発明においては、エレクトライドの薄膜が存在することで接触抵抗の低減を図ることができれば、非晶質シリコン層とソース電極および／またはドレイン電極とが直接接触する部分を有していても構わない。例えば、非晶質シリコン層とエレクトライドの薄膜を連続して成膜し、フォトリソグラフィー処理により一括でパターン化する。非晶質シリコン層のパターンの側面は、エレクトライドの薄膜に覆われない構成となりやすい。次に、エレクトライドの薄膜上に、ソース電極およびドレイン電極を形成する。このとき、非晶質シリコン層のパターンの側面は、ソース電極およびドレイン電極と接触する構成としても良い。
　（ステップＳ１４０）
　次に、ソース電極１２０およびドレイン電極１２２を覆うように、ゲート絶縁膜１３０が形成される。
　ゲート絶縁膜１３０は、ディップ法、スピンコート法、液滴吐出法、キャスト法、スピ
ナー法、印刷法などの塗布法や、ＣＶＤ法、スパッタリング法などの方法によって成膜しても良い。
　その後、ゲート絶縁膜１３０上に、ゲート電極１２４が形成される。ゲート電極１２４の形成には、従来より実施されている各種方法が利用できる。例えば、ゲート電極１２４は、スパッタリング法および蒸着法等により形成されても良い。ゲート電極１２４を形成する導電層を成膜後に、膜のフォトリソグラフィー処理等を行うことにより、ゲート電極１２４を形成することができる。
　以上の工程により、第１の半導体装置１００を製造することができる。
　なお、以上の記載では、図３に示した第１の半導体装置１００を例に、本発明による半導体装置を製造する方法の一例について説明した。
　しかしながら、同様の方法により、半導体装置４００、半導体装置５００、さらには半導体装置６００を製造できることは、当業者には明らかである。すなわち、図７に示した各ステップの順番を変更することにより、各構成の半導体装置を製造することができる。
　本発明は、例えば、電気光学装置のような各種電子デバイス等に使用される半導体装置等に適用することができる。例えば、テレビなどのディスプレイ、洗濯機や冷蔵庫などの電化製品、携帯電話やコンピュータなどの情報処理機器などの電子機器に用いることができる。また、本発明の半導体装置は、自動車や各種産業機器などが具備する電子機器にも用いることができる。
　本願は、２０１３年１２月２６日に出願した日本国特許出願２０１３－２６８３４２号に基づく優先権を主張するものであり同日本国出願の全内容を本願に参照により援用する。
　１　　　従来の半導体装置
　５　　　非晶質シリコン層
　１０　　基板
　２０　　ソース電極
　２２　　ドレイン電極
　２４　　ゲート電極
　３０　　ゲート絶縁層
　７０　　非晶質酸化物のエレクトライド
　７２　　溶媒（非晶質）
　７４　　バイポーラロン
　７６　　ケージ
　７８　　電子（溶質）
　１００　　第１の半導体装置
　１０５　　非晶質シリコン層
　１１０　　基板
　１２０　　ソース電極
　１２２　　ドレイン電極
　１２４　　ゲート電極
　１３０　　ゲート絶縁層
　１５０ａ、１５０ｂ　エレクトライドの薄膜
　４００、５００、６００　　半導体装置
　４０５、５０５、６０５　　非晶質シリコン層
　４１０、５１０、６１０　　基板
　４２０、５２０、６２０　　ソース電極
　４２２、５２２、６２２　　ドレイン電極
　４２４、５２４、６２４　　ゲート電極
　４３０、５３０、６３０　　ゲート絶縁層
　４５０ａ、４５０ｂ、５５０ａ、５５０ｂ、６５０ａ、６５０ｂ　　エレクトライドの薄膜

Claims (13)

  1. 　ソース電極、ドレイン電極、ゲート電極および非晶質シリコン層を有する半導体装置であって、
    　前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を有することを特徴とする半導体装置。
  2. 　前記エレクトライドの薄膜において、アルミニウム原子とカルシウム原子のモル比（Ｃａ／Ａｌ）は、０．３～５．０の範囲である、請求項１に記載の半導体装置。
  3. 　前記エレクトライドの薄膜は、２．０×１０１７ｃｍ－３以上の電子密度を有する、請求項１または２に記載の半導体装置。
  4. 　前記エレクトライドの薄膜の厚さは、１００ｎｍ以下である、請求項１乃至３のいずれか一つに記載の半導体装置。
  5. 　前記非晶質シリコン層は、前記ソース電極と前記ゲート電極の間に配置され、または
    　前記非晶質シリコン層は、前記ソース電極よりも前記ゲート電極から遠い側に配置される、請求項１乃至４のいずれか一つに記載の半導体装置。
  6. 　ソース電極、ドレイン電極、ゲート電極および非晶質シリコン層を有する半導体装置の製造方法であって、
    　前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を形成するステップ
    　を有することを特徴とする半導体装置の製造方法。
  7. 　さらに、
    　（ａ）基板上に非晶質シリコン層を形成するステップと、
    　（ｂ）ソース電極およびドレイン電極を形成するステップと、
    　（ｃ）ゲート電極を形成するステップと、
    　を有し、
    　前記（ａ）のステップと前記（ｂ）のステップの間に、前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を形成するステップを実施する、請求項６に記載の製造方法。
  8. 　さらに、
    　（ａ）基板上にソース電極およびドレイン電極を形成するステップと、
    　（ｂ）非晶質シリコン層を形成するステップと、
    　（ｃ）ゲート電極を形成するステップと、
    　を有し、
    　前記（ａ）のステップと前記（ｂ）のステップの間に、前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を形成するステップを実施する、請求項６に記載の製造方法。
  9. 　さらに、
    　（ａ）基板上にゲート電極を形成するステップと、
    　（ｂ）非晶質シリコン層を形成するステップと、
    　（ｃ）ソース電極およびドレイン電極を形成するステップと、
    　を有し、
    　前記（ｂ）のステップと前記（ｃ）のステップの間に、前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を形成するステップを実施する、請求項６に記載の製造方法。
  10. 　さらに、
    　（ａ）基板上にゲート電極を形成するステップと、
    　（ｂ）ソース電極およびドレイン電極を形成するステップと、
    　（ｃ）非晶質シリコン層を形成するステップと、
    　を有し、
    　前記（ｂ）のステップと前記（ｃ）のステップの間に、前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を形成するステップを実施する、請求項６に記載の製造方法。
  11. 　前記エレクトライドの薄膜において、アルミニウム原子とカルシウム原子のモル比（Ｃａ／Ａｌ）は、０．３～５．０の範囲である、請求項６乃至１０のいずれか一つに記載の製造方法。
  12. 　前記エレクトライドの薄膜は、２．０×１０１７ｃｍ－３以上の電子密度を有する、請求項６乃至１１のいずれか一つに記載の製造方法。
  13. 　前記エレクトライドの薄膜の厚さは、１００ｎｍ以下である、請求項６乃至１２のいずれか一つに記載の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016157856A (ja) * 2015-02-25 2016-09-01 エルジー ディスプレイ カンパニー リミテッド シリコン系薄膜半導体装置、およびシリコン系薄膜半導体装置の製造方法
WO2018066483A1 (ja) * 2016-10-03 2018-04-12 国立大学法人東京工業大学 半導体素子
JP2019016659A (ja) * 2017-07-05 2019-01-31 三菱電機株式会社 薄膜トランジスタ基板、液晶表示装置および薄膜トランジスタ基板の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294129A (ja) * 2007-05-23 2008-12-04 Daikin Ind Ltd 熱電子発電素子、及び当該熱電子発電素子を備えた熱電子発電装置
JP5557304B1 (ja) * 2013-09-26 2014-07-23 国立大学法人東北大学 有機半導体素子及びそれを備えたｃｍｉｓ半導体装置
JP2014214075A (ja) * 2013-04-30 2014-11-17 旭硝子株式会社 非晶質酸化物のエレクトライドの薄膜の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002146346A (ja) * 2000-11-13 2002-05-22 Minolta Co Ltd 希土類元素を含むアルミン酸塩の薄膜およびその作製方法ならびに蓄光性光学素子
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5430248B2 (ja) * 2008-06-24 2014-02-26 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
JP5339825B2 (ja) * 2008-09-09 2013-11-13 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
KR20110127116A (ko) * 2009-02-05 2011-11-24 아사히 가라스 가부시키가이샤 마이에나이트 함유 산화물의 제조 방법 및 도전성 마이에나이트 함유 산화물의 제조 방법
CN102842619B (zh) * 2012-09-03 2016-08-03 南京中电熊猫液晶显示科技有限公司 一种半导体装置及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294129A (ja) * 2007-05-23 2008-12-04 Daikin Ind Ltd 熱電子発電素子、及び当該熱電子発電素子を備えた熱電子発電装置
JP2014214075A (ja) * 2013-04-30 2014-11-17 旭硝子株式会社 非晶質酸化物のエレクトライドの薄膜の製造方法
JP5557304B1 (ja) * 2013-09-26 2014-07-23 国立大学法人東北大学 有機半導体素子及びそれを備えたｃｍｉｓ半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
TOSHIO KAMIYA ET AL.: "Field-Induced Current Modulation in Nanoporous Semiconductor , Electron-Doped 12CaO.7Al2O3", CHEMISTRY OF MATERIALS, vol. 17, pages 6311 - 6316, XP002596253, Retrieved from the Internet <URL:http://pubs.acs.org/doi/pdf/10.1021/cm051904s> *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016157856A (ja) * 2015-02-25 2016-09-01 エルジー ディスプレイ カンパニー リミテッド シリコン系薄膜半導体装置、およびシリコン系薄膜半導体装置の製造方法
WO2018066483A1 (ja) * 2016-10-03 2018-04-12 国立大学法人東京工業大学 半導体素子
JP2019016659A (ja) * 2017-07-05 2019-01-31 三菱電機株式会社 薄膜トランジスタ基板、液晶表示装置および薄膜トランジスタ基板の製造方法
JP2021157195A (ja) * 2017-07-05 2021-10-07 三菱電機株式会社 表示装置
JP7245871B2 (ja) 2017-07-05 2023-03-24 トライベイル テクノロジーズ， エルエルシー 表示装置

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