JP6297789B2 - 配線の形成方法および半導体装置の作製方法 - Google Patents

配線の形成方法および半導体装置の作製方法 Download PDF

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Description

本発明は、配線、配線の形成方法、半導体装置および半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、電気光学装置、半導体回路および電子機器などは全て半導体装置である。
または、本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、液晶表示装置、発光装置、それらの駆動方法、またはそれらを生産する方法に関する。特に、本発明は、例えば、表示装置、発光装置、またはそれらの駆動方法に関する。
絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。トランジスタに適用可能な半導体膜としてシリコン系半導体膜が知られている。
トランジスタの半導体膜に用いられるシリコン系半導体膜は、用途によって非晶質シリコン膜と多結晶シリコン膜とが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコン膜を用いると好適である。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコン膜を用いると好適である。多結晶シリコン膜は、非晶質シリコン膜に対し高温での熱処理、またはレーザ光処理を行うことで形成する方法が知られる。
さらに、近年では酸化物半導体膜を用いたトランジスタが注目されている。例えば、キャリア密度が１０１８／ｃｍ３未満であるインジウム、ガリウムおよび亜鉛を含む非晶質酸化物膜を用いたトランジスタが開示されている（特許文献１参照。）。
酸化物半導体膜は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタに適用することができる。また、酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有するため、高精細の表示装置や駆動回路を一体形成した高機能の表示装置を実現できる。また、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
表示装置を大型化すると、配線の長さが長くなる。また、表示装置を高精細化すると、それに伴い配線を細く、薄くすることが求められる。そのため、表示装置を大型化または／および高精細化することにより、配線抵抗は高まる傾向となる。即ち、表示装置を大型化または／および高精細化することにより、配線抵抗による信号遅延（配線遅延ともいう。）などの問題が生じてしまう場合がある。
配線抵抗を低減するために、抵抗率の低い銅を含む導電膜を配線に用いることが検討されている。しかしながら、銅を含む導電膜のエッチングは、薬液を用いる方法が主であるため、等方性エッチングとなる。そのため、銅を含む導電膜は、エッチング後の形状制御が困難であった。例えば、銅を含む導電膜のテーパー角が高い場合、銅を含む導電膜上の層において、形状不良の発生が危惧される。
特開２００６−１６５５２８号公報
銅を含む導電膜を用いた、形状の制御された配線を提供することを課題の一とする。また、当該配線と同一層である電極を有するトランジスタを提供することを課題の一とする。また、当該トランジスタおよび当該配線を有する半導体装置を提供することを課題の一とする。
または、信頼性の高い半導体装置などを提供することを課題の一とする。または、安定した電気特性を有するトランジスタなどを提供することを課題の一とする。または、オフ時の電流の小さいトランジスタなどを提供することを課題の一とする。または、高い電界効果移動度を有するトランジスタなどを提供することを課題の一とする。または、歩留まり高いトランジスタなどを提供することを課題の一とする。または、当該トランジスタなどを有する半導体装置などを提供することを課題の一とする。または、新規な半導体装置などを提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、銅を含む第１の導電膜と、第１の導電膜上の第２の導電膜と、を有する積層膜において、第２の導電膜上にレジストマスクを形成し、レジストマスクをマスクとして第２の導電膜の一部および第１の導電膜の一部を除去することで、１５°以上４５°以下のテーパー角を有する第１の導電膜を形成した後、レジストマスクを除去する配線の形成方法である。
または、本発明の一態様は、銅を含む第１の導電膜と、第１の導電膜上の第２の導電膜と、を有する積層膜において、第２の導電膜上にレジストマスクを形成し、レジストマスクをマスクとして第２の導電膜の一部を除去し、レジストマスクおよび一部が除去された第２の導電膜をマスクとして第１の導電膜の一部を除去することで、１５°以上４５°以下のテーパー角を有する第１の導電膜を形成した後、レジストマスクを除去し、一部が除去された第２の導電膜の第１の導電膜と接しない領域を除去する配線の形成方法である。
なお、テーパー角とは、断面図で示される膜の端部において、膜の被形成面に平行な直線と、膜の側面に平行な直線と、が為す角をいう。ただし、膜の被形成面が荒れていて凹凸が大きい場合は、膜の被形成面の３点以上を通る面に平行な直線を用いて、テーパー角を算出してもよい。また、膜の側面が曲面状である場合は、膜の上端部、下端部の２点を通る直線または膜の側面の３点以上を通る直線を用いて、テーパー角を算出してもよい。ただし、３点以上を通る面、直線は、各点間の距離が３ｎｍ以上または５ｎｍ以上離れるように選択することで求めればよい。
ここで、第１の導電膜は、第２の導電膜と接する領域のエッチング速度が高くなるよう第２の導電膜を選択する。このような第２の導電膜を選択することにより、第１の導電膜は、第２の導電膜と接する領域が他の領域よりも先にエッチングされる。従って、第１の導電膜は、側面、および第２の導電膜と接していた領域から薬液にさらされることになる。第１の導電膜は、第２の導電膜に近いほどエッチング量が多くなるので、エッチングが進むに従い上部ほどエッチングされ、下部ほどエッチングされない形状となり、最終的には１５°以上４５°以下のテーパー角を有する形状とすることができる。このとき、一部が除去された第２の導電膜には、第１の導電膜と接しない領域が形成される。
なお、銅を含む導電膜のエッチングには、薬液を用いたウェットエッチング法を用いればよい。薬液として、酸化剤および酸を含む薬液を用いることで、銅を含む導電膜のエッチング速度を高めることができる。酸化剤として、例えば過酸化水素、過硫酸、硝酸、次亜塩素酸、過マンガン酸および二クロム酸などが挙げられる。また、酸として、例えばカルボン酸、リン酸、塩酸および酢酸などが挙げられる。なお、微細な形状の配線の加工のために、薬液に界面活性剤を含ませてもよい。
第２の導電膜としては、コバルト膜以上に酸化しにくい導電膜を用いればよい。好ましくは、コバルト膜以上に酸化しにくく、かつ銅膜より酸化しやすい導電膜を第２の導電膜として用いればよい。コバルト膜以上に酸化しにくく、かつ銅膜より酸化しやすい導電膜を第２の導電膜として用いることで、第１の導電膜と第２の導電膜との接する領域において、まず第２の導電膜が酸化剤により優先的に酸化される。次に、酸化した第２の導電膜から第１の導電膜に酸素の一部が移動することで、第１の導電膜に含まれる銅が酸化される。その後、酸化した銅を酸によってエッチングすることができる。従って、第１の導電膜と第２の導電膜との接する領域において第１の導電膜のエッチング速度を高めることができる。
なお、導電膜の酸化しやすさの指標としては、イオン化傾向（高いほど酸化しやすい）、酸化還元電位（低いほど酸化しやすい）、ギブズ自由エネルギー（低いほど酸化しやすい）などがある。
また、イオン化ポテンシャルは、原子などから電子を取り去ってイオン化するための要するエネルギーである。即ち、イオン化ポテンシャルが低いほど、原子はイオン化しやすい。表１に、代表的な原子の第１イオン化ポテンシャルおよび第２イオン化ポテンシャルを示す。例えば、第１イオン化ポテンシャルがモリブデン以上である元素を含む導電膜を第２の導電膜として用いればよい。
コバルト膜以上に酸化しにくい導電膜として、具体的には、タングステン、コバルト、ニッケル、スズ、モリブデン、ルテニウム、イリジウム、銀、パラジウム、白金および金のいずれか一種以上の元素を含む導電膜を用いればよい。また、上述した元素を含む導電膜のうち、銅膜より酸化しやすい導電膜として、タングステン、コバルト、ニッケル、スズおよびモリブデンのいずれか一種以上を含む導電膜を用いればよい。
または、第２の導電膜として、銅と合金化する元素を含む導電膜を用いればよい。第２の導電膜に含まれる元素と銅との合金膜のエッチング速度が第１の導電膜よりも高い場合、第１の導電膜は、第２の導電膜と接する領域におけるエッチング速度を高めることができる。
または、第２の導電膜として、触媒作用を有し、銅のエッチング速度を高めることのできる導電膜を用いればよい。
本発明の一態様は、第１の導電膜を１５°以上４５°以下のテーパー角を有する第１の導電膜とした後、レジストマスクを除去し、一部が除去された第２の導電膜の第１の導電膜と接しない領域を除去する配線の形成方法である。当該領域を除去する方法としては、例えばウェットエッチング法またはドライエッチング法を用いればよい。または、超音波洗浄または／および２流体洗浄（純水、水素添加水、炭酸水などを窒素、空気などとともに吹き付ける洗浄方法）によって、当該領域を物理的に除去しても構わない。なお、超音波洗浄は、メガヘルツ超音波洗浄（メガソニック洗浄）が好ましい。ただし、エッチングにより一部が除去された第２の導電膜を全て除去しても構わない。
第１の導電膜が、被形成面（基板または下地絶縁膜）との密着性が悪い場合、または第１の導電膜に含まれる銅が配線外部に拡散し悪影響を及ぼす可能性がある場合、第１の導電膜下に第１の導電膜と密着性の高い下地膜を設けてもよい。下地膜は、絶縁膜または導電膜とすればよい。また、下地膜は窒素を含むと銅の拡散係数を小さくでき、好ましい。下地膜としては、例えば窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜および酸化アルミニウム膜などの絶縁膜、またはチタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜、クロム膜、窒化クロム膜、ニオブ膜および窒化ニオブ膜などの導電膜を用いればよい。
以上のように、本発明の一態様に係る配線は、第１の導電膜が銅を含む導電膜であるため、低抵抗である。また、第１の導電膜の端部におけるテーパー角を１５°以上４５°以下とすることができるため、配線上の層における形状不良の発生を抑制することができる。
または本発明の一態様は、上述した配線を有する半導体装置である。当該配線の一部は、例えば半導体装置を構成するトランジスタの電極（ゲート電極、ソース電極およびドレイン電極）であってもよい。即ち、本発明の一態様に係るトランジスタは、当該配線の構造を、ゲート電極、ソース電極およびドレイン電極の少なくともいずれかに適用したトランジスタである。
より詳細には、本発明の一態様は、銅を含む第１の導電膜と、第１の導電膜上の第２の導電膜と、を有する積層膜において、第２の導電膜上にレジストマスクを形成し、レジストマスクをマスクとして第２の導電膜の一部および第１の導電膜の一部を除去することで、１５°以上４５°以下のテーパー角を有する第１の導電膜を形成した後、レジストマスクを除去することでゲート電極を形成し、ゲート電極上にゲート絶縁膜を成膜し、ゲート絶縁膜を介してゲート電極と重なる半導体膜を形成し、半導体膜と接する一対の電極を形成する半導体装置の作製方法である。
または、本発明の一態様は、１５°以上４５°以下のテーパー角を有する銅を含む第１の導電膜と、第１の導電膜上のタングステン、コバルト、ニッケル、スズおよびモリブデンのいずれか一種以上を含む第２の導電膜と、を有するゲート電極と、ゲート電極上のゲート絶縁膜と、ゲート絶縁膜を介してゲート電極上の半導体膜と、半導体膜上の一対の電極と、を有する半導体装置である。
なお、ここではいわゆるボトムゲートトップコンタクト構造（チャネルエッチ構造ともいう。）のトランジスタを有する半導体装置を示したが、本発明の一態様は当該構造に限定されない。例えば、ボトムゲートボトムコンタクト構造、トップゲートトップコンタクト構造およびトップゲートボトムコンタクト構造などのスタガ型トランジスタ、またはコプラナー型トランジスタに、本発明の一態様を適用することができる。
半導体装置に適用する半導体膜（または半導体基板）としては、非晶質シリコンおよび結晶シリコンなどのシリコン半導体、またはヒ化ガリウム、炭化シリコン、窒化ガリウムおよび酸化物半導体などの化合物半導体、または有機半導体などを用いればよい。好ましくは、酸化物半導体膜を用いる。
また、半導体装置に適用するゲート絶縁膜としては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁膜を、単層で、または積層で用いればよい。好ましくは、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜および窒化シリコン膜を一種以上含む絶縁膜を、単層で、または積層で用いる。例えば、トランジスタのゲート電極に前述の配線の一部を用いる場合、ゲート電極は銅を含むことになる。ゲート電極に含まれる銅が半導体膜に達するとトランジスタの電気特性を劣化させることがあるため、ゲート絶縁膜の少なくとも一部には銅の拡散係数の小さい絶縁膜を用いることが好ましい。例えば、窒化シリコン膜および窒化酸化シリコン膜は銅の拡散係数の小さい絶縁膜である。
本発明の一態様によれば、配線または／および電極を低抵抗化することができる。そのため、例えば表示装置の大型化や高精細化による配線遅延を抑制することができ、表示品位の高い表示装置を作製することができる。また、配線または／および電極のテーパー角を１５°以上４５°以下とすることができる。そのため、配線または／および電極上の層における形状不良の発生が抑制され、歩留まり高く表示装置を作製することができる。
なお、本発明の一態様に係る半導体装置は、表示装置に限定されるものではなく、当該配線または／および電極を有する他の半導体装置にも適用することができる。他の半導体装置においても配線遅延などを抑制する効果を奏する。
銅を含む導電膜を用いた、形状の制御された配線を提供することができる。また、当該配線と同一層である電極を有するトランジスタを提供することができる。また、当該トランジスタおよび当該配線を有する半導体装置を提供することができる。
本発明の一態様に係る配線の形成方法を示す断面図。 本発明の一態様に係る配線の形成方法を示す断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係る、ＥＬ素子を用いた表示装置の回路図、ＥＬ素子を用いた表示装置の画素の一部の断面図、および発光層の断面図。 本発明の一態様に係る、液晶素子を用いた表示装置の画素の回路図および断面図。 本発明の一態様に係る電子機器を説明する図。 比較試料１の断面模式図および断面観察像。 比較試料２となる試料、比較試料３となる試料および比較試料４となる試料の断面模式図および比較試料２乃至比較試料４の断面観察像。 試料１となる試料の断面模式図および試料１の断面観察像。 試料２の断面模式図および試料２の断面観察像。 試料２の基板面内における多点平面観察像。 試料３となる試料、試料４となる試料および試料５となる試料の断面模式図および試料３乃至試料５の断面観察像。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
本明細書においては、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では、本発明の一態様に係る配線およびその形成方法について説明する。
図１は、本発明の一態様に係る配線の形成方法の一例を説明する断面図である。
まず、基板５０上の銅を含む導電膜５４と、導電膜５４上の導電膜５６と、を有する積層膜上に、レジストマスク５８が設けられる（図１（Ａ）参照。）。
なお、導電膜５６としては、コバルト膜以上に酸化しにくい導電膜を用いる。好ましくは、コバルト膜以上に酸化しにくく、かつ銅膜より酸化しやすい導電膜を導電膜５６として用いる。
コバルト膜以上に酸化しにくい導電膜として、具体的には、タングステン、コバルト、ニッケル、スズ、モリブデン、ルテニウム、イリジウム、銀、パラジウム、白金および金のいずれか一種以上の元素を含む導電膜を用いればよい。また、上述した元素を含む導電膜のうち、銅膜より酸化しやすい導電膜として、タングステン、コバルト、ニッケル、スズおよびモリブデンのいずれか一種以上を含む導電膜を用いればよい。
次に、レジストマスク５８をマスクとして導電膜５６をエッチングすることで導電膜５６ａを形成する（図１（Ｂ）参照。）。このとき、導電膜５４のエッチング速度が遅い（または導電膜５４がエッチングされない）条件を用いて、導電膜５６をエッチングする。
次に、レジストマスク５８および導電膜５６ａをマスクとして導電膜５４をエッチングする。導電膜５４のエッチングは、ウェットエッチング法を用いればよい。具体的には、薬液として、酸化剤および酸を含む薬液を用いる。酸化剤および酸を含む薬液を用いることで、銅を含む導電膜のエッチング速度を高めることができる。酸化剤として、例えば過酸化水素、過硫酸、硝酸、次亜塩素酸、過マンガン酸および二クロム酸などが挙げられる。また、酸として、例えばカルボン酸、リン酸、塩酸および酢酸などが挙げられる。なお、微細な形状の配線の加工のために、薬液に界面活性剤を含ませてもよい。
本実施の形態では詳述しないが、導電膜５４をエッチングする際に、同時に導電膜５６ａをエッチングしても構わない。その場合、後の工程で導電膜５６ａの導電膜５４ａと接しない領域を除去しなくてもよい。
導電膜５６ａは、コバルト膜以上に酸化しにくく、かつ銅膜より酸化しやすい導電膜である。従って、導電膜５４と導電膜５６ａとの接する領域において、まず導電膜５６ａが酸化剤により優先的に酸化される。次に、酸化した導電膜５６ａから導電膜５４に酸素の一部が移動することで、導電膜５４に含まれる銅が酸化される。その後、酸化した銅を酸によってエッチングすることができる。従って、当該領域において導電膜５４のエッチング速度を高めることができる。そのため、当該構造において導電膜５４をエッチングすることで、１５°以上４５°以下のテーパー角を有する導電膜５４ａを形成することができる。このとき、酸化した導電膜５６ａは、導電膜５４ａと接しない領域を有する。
導電膜５６ａは、例えば１ｎｍ以上１００ｎｍ以下、好ましくは２ｎｍ以上５０ｎｍ以下、さらに好ましくは２ｎｍ以上２０ｎｍ以下とすればよい。導電膜５６ａを厚くすると、導電膜５４ａの形状を均一にできるため好ましい。一方、導電膜５６ａを厚くすると、後に導電膜５６ａの一部を除去することが困難となる場合がある。
なお、本実施の形態では、導電膜５４および導電膜５６ａの酸化しやすさを利用して、導電膜５４と導電膜５６ａとの接する領域において導電膜５４のエッチング速度を高めているが、これに限定されるものではない。例えば、導電膜５６として、銅と合金化する元素を含む導電膜を用いてもよい。導電膜５６に含まれる元素と銅との合金膜のエッチング速度が導電膜５４よりも高い場合、導電膜５４は、導電膜５６ａと接する領域のエッチング速度を高めることができる。
または、導電膜５６として、触媒作用を有し、銅のエッチング速度を高めることのできる導電膜を用いてもよい。
次に、レジストマスク５８を除去する（図１（Ｃ）参照。）。
次に、導電膜５６ａの導電膜５４ａと接しない領域を除去することで、導電膜５６ｂを形成する（図１（Ｄ）参照。）。
導電膜５６ａの導電膜５４ａと接しない領域を除去する方法としては、例えばウェットエッチング法またはドライエッチング法を用いればよい。このとき、導電膜５４ａのエッチング速度の遅い条件で導電膜５６ａをエッチングする。または、超音波洗浄または／および２流体洗浄によって、導電膜５６ａの導電膜５４ａと接しない領域を物理的に除去しても構わない。なお、超音波洗浄は、メガヘルツ超音波洗浄（メガソニック洗浄）が好ましい。ただし、エッチングにより導電膜５６ａを全て除去しても構わない。その場合、導電膜５６ｂは形成されない。
以上のようにして、１５°以上４５°以下のテーパー角を有する導電膜５４ａと、導電膜５４ａ上の導電膜５６ｂと、を有する配線を形成することができる。当該配線は、導電膜５４ａが銅を含む導電膜であるため、低抵抗である。また、導電膜５４ａのテーパー角を１５°以上４５°以下とすることができるため、配線上の層における形状不良の発生を抑制することができる。
次に、図１とは異なる構造を有する配線の形成方法について、図２を用いて説明する。
図２は、銅を含む導電膜の密着性を高めるため、または／および銅の拡散を抑制するために、図１の配線構造に対し、下地膜の設けられた配線構造である。従って、特に説明のない点については、図１に関する説明を参照することができる。
まず、基板６０上の導電膜６２と、導電膜６２上の銅を含む導電膜６４と、導電膜６４上の導電膜６６と、を有する積層膜上に、レジストマスク６８が設けられる（図２（Ａ）参照。）。
このように導電膜６４下に、導電膜６４と密着性の高い導電膜６２を設けることで導電膜６４の剥離を防止することができる。また、銅の拡散係数の小さい導電膜６２を設けることで、導電膜６４に含まれる銅が配線外部に拡散し悪影響を及ぼすことを防止できる。このような導電膜６２として、例えばチタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜、クロム膜、窒化クロム膜、ニオブ膜および窒化ニオブ膜などの導電膜を用いる。
なお、導電膜６２に代えて、絶縁膜を設けても構わない。その場合、例えば窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜および酸化アルミニウム膜などの絶縁膜を用いる。
導電膜６２（またはそれに代わる絶縁膜）が窒素を含むと、銅の拡散係数が小さい導電膜（またはそれに代わる絶縁膜）とすることができて好ましい。
なお、導電膜６６は、導電膜５６を参照する。
次に、レジストマスク６８をマスクとして導電膜６６をエッチングすることで導電膜６６ａを形成する（図２（Ｂ）参照。）。このとき、導電膜６４のエッチング速度の遅い条件で導電膜６６をエッチングする。
次に、レジストマスク６８および導電膜６６ａをマスクとして導電膜６４をエッチングする。導電膜６４のエッチングは、導電膜５４のエッチングについての記載を参照する。
導電膜６４をエッチングすることで、１５°以上４５°以下のテーパー角を有する導電膜６４ａを形成することができる（図２（Ｃ）参照。）。
次に、レジストマスク６８および導電膜６６ａをマスクとして導電膜６２をエッチングし、導電膜６２ａを形成する。なお、導電膜６２に代えて、絶縁膜を用いる場合は、当該エッチングは行わなくても構わない。
次に、レジストマスク６８を除去する（図２（Ｄ）参照。）。
次に、導電膜６６ａの導電膜６４ａと接しない領域を除去することで、導電膜６６ｂを形成する（図２（Ｅ）参照。）。
導電膜６６ａの導電膜６４ａと接しない領域を除去する方法は、導電膜５６ａの導電膜５４ａと接しない領域を除去する方法を参照する。
以上のようにして、導電膜６２ａと、導電膜６２ａ上の１５°以上４５°以下のテーパー角を有する導電膜６４ａと、導電膜６４ａ上の導電膜６６ｂと、を有する配線を形成することができる。当該配線は、導電膜６４ａが銅を含む導電膜であるため、低抵抗である。また、導電膜６４ａのテーパー角を１５°以上４５°以下とすることができるため、配線上の層における形状不良の発生を抑制することができる。また、導電膜６２ａを有するため、導電膜６４ａの密着性が高くすることができる。そのため、導電膜６４ａの剥離を防止でき、配線の歩留まりを高めることができる。
本実施の形態で示した配線およびその形成方法は、半導体装置などの配線または／および電極に適用することができる。
本実施の形態は、適宜他の実施の形態または他の実施例と組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係るトランジスタおよびその作製方法について説明する。
図３は、本発明の一態様に係るトランジスタの上面図である。図３（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図を図３（Ｂ）に示す。また、図３（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図を図３（Ｃ）に示す。なお、簡単のため、図３（Ａ）においては、ゲート絶縁膜１１２などを省略して示す。
図３（Ｂ）は、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられたゲート電極１０４と、ゲート電極１０４上に設けられたゲート絶縁膜１１２と、ゲート絶縁膜１１２上にあり、ゲート電極１０４と重畳して設けられた酸化物半導体膜１０６と、酸化物半導体膜１０６上に設けられたソース電極１１６ａおよびドレイン電極１１６ｂと、酸化物半導体膜１０６、ソース電極１１６ａおよびドレイン電極１１６ｂ上に設けられた保護絶縁膜１１８と、を有するトランジスタの断面図である。なお、図３（Ｂ）では下地絶縁膜１０２の設けられた構造を示すが、これに限定されない。例えば、下地絶縁膜１０２が設けられない構造としても構わない。
ここで、ゲート電極１０４は、導電膜１０４ａと、導電膜１０４ａ上の銅を含む導電膜１０４ｂと、導電膜１０４ｂ上の導電膜１０４ｃと、を有する。なお、導電膜１０４ａは、実施の形態１で示した導電膜６２ａを参照する。また、導電膜１０４ｂは、実施の形態１で示した導電膜６４ａを参照する。また、導電膜１０４ｃは、実施の形態１で示した導電膜６６ｂを参照する。
即ち、ゲート電極１０４は図２に示した配線と同様の構造である。なお、本実施の形態ではゲート電極１０４として、図２に示した配線と同様の構造としたが、これに限定されない。例えば、ゲート電極１０４として、図１に示した配線と同様の構造を適用しても構わない。
従って、ゲート電極１０４の説明は実施の形態１における、図１および図２の説明を参照すればよい。
ゲート電極１０４は、導電膜１０４ｂが銅を含む導電膜であるため、低抵抗である。また、導電膜１０４ｂのテーパー角を１５°以上４５°以下とすることができるため、ゲート電極１０４上の層（例えばゲート絶縁膜１１２など）における形状不良の発生を抑制することができる。
なお、本実施の形態ではチャネル領域を有する半導体膜として酸化物半導体膜１０６を用いるが、これに限定されない。酸化物半導体膜１０６に代えて、他の半導体膜を適用しても構わない。
酸化物半導体膜１０６は、例えば、Ｉｎ−Ｍ−Ｚｎ−Ｏ化合物を用いればよい。ここで、金属元素Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。または、Ｉｎ−Ｍ−Ｚｎ−Ｏ化合物から酸素が脱離することを抑制する機能を有する元素である。金属元素Ｍの作用によって、酸化物半導体膜１０６中の酸素欠損の生成が抑制される。なお、酸化物半導体膜の酸素欠損はキャリアを生成することがある。そのため、金属元素Ｍの作用によって、酸化物半導体膜１０６中のキャリア密度が増大し、オフ電流が増大することを抑制できる。また、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。
金属元素Ｍは、具体的にはＡｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種または二種以上選択すればよい。また、金属元素Ｍの代わりにＳｉまたはＧｅを用いても構わない。
また、酸化物半導体膜１０６は、水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とする。これは、酸化物半導体膜１０６に含まれる水素が、意図しないキャリアを生成することがあるためである。生成されたキャリアは、トランジスタのオフ電流を増大させ、かつトランジスタの電気特性を変動させる要因となる。従って、酸化物半導体膜１０６の水素濃度を上述の範囲とすることで、トランジスタのオフ電流の増大を抑制し、かつトランジスタの電気特性の変動を抑制することができる。
以下では、酸化物半導体膜１０６に用いることのできる酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
以上に示した酸化物半導体膜１０６は、シリコン膜と比べて１〜２ｅＶ程度バンドギャップが大きい。そのため、酸化物半導体膜１０６を用いたトランジスタは、衝突イオン化が起こりにくく、アバランシェブレークダウンが起こりにくい。即ち、当該トランジスタは、ホットキャリア劣化が起こりにくいといえる。
また、酸化物半導体膜１０６はキャリアの生成が少ないため、酸化物半導体膜１０６の厚さが厚い場合（例えば、１５ｎｍ以上１００ｎｍ未満）でも、ゲート電極１０４の電界によってチャネル領域を完全空乏化させることができる。従って、酸化物半導体膜１０６を用いたトランジスタは、パンチスルー現象によるオフ電流の増大およびしきい値電圧の変動が起こらない。
酸化物半導体膜中の酸素欠損は、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）によって評価できる。即ち、酸素欠損の少ない酸化物半導体膜は、ＥＳＲによって、酸素欠損に起因する信号を有さない酸化物半導体膜と言い換えることができる。具体的には、酸化物半導体膜１０６は、酸素欠損に起因するスピン密度が、５×１０１６ｓｐｉｎｓ／ｃｍ３未満の酸化物半導体膜である。なお、酸化物半導体膜が酸素欠損を有すると、ＥＳＲにてｇ値が１．９３近傍に対称性を有する信号が現れる。
酸化物半導体膜１０６のドナー（水素、酸素欠損など）濃度を極めて小さくすることにより、酸化物半導体膜１０６を用いたトランジスタは、オフ電流の極めて小さいトランジスタとすることができる。具体的には、チャネル長が３μｍ、チャネル幅が１μｍのときのトランジスタのオフ電流を、１×１０−２１Ａ以下、または１×１０−２５Ａ以下とすることができる。
基板１００に大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
また、基板１００として、第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板１００の縮みによって、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板１００として用いる場合、加熱処理による縮みの小さいものを用いることが好ましい。例えば、基板１００として、４００℃、好ましくは４５０℃、さらに好ましくは５００℃の温度で１時間加熱処理を行った後の縮み量が１０ｐｐｍ以下、好ましくは５ｐｐｍ以下、さらに好ましくは３ｐｐｍ以下となる大型ガラス基板を用いればよい。
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
下地絶縁膜１０２は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁膜を、単層で、または積層で用いる。好ましくは、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜および窒化シリコン膜を一種以上含む絶縁膜を、単層で、または積層で用いればよい。
ソース電極１１６ａおよびドレイン電極１１６ｂは、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタルおよびタングステンを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。なお、ソース電極１１６ａとドレイン電極１１６ｂは同一組成であってもよいし、異なる組成であってもよい。
なお、ソース電極１１６ａおよびドレイン電極１１６ｂは、図１および図２に示した配線と同様の構造であってもよい。
ゲート絶縁膜１１２は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁膜を、単層で、または積層で用いる。好ましくは、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜および窒化シリコン膜を一種以上含む絶縁膜を、単層で、または積層で用いればよい。
保護絶縁膜１１８は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁膜を、単層で、または積層で用いる。好ましくは、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜および窒化シリコン膜を一種以上含む絶縁膜を、単層で、または積層で用いればよい。
ゲート絶縁膜１１２および保護絶縁膜１１８の少なくとも一方は、過剰酸素を含む絶縁膜であると好ましい。
ゲート絶縁膜１１２および保護絶縁膜１１８の少なくとも一方が過剰酸素を含む絶縁膜である場合、酸化物半導体膜１０６の酸素欠損を低減することができる。
過剰酸素を含む絶縁膜は、加熱処理などによって酸素を放出することができる絶縁膜である。言い換えると、過剰酸素を含む絶縁膜は、加熱処理によって酸素を放出する機能を有する絶縁膜である。
ここで、加熱処理によって酸素を放出するとは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて放出される酸素が酸素原子に換算して１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、数式（１）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（１）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
または、加熱処理によって酸素を放出するとは、過酸化ラジカルを含むことをいう。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含むとは、ＥＳＲにて、ｇ値が２．０１近傍に非対称の信号を有することをいう。
または、過剰酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。
図３に示すトランジスタは、ゲート電極１０４として実施の形態１で示した低抵抗、かつ形状の制御された配線と同様の構造としている。そのため、ゲート電極１０４と同一層で配線を形成すれば、トランジスタと接続する配線の抵抗を低減することができる。また、ゲート電極１０４上の層の形状不良を抑制できる。
なお、ゲート電極１０４において、導電膜１０４ｃがゲート絶縁膜１１２と接することになる。導電膜１０４ｂは、銅を含む導電膜であるため、仕事関数がそれほど高くないが、導電膜１０４ｃがタングステン、ニッケル、モリブデン、ルテニウム、イリジウム、銀、パラジウム、白金および金を含む導電膜である場合、仕事関数を４．７ｅＶ以上とすることができる。仕事関数が４．７ｅＶ以上とすることができるため、ゲート電極１０４を用いたｎチャネル型のトランジスタは、しきい値電圧がプラスになりやすく、ノーマリーオフの電気特性が得られやすくなる。
次に、図３に示すトランジスタの作製方法について、図４を用いて説明する。理解しやすいように、図４では、図３（Ｂ）に対応する断面図のみを示す。
まず、基板１００上に下地絶縁膜１０２を成膜する。下地絶縁膜１０２は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用い、下地絶縁膜１０２として示した絶縁膜から選択して成膜すればよい。
次に、導電膜１０４ａ、導電膜１０４ｂおよび導電膜１０４ｃを有するゲート電極１０４を形成する（図４（Ａ）参照。）。ゲート電極１０４の形成方法は、図２を参照する。
次に、ゲート絶縁膜１１２を成膜する。ゲート絶縁膜１１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用い、ゲート絶縁膜１１２として示した絶縁膜から選択して成膜すればよい。
好ましくは、ゲート絶縁膜１１２は、窒化シリコン膜または窒化酸化シリコン膜と、酸化シリコン膜または酸化窒化シリコン膜と、の積層構造とする。窒化シリコン膜および窒化酸化シリコン膜は銅の拡散係数が小さいため、銅が酸化物半導体膜１０６に到達することを抑制できる。また、窒化シリコン膜および窒化酸化シリコン膜は、酸化シリコン膜および酸化窒化シリコン膜と比べて比誘電率が高いため、等価酸化膜厚に対して、物理的膜厚を厚くすることができる。そのため、異物（ゴミなど）によるショートを防止することや、段差被覆性の低下を抑制することができて好ましい。また、酸化シリコン膜および酸化窒化シリコン膜は、酸化物半導体膜１０６と接する側に設けると好ましい。こうすることで、酸化物半導体膜１０６と、酸化シリコン膜または酸化窒化シリコン膜と、が接することで酸化物半導体膜１０６中へ窒素が到達することを防止できる。酸化物半導体膜１０６中で窒素はドナーとなることがあるため、酸化シリコン膜および酸化窒化シリコン膜を酸化物半導体膜１０６と接する側に設けることで、トランジスタの電気特性の不安定化を防止することができる。
次に、酸化物半導体膜１０６となる酸化物半導体膜を成膜する。酸化物半導体膜１０６となる酸化物半導体膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用い、酸化物半導体膜１０６として示した酸化物半導体膜から選択して成膜すればよい。
次に、酸化物半導体膜１０６となる酸化物半導体膜を加工し、酸化物半導体膜１０６を形成する（図４（Ｂ）参照。）。
次に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気、または減圧状態で行う。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体膜１０６の結晶性を高め、さらにゲート絶縁膜１１２または／および酸化物半導体膜１０６から水素や水などの不純物を除去することができる。
次に、ソース電極１１６ａおよびドレイン電極１１６ｂとなる導電膜を成膜する。ソース電極１１６ａおよびドレイン電極１１６ｂとなる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用い、ソース電極１１６ａおよびドレイン電極１１６ｂとして示した導電膜から選択して成膜すればよい。
次に、ソース電極１１６ａおよびドレイン電極１１６ｂとなる導電膜を加工し、ソース電極１１６ａおよびドレイン電極１１６ｂを形成する（図４（Ｃ）参照。）。
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理を参照する。
次に、保護絶縁膜１１８を成膜する。保護絶縁膜１１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用い、保護絶縁膜１１８として示した絶縁膜から選択して成膜すればよい。
保護絶縁膜１１８は、好ましくは異なる二種以上の絶縁膜の積層構造とする。例えば、保護絶縁膜１１８を、第１の絶縁膜と、第１の絶縁膜上の第２の絶縁膜と、を有する積層構造とする場合について以下に説明する。第１の絶縁膜は、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を３００℃以上４００℃以下、さらに好ましくは３２０℃以上３７０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を成膜する。
第１の絶縁膜の成膜条件において、基板温度を上記温度とすることで、シリコン及び酸素の結合力が強くなる。この結果、第１の絶縁膜として、緻密であり、硬い絶縁膜、代表的には、２５℃において０．５重量％のフッ化水素酸に対するエッチング速度が１０ｎｍ／分以下、または８ｎｍ／分以下である酸化シリコン膜または酸化窒化シリコン膜を成膜することができる。なお、第１の絶縁膜下は酸化物半導体膜１０６であるため、酸化物半導体膜１０６へのダメージを少なくするために、圧力を高くすることが好ましい。
ここでは、第１の絶縁膜として、流量２０ｓｃｃｍのシラン及び流量３０００ｓｃｃｍの亜酸化窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨｚの高周波電源を用いて０．０１６Ｗ／ｃｍ２の高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、１０ｎｍの厚さの酸化窒化シリコン膜を成膜する。当該条件により、緻密で硬い酸化窒化シリコン膜を成膜することができる。
第２の絶縁膜は、ＣＶＤ法またはスパッタリング法により成膜する。
なお、第２の絶縁膜として、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２５０℃以下、さらに好ましくは１８０℃以上２３０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、または１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２６Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を成膜してもよい。
第２の絶縁膜の成膜条件として、上記圧力の処理室において上記電力密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、第２の絶縁膜は過剰酸素を有する絶縁膜となる。しかしながら、基板温度が、上記温度であると、シリコンと酸素の結合力が弱いため、加熱により酸素の一部が脱離する。この結果、過剰酸素を有し、加熱により酸素を放出する絶縁膜とすることができる。
ここでは、第２の絶縁膜として、流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの亜酸化窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、２７．１２ＭＨｚの高周波電源を用いて０．２５Ｗ／ｃｍ２の高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、厚さ４００ｎｍの酸化窒化シリコン膜を形成する。
次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理を参照する。
以上のようにして、図３に示すトランジスタを作製すればよい。当該トランジスタは、ゲート電極１０４を構成する導電膜１０４ｂが１５°以上４５°以下のテーパー角を有するため、ゲート電極１０４上の層（ゲート絶縁膜１１２など）の形状不良の発生を抑制できる。
本実施の形態は、適宜他の実施の形態または他の実施例と組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、先の実施の形態で示したトランジスタを適用した表示装置について説明する。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も表示素子として適用することができる。本実施の形態では、表示装置の一例としてＥＬ素子を用いた表示装置および液晶素子を用いた表示装置について説明する。
なお、本実施の形態における表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
また、本実施の形態における表示装置は画像表示デバイス、表示デバイス、または光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板が設けられたモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
図５（Ａ）は、ＥＬ素子を用いた表示装置の回路図の一例である。
図５（Ａ）に示す表示装置は、スイッチ素子７４３と、トランジスタ７４１と、キャパシタ７４２と、発光素子７１９と、を有する。
トランジスタ７４１のゲートはスイッチ素子７４３の一端およびキャパシタ７４２の一端と電気的に接続される。トランジスタ７４１のソースは発光素子７１９の一端と電気的に接続される。トランジスタ７４１のドレインはキャパシタ７４２の他端と電気的に接続され、電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他端は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。なお、信号線７４４などの配線として、図１または図２に示した配線を用いることができる。当該配線は抵抗が低減されているため、配線遅延を抑制でき、表示品位の高い表示装置とすることができる。
なお、トランジスタ７４１は、図３に示したトランジスタを用いる。従って、トランジスタ７４１は図３の説明を参照する。当該トランジスタは形状不良が抑制されているため、表示装置の歩留まりを高めることができる。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高い表示装置とすることができる。また、スイッチ素子７４３として、図３に示したトランジスタを用いてもよい。スイッチ素子７４３として当該トランジスタを用いることで、トランジスタ７４１と同一工程によってスイッチ素子７４３を作製することができ、表示装置の生産性を高めることができる。
図５（Ｂ）に、トランジスタ７４１、キャパシタ７４２および発光素子７１９を含めた画素の断面の一部を示す。
なお、図５（Ｂ）は、トランジスタ７４１とキャパシタ７４２とが、同一平面に設けられた例を示す。このような構造とすることで、キャパシタ７４２をトランジスタ７４１のゲート電極、ゲート絶縁膜およびソース電極（ドレイン電極）と同一工程を経て作製することができる。このように、トランジスタ７４１とキャパシタ７４２とを同一平面に設けることにより、表示装置の作製工程を短縮化し、生産性を高めることができる。
トランジスタ７４１およびキャパシタ７４２上には、絶縁膜７２０が設けられる。
ここで、絶縁膜７２０および保護絶縁膜１１８には、トランジスタ７４１のソース電極１１６ａに達する開口部が設けられる。
絶縁膜７２０上には、電極７８１が設けられる。電極７８１は、絶縁膜７２０および保護絶縁膜１１８に設けられた開口部を介してトランジスタ７４１のソース電極１１６ａと接する。
電極７８１上には、電極７８１に達する開口部を有する隔壁７８４が設けられる。
隔壁７８４上には、隔壁７８４に設けられた開口部で電極７８１と接する発光層７８２が設けられる。
発光層７８２上には、電極７８３が設けられる。
電極７８１、発光層７８２および電極７８３の重畳する領域が、発光素子７１９となる。
なお、絶縁膜７２０は、保護絶縁膜１１８を参照する。または、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
発光層７８２は、一層に限定されず、複数種の発光層などを積層して設けてもよい。例えば、図５（Ｃ）に示すような構造とすればよい。図５（Ｃ）は、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂ、中間層７８５ｃ、発光層７８６ｃおよび中間層７８５ｄの順番で積層した構造である。このとき、発光層７８６ａ、発光層７８６ｂおよび発光層７８６ｃに適切な発光色の発光層を用いると演色性の高い、または発光効率の高い、発光素子７１９を形成することができる。
発光層を複数種積層して設けることで、白色光を得てもよい。図５（Ｂ）には示さないが、白色光を着色層を介して取り出す構造としても構わない。
ここでは発光層を３層および中間層を４層設けた構造を示しているが、これに限定されるものではなく、適宜発光層の数および中間層の数を変更することができる。例えば、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂおよび中間層７８５ｃのみで構成することもできる。また、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂ、発光層７８６ｃおよび中間層７８５ｄで構成し、中間層７８５ｃを省いた構造としても構わない。
また、中間層は、正孔注入層、正孔輸送層、電子輸送層および電子注入層などを積層構造で用いることができる。なお、中間層は、これらの層を全て備えなくてもよい。これらの層は適宜選択して設ければよい。なお、同様の機能を有する層を重複して設けてもよい。また、中間層としてキャリア発生層のほか、電子リレー層などを適宜加えてもよい。
電極７８１は、可視光透過性を有する導電膜を用いればよい。可視光透過性を有するとは、可視光領域（例えば４００ｎｍ〜８００ｎｍの波長範囲）における平均の透過率が７０％以上、特に８０％以上であることをいう。
電極７８１としては、例えば、Ｉｎ−Ｚｎ−Ｗ−Ｏ化合物膜、Ｉｎ−Ｓｎ−Ｏ化合物膜、Ｉｎ−Ｚｎ−Ｏ化合物膜、Ｉｎ−Ｏ化合物膜、Ｚｎ−Ｏ化合物膜およびＳｎ−Ｏ化合物膜などの化合物膜を用いればよい。また、前述の化合物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量添加されてもよい。また、光を透過する程度の金属薄膜（好ましくは、５ｎｍ〜３０ｎｍ程度）を用いることもできる。例えば５ｎｍの膜厚を有するＡｇ膜、Ｍｇ膜またはＡｇ−Ｍｇ合金膜を用いてもよい。
または、電極７８１は、可視光を効率よく反射する膜が好ましい。電極７８１は、例えば、リチウム、アルミニウム、チタン、マグネシウム、ランタン、銀、シリコンまたはニッケルを含む膜を用いればよい。
電極７８３は、電極７８１として示した膜から選択して用いることができる。ただし、電極７８１が可視光透過性を有する場合は、電極７８３が可視光を効率よく反射すると好ましい。また、電極７８１が可視光を効率よく反射する場合は、電極７８３が可視光透過性を有すると好ましい。
なお、電極７８１および電極７８３を図５（Ｂ）に示す構造で設けているが、電極７８１と電極７８３を入れ替えても構わない。アノードとして機能する電極には、仕事関数の大きい導電膜を用いることが好ましく、カソードとして機能する電極には仕事関数の小さい導電膜を用いることが好ましい。ただし、アノードと接してキャリア発生層を設ける場合には、仕事関数を考慮せずに様々な導電膜を陽極に用いることができる。
隔壁７８４は、保護絶縁膜１１８を参照する。または、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
発光素子７１９と接続する配線は、抵抗の低減された配線である。そのため、配線遅延が抑制され、表示品位の高い表示装置とすることができる。また、トランジスタ７４１は形状不良が抑制されているため、表示装置の歩留まりを高めることができる。
次に、液晶素子を用いた表示装置について説明する。
図６（Ａ）は、液晶素子を用いた表示装置の画素の構成例を示す回路図である。図６（Ａ）に示す画素７５０は、トランジスタ７５１と、キャパシタ７５２と、一対の電極間に液晶の充填された素子（以下液晶素子ともいう）７５３とを有する。
トランジスタ７５１では、ソースおよびドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。なお、信号線７５５および走査線７５４などの配線として、図１または図２に示した配線を用いることができる。当該配線は抵抗が低減されているため、配線遅延を抑制でき、表示品位の高い表示装置とすることができる。
キャパシタ７５２では、一方の電極がトランジスタ７５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７５３では、一方の電極がトランジスタ７５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述のキャパシタ７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
図６（Ｂ）に、画素７５０の断面の一部を示す。
図６（Ｂ）には、トランジスタ７５１とキャパシタ７５２とが、同一平面に設けられた例を示す。このような構造とすることで、キャパシタ７５２をトランジスタ７５１のゲート電極、ゲート絶縁膜およびソース電極（ドレイン電極）と同一工程を経て作製することができる。このように、トランジスタ７５１とキャパシタ７５２とを同一平面に設けることにより、表示装置の作製工程を短縮化し、生産性を高めることができる。
トランジスタ７５１としては、図３に示したトランジスタを適用することができる。そのため、トランジスタ７５１は図３の説明を参照する。トランジスタ７５１は形状不良が抑制されているため、表示装置の歩留まりを高めることができる。
なお、トランジスタ７５１は極めてオフ電流の小さいトランジスタとすることができる。従って、キャパシタ７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電圧が不要となり、消費電力の小さい表示装置とすることができる。
トランジスタ７５１およびキャパシタ７５２上には、絶縁膜７２１が設けられる。
ここで、絶縁膜７２１および保護絶縁膜１１８には、トランジスタ７５１のドレイン電極１１６ｂに達する開口部が設けられる。
絶縁膜７２１上には、電極７９１が設けられる。電極７９１は、絶縁膜７２１および保護絶縁膜１１８に設けられた開口部を介してトランジスタ７５１のドレイン電極１１６ｂと接する。
電極７９１上には、配向膜として機能する絶縁膜７９２が設けられる。
絶縁膜７９２上には、液晶層７９３が設けられる。
液晶層７９３上には、配向膜として機能する絶縁膜７９４が設けられる。
絶縁膜７９４上には、スペーサ７９５が設けられる。
スペーサ７９５および絶縁膜７９４上には、電極７９６が設けられる。
電極７９６上には、基板７９７が設けられる。
なお、絶縁膜７２１は、保護絶縁膜１１８を参照する。または、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
液晶層７９３は、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶などを用いればよい。これらの液晶は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相などを示す。
なお、液晶層７９３として、ブルー相を示す液晶を用いてもよい。その場合、配向膜として機能する絶縁膜７９２および絶縁膜７９４を設けない構成とすればよい。
電極７９１は、可視光透過性を有する導電膜を用いればよい。
電極７９１としては、例えば、Ｉｎ−Ｚｎ−Ｗ−Ｏ化合物膜、Ｉｎ−Ｓｎ−Ｏ化合物膜、Ｉｎ−Ｚｎ−Ｏ化合物膜、Ｉｎ−Ｏ化合物膜、Ｚｎ−Ｏ化合物膜およびＳｎ−Ｏ化合物膜などの化合物膜を用いればよい。また、前述の化合物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量添加されてもよい。また、光を透過する程度の金属薄膜（好ましくは、５ｎｍ〜３０ｎｍ程度）を用いることもできる。
または、電極７９１は、可視光を効率よく反射する膜が好ましい。電極７９１は、例えば、アルミニウム、チタン、クロム、銅、モリブデン、銀、タンタルまたはタングステンを含む膜を用いればよい。
電極７９６は、電極７９１として示した膜から選択して用いることができる。ただし、電極７９１が可視光透過性を有する場合は、電極７９６が可視光を効率よく反射すると好ましい。また、電極７９１が可視光を効率よく反射する場合は、電極７９６が可視光透過性を有すると好ましい。
なお、電極７９１および電極７９６を図６（Ｂ）に示す構造で設けているが、電極７９１と電極７９６を入れ替えても構わない。
絶縁膜７９２および絶縁膜７９４は、有機化合物または無機化合物から選択して用いればよい。
スペーサ７９５は、有機化合物または無機化合物から選択して用いればよい。なお、スペーサ７９５の形状は、柱状、球状など様々にとることができる。
電極７９１、絶縁膜７９２、液晶層７９３、絶縁膜７９４および電極７９６の重畳する領域が、液晶素子７５３となる。
基板７９７は、ガラス、樹脂または金属などを用いればよい。基板７９７は可とう性を有してもよい。
液晶素子７５３と接続する配線は、抵抗の低減された配線である。そのため、配線遅延が抑制され、表示品位の高い表示装置とすることができる。また、トランジスタ７５１は形状不良が抑制されているため、表示装置の歩留まりを高めることができる。また、トランジスタ７５１はオフ電流を極めて小さくできるため、消費電力の小さい表示装置を提供することができる。
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、先の実施の形態で示した半導体装置を適用した電子機器の例について説明する。
図７（Ａ）は携帯型情報端末である。図７（Ａ）に示す携帯型情報端末は、筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一態様は表示部９３０３に適用することができる。
図７（Ｂ）は、ディスプレイである。図７（Ｂ）に示すディスプレイは、筐体９３１０と、表示部９３１１と、を具備する。本発明の一態様は表示部９３１１に適用することができる。
図７（Ｃ）は、デジタルスチルカメラである。図７（Ｃ）に示すデジタルスチルカメラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本本発明の一態様は表示部９３２３に適用することができる。
図７（Ｄ）は２つ折り可能な携帯情報端末である。図７（Ｄ）に示す２つ折り可能な携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３、操作スイッチ９６３８、を有する。本発明の一態様は表示部９６３１ａおよび表示部９６３１ｂに適用することができる。
なお、表示部９６３１ａまたは／および表示部９６３１ｂは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。
本発明の一態様を用いることで、表示品位の高い表示装置を有する電子機器を提供することができる。
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
本実施例では、銅膜を有する積層構造を加工して得られた試料の形状を、ＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による断面観察像およびＳＩＭ（Ｓｃａｎｎｉｎｇ Ｉｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による平面観察像にて評価した。
なお、ＳＴＥＭは、株式会社日立ハイテクノロジーズ製「日立超薄膜評価装置ＨＤ−２３００」を用いた。また、ＳＩＭは、セイコーインスツル株式会社製「ＳＭＩ３２００」を用いた。
まずは、比較試料１について説明する。比較試料１であるトランジスタの断面模式図を図８（Ａ）に示す。
図８（Ａ）に示す比較試料１は、ガラス基板２００と、ガラス基板２００上のゲート電極２０４と、ガラス基板２００およびゲート電極２０４上のゲート絶縁膜２１２と、ゲート絶縁膜２１２を介してゲート電極２０４上の酸化物半導体膜２０６と、ゲート絶縁膜２１２および酸化物半導体膜２０６上のソース電極２１６ａおよびドレイン電極２１６ｂと、酸化物半導体膜２０６、ソース電極２１６ａおよびドレイン電極２１６ｂ上の保護絶縁膜２１８と、を有するトランジスタである。
図８（Ａ）に示すトランジスタにおいて、ゲート電極２０４は、３０ｎｍの厚さの窒化タンタル膜と、当該窒化タンタル膜上の２００ｎｍの厚さの銅膜からなる。
また、ゲート絶縁膜２１２は、３２５ｎｍの厚さの窒化シリコン膜と、当該窒化シリコン膜上の５０ｎｍの厚さの酸化窒化シリコン膜からなる。
また、酸化物半導体膜２０６は、３５ｎｍの厚さのＩｎ−Ｇａ−Ｚｎ−Ｏ化合物膜である。
また、ソース電極２１６ａおよびドレイン電極２１６ｂは、５０ｎｍの厚さのタングステン膜と、当該タングステン膜上の４００ｎｍの厚さのアルミニウム膜と、当該アルミニウム膜上の１００ｎｍの厚さのチタン膜からなる。
ここで、比較試料１の領域２５０におけるＳＴＥＭによる断面観察像を図８（Ｂ）に示す。なお、図８（Ｂ）は、１５０，０００倍の位相コントラスト像（透過電子像（Ｔｒａｎｓｍｉｔｔｅｄ Ｅｌｅｃｔｒｏｎ：ＴＥ像）ともいう。）である。
図８（Ｂ）に示すＴＥ像より、比較試料１では、領域２５２にゲート電極２０４の形状に起因した鬆が確認された。領域２５２に生じた鬆により、酸化物半導体膜２０６およびドレイン電極２１６ｂの形状不良も危惧される。
次に、比較試料２乃至比較試料４について説明する。比較試料２乃至比較試料４はいずれも図９（Ａ）に示す構造の断面模式図から銅膜３０４をエッチングし、配線を形成した試料である。
図９（Ａ）に示す構造は、ガラス基板３００と、ガラス基板３００上の導電膜３０６と、導電膜３０６上の銅膜３０４と、銅膜３０４上のレジストマスク３０８と、を有する。
なお、銅膜３０４の厚さは２００ｎｍである。
ここで、比較試料２となる試料は、導電膜３０６として、３５ｎｍの厚さのチタン膜を用いた試料である。また、比較試料３となる試料は、導電膜３０６として、３０ｎｍの厚さの窒化タンタル膜を用いた試料である。また、比較試料４となる試料は、導電膜３０６として、３０ｎｍのタングステン膜を用いた試料である。
比較試料２となる試料、比較試料３となる試料および比較試料４となる試料に対し、過酸化水素水およびカルボン酸を含有する水溶液（薬液Ａ）を用い、３０℃にて６０秒処理した試料が比較試料２乃至比較試料４である。
ここで、比較試料２、比較試料３および比較試料４のＳＴＥＭによる断面観察像を図９（Ｂ）、図９（Ｃ）および図９（Ｄ）にそれぞれに示す。なお、図９（Ｂ）、図９（Ｃ）および図９（Ｄ）は、５０，０００倍のＴＥ像である。なお、ＳＴＥＭによる断面観察像を得やすくするために、各試料は観察前に白金膜３２０で被覆している。
比較試料２は、銅膜３０４のテーパー角が６５°であった。また、比較試料３は、銅膜３０４のテーパー角が７８°であった。また、比較試料４は、銅膜３０４のテーパー角が１４５°であった。
比較試料４は、いわゆる逆テーパー形状（テーパー角が９０°より大きい形状）となった。銅膜３０４は、タングステン膜である導電膜３０６と接する側のエッチング速度が高いために図９（Ｄ）で示す形状が得られたと推察される。比較試料２乃至比較試料４の断面観察像より、銅膜３０４は、銅膜３０４下の導電膜３０６に用いる導電膜種によって、形状を制御できることが示唆された。
次に、試料１について説明する。試料１は図１０（Ａ）に示す構造の断面模式図から銅膜４０４をエッチングし、配線を形成した試料である。
図１０（Ａ）に示す構造は、ガラス基板４００と、ガラス基板４００上の窒化タンタル膜４０２と、窒化タンタル膜４０２上の銅膜４０４と、銅膜４０４上のタングステン膜４０６と、タングステン膜４０６上のレジストマスク４０８と、を有する。
なお、窒化タンタル膜４０２の厚さは３０ｎｍ、銅膜４０４の厚さは２００ｎｍ、タングステン膜４０６の厚さは５ｎｍである。
試料１の作製方法について説明する。まずは、図１０（Ａ）に示す構造に対し、レジストマスク４０８をマスクとしてタングステン膜４０６をエッチングした。エッチングはドライエッチング法を用いた。次に、過酸化水素水およびカルボン酸を含有する水溶液（薬液Ａ）を用い、３０℃にて６０秒処理した試料が試料１である。
ここで、試料１のＳＴＥＭによる断面観察像を図１０（Ｂ）および図１０（Ｃ）に示す。図１０（Ｂ）はガラス基板４００の端部の周辺、図１０（Ｃ）はガラス基板４００の中央部の周辺である。なお、図１０（Ｂ）および図１０（Ｃ）は、１００，０００倍のＴＥ像である。なお、ＳＴＥＭによる断面観察像を得やすくするために、試料１は観察前に白金膜４２０で被覆している。
試料１は、図１０（Ｂ）において銅膜４０４のテーパー角が２８°、図１０（Ｃ）において銅膜４０４のテーパー角が２８°であった。試料１は銅膜４０４を低テーパー角とすることができた。また、ガラス基板４００の基板面内における形状の均一性が高いことがわかった。なお、ガラス基板４００は６００ｍｍ×７２０ｍｍ角である。
試料１においても、銅膜４０４は、タングステン膜４０６と接する側のエッチング速度が高いために図１０（Ｂ）および図１０（Ｃ）で示す形状が得られたと推察される。
次に、試料１において、レジストマスク４０８をマスクとして窒化タンタル膜４０２をエッチングした。次に、レジストマスクを除去した。次に、２流体洗浄およびメガソニック洗浄を行い、銅膜４０４と接しない領域のタングステン膜４０６を除去した。
次に、５０ｎｍの厚さの窒化シリコン膜と、当該窒化シリコン膜上の２００ｎｍの厚さの酸化窒化シリコン膜を成膜し、試料２を作製した。
図１１（Ａ）に示す構造は試料２の断面模式図である。試料２のＳＴＥＭによる断面観察像を図１１（Ｂ）および図１１（Ｃ）に示す。なお、図１１（Ｂ）はガラス基板４００の端部の周辺、図１１（Ｃ）はガラス基板４００の中央部の周辺である。なお、図１１（Ｂ）および図１１（Ｃ）は、１００，０００倍のＴＥ像である。なお、ＳＴＥＭによる断面観察像を得やすくするために、試料２は観察前に白金膜４２１で被覆している。
なお、試料２は、図１１（Ｂ）において銅膜４０４のテーパー角が２７°、図１１（Ｃ）において銅膜４０４のテーパー角が３０°であった。
試料２では、５０ｎｍの厚さの窒化シリコン膜４１０と、当該窒化シリコン膜上の２００ｎｍの厚さの酸化窒化シリコン膜４１２が被覆性高く形成されていることがわかった。
試料２において、ガラス基板４００の面内３６点のＳＩＭによる平面観察像を図１２に示す。図１２（Ａ）は、ＳＩＭによる平面観察像の観察点を「Ｘ」で示す。また、図１２（Ｂ）は、図１２（Ａ）の観察点に対応したＳＩＭによる平面観察像である。
図１２（Ｂ）に示すように、試料２はガラス基板４００の全面において、均一性高く加工できていることがわかった。
次に、試料１と同様の構造を有し、タングステン膜４０６に代えて、導電膜５０６を有する構造である試料３乃至試料５について説明する。
図１３（Ａ）に示す構造は、ガラス基板５００と、ガラス基板５００上の窒化タンタル膜５０２と、窒化タンタル膜５０２上の銅膜５０４と、銅膜５０４上の導電膜５０６と、導電膜５０６上のレジストマスク５０８と、を有する。
なお、窒化タンタル膜５０２の厚さは３０ｎｍ、銅膜５０４の厚さは２００ｎｍである。
ここで、試料３となる試料は、導電膜５０６として、３０ｎｍの厚さのモリブデン膜を用いた試料である。また、試料４および試料５となる試料は、導電膜５０６として、３０ｎｍの厚さの窒化モリブデン膜を用いた試料である。
試料３となる試料および試料４となる試料に対し、過酸化水素水およびカルボン酸を含有する水溶液（薬液Ａ）を用い、３０℃にて６０秒処理した試料が試料３および試料４である。
また、試料５となる試料に対し、レジストマスク５０８をマスクとして窒化モリブデン膜である導電膜５０６をエッチングした。エッチングはドライエッチング法を用いた。次に、過酸化水素水およびカルボン酸を含有する水溶液（薬液Ａ）を用い、３０℃にて６０秒処理した試料が試料５である。
ここで、試料３、試料４および試料５のＳＴＥＭによる断面観察像を図１３（Ｂ）、図１３（Ｃ）および図１３（Ｄ）にそれぞれに示す。なお、図１３（Ｂ）、図１３（Ｃ）および図１３（Ｄ）は、５０，０００倍のＴＥ像である。なお、ＳＴＥＭによる断面観察像を得やすくするために、各試料は観察前に白金膜５２０で被覆している。
試料３は、銅膜５０４のテーパー角が２６°であった。また、試料４は、銅膜５０４のテーパー角が１８°であった。また、試料５は、銅膜５０４のテーパー角が２２°であった。
試料３乃至試料５においても、銅膜５０４は、導電膜５０６と接する側のエッチング速度が高いために図１３（Ｂ）乃至図１３（Ｄ）で示す形状が得られたと推察される。
本実施例より、銅膜と接する導電膜を選択することで銅膜の形状を制御できることがわかる。また、銅膜の形状を制御することにより、銅膜上の層の形状不良を抑制できることがわかる。
５０ 基板
５４ 導電膜
５４ａ 導電膜
５６ 導電膜
５６ａ 導電膜
５６ｂ 導電膜
５８ レジストマスク
６０ 基板
６２ 導電膜
６２ａ 導電膜
６４ 導電膜
６４ａ 導電膜
６６ 導電膜
６６ａ 導電膜
６６ｂ 導電膜
６８ レジストマスク
１００ 基板
１０２ 下地絶縁膜
１０４ ゲート電極
１０４ａ 導電膜
１０４ｂ 導電膜
１０４ｃ 導電膜
１０６ 酸化物半導体膜
１１２ ゲート絶縁膜
１１６ａ ソース電極
１１６ｂ ドレイン電極
１１８ 保護絶縁膜
２００ ガラス基板
２０４ ゲート電極
２０６ 酸化物半導体膜
２１２ ゲート絶縁膜
２１６ａ ソース電極
２１６ｂ ドレイン電極
２１８ 保護絶縁膜
２５０ 領域
２５２ 領域
３００ ガラス基板
３０４ 銅膜
３０６ 導電膜
３０８ レジストマスク
３２０ 白金膜
４００ ガラス基板
４０２ 窒化タンタル膜
４０４ 銅膜
４０６ タングステン膜
４０８ レジストマスク
４１０ 窒化シリコン膜
４１２ 酸化窒化シリコン膜
４２０ 白金膜
４２１ 白金膜
５００ ガラス基板
５０２ 窒化タンタル膜
５０４ 銅膜
５０６ 導電膜
５０８ レジストマスク
５２０ 白金膜
７１９ 発光素子
７２０ 絶縁膜
７２１ 絶縁膜
７４１ トランジスタ
７４２ キャパシタ
７４３ スイッチ素子
７４４ 信号線
７５０ 画素
７５１ トランジスタ
７５２ キャパシタ
７５３ 液晶素子
７５４ 走査線
７５５ 信号線
７８１ 電極
７８２ 発光層
７８３ 電極
７８４ 隔壁
７８５ａ 中間層
７８５ｂ 中間層
７８５ｃ 中間層
７８５ｄ 中間層
７８６ａ 発光層
７８６ｂ 発光層
７８６ｃ 発光層
７９１ 電極
７９２ 絶縁膜
７９３ 液晶層
７９４ 絶縁膜
７９５ スペーサ
７９６ 電極
７９７ 基板
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３３ 留め具
９６３８ 操作スイッチ

Claims (10)

  1. 銅を含む第１の導電膜と、前記第１の導電膜上の第２の導電膜と、を有する積層膜において、
    前記第２の導電膜は、タングステン、コバルト、ニッケル、スズおよびモリブデンのいずれか一種以上を含む導電膜であり、
    前記第２の導電膜上にレジストマスクを形成し、
    前記レジストマスクをマスクとして前記第２の導電膜の一部を除去し、
    前記レジストマスクおよび一部が除去された前記第２の導電膜をマスクとして前記第１の導電膜の一部を除去することで、１５°以上４５°以下のテーパー角を有する前記第１の導電膜を形成した後、前記レジストマスクを除去し、
    前記レジストマスクを除去した後、一部が除去された前記第２の導電膜の前記第１の導電膜と接しない領域を除去することを特徴とする配線の形成方法。
  2. 請求項１において、
    前記第１の導電膜は、前記第２の導電膜と接する領域のエッチング速度が高いことを特徴とする配線の形成方法。
  3. 請求項１または請求項２において、
    前記第１の導電膜下に、窒素を含む絶縁膜または窒素を含む導電膜が設けられることを特徴とする配線の形成方法。
  4. 請求項１乃至３のいずれか一において、
    前記レジストマスクを除去した後、一部が除去された前記第２の導電膜を除去することを特徴とする配線の形成方法。
  5. 銅を含む第１の導電膜と、前記第１の導電膜上の第２の導電膜と、を有する積層膜において、
    前記第２の導電膜は、タングステン、コバルト、ニッケル、スズおよびモリブデンのいずれか一種以上を含む導電膜であり、
    前記第２の導電膜上にレジストマスクを形成し、
    前記レジストマスクをマスクとして前記第２の導電膜の一部を除去し、
    前記レジストマスクおよび一部が除去された前記第２の導電膜をマスクとして前記第１の導電膜の一部を除去することで、１５°以上４５°以下のテーパー角を有する前記第１の導電膜を形成した後、前記レジストマスクを除去し、
    前記レジストマスクを除去した後、一部が除去された前記第２の導電膜の前記第１の導電膜と接しない領域を除去することでゲート電極を形成し、
    前記ゲート電極上にゲート絶縁膜を成膜し、
    前記ゲート絶縁膜を介して前記ゲート電極と重なる半導体膜を形成し、
    前記半導体膜と接する一対の電極を形成することを特徴とする半導体装置の作製方法。
  6. 請求項５において、
    前記第１の導電膜は、前記第２の導電膜と接する領域のエッチング速度が高いことを特徴とする半導体装置の作製方法。
  7. 請求項５または請求項６において、
    前記第１の導電膜下に、窒素を含む絶縁膜または窒素を含む導電膜が設けられることを特徴とする半導体装置の作製方法。
  8. 請求項５乃至７のいずれか一において、
    前記半導体膜は酸化物半導体膜であることを特徴とする半導体装置の作製方法。
  9. 請求項５乃至８のいずれか一において、
    前記ゲート絶縁膜は、窒化シリコン膜または酸化窒化シリコン膜を一部に含むことを特徴とする半導体装置の作製方法。
  10. 請求項５乃至９のいずれか一において、
    前記レジストマスクを除去した後、一部が除去された前記第２の導電膜を除去することを特徴とする半導体装置の作製方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11557614B2 (en) 2020-02-07 2023-01-17 Samsung Display Co., Ltd. Method of fabricating conductive pattern, display device, and method of fabricating display device

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5602584B2 (ja) * 2010-10-28 2014-10-08 新光電気工業株式会社 配線基板及びその製造方法
JP6285150B2 (ja) 2012-11-16 2018-02-28 株式会社半導体エネルギー研究所 半導体装置
KR102290801B1 (ko) 2013-06-21 2021-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP2015109424A (ja) 2013-10-22 2015-06-11 株式会社半導体エネルギー研究所 半導体装置、該半導体装置の作製方法、及び該半導体装置に用いるエッチング溶液
US20150155313A1 (en) * 2013-11-29 2015-06-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9991392B2 (en) 2013-12-03 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10460984B2 (en) 2015-04-15 2019-10-29 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating electrode and semiconductor device
TWI721026B (zh) 2015-10-30 2021-03-11 日商半導體能源研究所股份有限公司 電容器、半導體裝置、模組以及電子裝置的製造方法
US10916430B2 (en) 2016-07-25 2021-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN108573980B (zh) * 2017-03-09 2021-02-19 群创光电股份有限公司 导体结构以及面板装置
CN109545751B (zh) * 2018-10-15 2022-02-22 Tcl华星光电技术有限公司 薄膜晶体管阵列基板制造方法
KR20220159387A (ko) 2020-03-31 2022-12-02 가부시끼가이샤 도꾸야마 반도체용 처리액 및 그 제조 방법
CN111584426B (zh) * 2020-05-14 2023-03-28 深圳市华星光电半导体显示技术有限公司 一种显示面板的制备方法、显示面板及显示装置
US20220298416A1 (en) 2020-08-07 2022-09-22 Tokuyama Corporation Treatment liquid for semiconductor wafers
KR20220136262A (ko) 2021-03-31 2022-10-07 가부시끼가이샤 도꾸야마 반도체용 처리액

Family Cites Families (123)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS596560A (ja) * 1982-07-02 1984-01-13 Matsushita Electronics Corp 半導体装置の製造方法
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0293081A (ja) * 1988-09-28 1990-04-03 Hitachi Ltd 多層膜のエッチング法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
KR100255663B1 (ko) * 1997-12-11 2000-05-01 윤종용 알루미늄막의 식각방법 및 반도체장치의 배선층 형성방법
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
KR100660811B1 (ko) * 1999-12-31 2006-12-26 엘지.필립스 엘시디 주식회사 액정 표시장치용 배선 형성방법
TWI224806B (en) * 2000-05-12 2004-12-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
TW501282B (en) * 2000-06-07 2002-09-01 Semiconductor Energy Lab Method of manufacturing semiconductor device
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
US6872658B2 (en) * 2001-11-30 2005-03-29 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device by exposing resist mask
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US7485579B2 (en) * 2002-12-13 2009-02-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005217088A (ja) * 2004-01-29 2005-08-11 Chi Mei Electronics Corp 基板上の配線および配線形成方法
JP4085094B2 (ja) * 2004-02-19 2008-04-30 シャープ株式会社 導電素子基板の製造方法、液晶表示装置の製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US20060076046A1 (en) * 2004-10-08 2006-04-13 Nanocoolers, Inc. Thermoelectric device structure and apparatus incorporating same
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
AU2005302962B2 (en) 2004-11-10 2009-05-07 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
KR101085450B1 (ko) * 2005-02-07 2011-11-21 삼성전자주식회사 박막트랜지스터 기판과 그 제조방법
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR101167661B1 (ko) * 2005-07-15 2012-07-23 삼성전자주식회사 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
KR20070017762A (ko) * 2005-08-08 2007-02-13 엘지.필립스 엘시디 주식회사 식각액 조성물, 이를 이용한 도전막의 패터닝 방법 및평판표시장치의 제조 방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20070049278A (ko) * 2005-11-08 2007-05-11 삼성전자주식회사 배선, 이를 포함하는 박막 트랜지스터 기판과 그 제조 방법
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5484853B2 (ja) * 2008-10-10 2014-05-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2010073824A1 (ja) * 2008-12-26 2010-07-01 シャープ株式会社 表示パネル用の基板、及びそれを備えた表示パネル
US8841661B2 (en) * 2009-02-25 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Staggered oxide semiconductor TFT semiconductor device and manufacturing method thereof
WO2011052384A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101751560B1 (ko) * 2009-11-13 2017-06-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5665501B2 (ja) 2010-11-19 2015-02-04 三菱電機株式会社 情報処理装置およびプログラム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11557614B2 (en) 2020-02-07 2023-01-17 Samsung Display Co., Ltd. Method of fabricating conductive pattern, display device, and method of fabricating display device

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