KR20160101904A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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KR20160101904A
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도시나리 와타나베
나오미치 미야카와
가즈히로 이토
사토루 와타나베
아키라 미츠이
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아사히 가라스 가부시키가이샤
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Abstract

소스 전극, 드레인 전극, 게이트 전극 및 비정질 실리콘층을 갖는 반도체 장치로서, 상기 소스 전극 및 상기 드레인 전극의 편방 또는 쌍방과 상기 비정질 실리콘층 사이에, 칼슘 원자 및 알루미늄 원자를 함유하는 비정질 산화물의 일렉트라이드 박막을 갖는 것을 특징으로 하는 반도체 장치.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
최근, 절연 기판 상에 소스, 드레인 및 게이트 등의 각 전극, 그리고 반도체층을 성막함으로써 구성된 박막 트랜지스터 등의 반도체 장치가 주목받고 있다 (예를 들어, 특허문헌 1). 그와 같은 반도체 장치는, 예를 들어 전기 광학 장치와 같은 각종 전자 디바이스 등에 적용할 수 있다.
일본 공개특허공보 2007-123861호
전술한 반도체 장치에 있어서는, 추가적인 고성능화 및 고기능화를 위해서, 소스 전극과 반도체층 사이 및 드레인 전극과 반도체층 사이에 있어서의 접촉 저항이 더욱 저감될 것이 요구되고 있다.
본 발명은 이와 같은 배경을 감안하여 이루어진 것으로서, 본 발명에서는, 종래에 비해서 고성능화 및 고기능화가 도모된 반도체 장치를 제공하는 것을 목적으로 한다. 또, 본 발명에서는, 그와 같은 반도체 장치를 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명에서는, 소스 전극, 드레인 전극, 게이트 전극 및 비정질 실리콘층을 갖는 반도체 장치로서,
상기 소스 전극 및 상기 드레인 전극의 편방 또는 쌍방과 상기 비정질 실리콘층 사이에, 칼슘 원자 및 알루미늄 원자를 함유하는 비정질 산화물의 일렉트라이드 박막을 갖는 것을 특징으로 하는 반도체 장치가 제공된다.
여기서, 본 발명에 의한 반도체 장치에서는, 상기 일렉트라이드 박막에 있어서, 알루미늄 원자와 칼슘 원자의 몰비 (Ca/Al) 는 0.3 ∼ 5.0 의 범위여도 된다.
또, 본 발명에 의한 반도체 장치에 있어서, 상기 일렉트라이드 박막은 2.0 × 1017 ㎝-3 이상의 전자 밀도를 가져도 된다.
또, 본 발명에 의한 반도체 장치에 있어서, 상기 일렉트라이드 박막의 두께는 100 ㎚ 이하여도 된다.
또, 본 발명에 의한 반도체 장치에 있어서, 상기 비정질 실리콘층은, 상기 소스 전극과 상기 게이트 전극 사이에 배치되거나, 또는
상기 비정질 실리콘층은, 상기 소스 전극보다 상기 게이트 전극으로부터 먼 측에 배치되어도 된다.
또한, 본 발명에서는, 소스 전극, 드레인 전극, 게이트 전극 및 비정질 실리콘층을 갖는 반도체 장치의 제조 방법으로서,
(1) 상기 소스 전극 및 상기 드레인 전극의 편방 또는 쌍방과 상기 비정질 실리콘층 사이에, 칼슘 원자 및 알루미늄 원자를 함유하는 비정질 산화물의 일렉트라이드 박막을 형성하는 스텝
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
여기서, 본 발명에 의한 제조 방법은, 추가로,
(a) 기판 상에 비정질 실리콘층을 형성하는 스텝과,
(b) 소스 전극 및 드레인 전극을 형성하는 스텝과,
(c) 게이트 전극을 형성하는 스텝
을 갖고,
상기 (1) 스텝은, 상기 (a) 스텝과 상기 (b) 스텝 사이에 실시되어도 된다.
또, 본 발명에 의한 제조 방법은, 추가로,
(a) 기판 상에 소스 전극 및 드레인 전극을 형성하는 스텝과,
(b) 비정질 실리콘층을 형성하는 스텝과,
(c) 게이트 전극을 형성하는 스텝
을 갖고,
상기 (1) 스텝은, 상기 (a) 스텝과 상기 (b) 스텝 사이에 실시되어도 된다.
또, 본 발명에 의한 제조 방법은, 추가로,
(a) 기판 상에 게이트 전극을 형성하는 스텝과,
(b) 비정질 실리콘층을 형성하는 스텝과,
(c) 소스 전극 및 드레인 전극을 형성하는 스텝
을 갖고,
상기 (1) 스텝은, 상기 (b) 스텝과 상기 (c) 스텝 사이에 실시되어도 된다.
또, 본 발명에 의한 제조 방법은, 추가로,
(a) 기판 상에 게이트 전극을 형성하는 스텝과,
(b) 소스 전극 및 드레인 전극을 형성하는 스텝과,
(c) 비정질 실리콘층을 형성하는 스텝
을 갖고,
상기 (1) 스텝은, 상기 (b) 스텝과 상기 (c) 스텝 사이에 실시되어도 된다.
또, 본 발명에 의한 제조 방법에서는, 상기 일렉트라이드 박막에 있어서, 알루미늄 원자와 칼슘 원자의 몰비 (Ca/Al) 는 0.3 ∼ 5.0 의 범위여도 된다.
또, 본 발명에 의한 제조 방법에 있어서, 상기 일렉트라이드 박막은 2.0 × 1017 ㎝-3 이상의 전자 밀도를 가져도 된다.
또, 본 발명에 의한 제조 방법에 있어서, 상기 일렉트라이드 박막의 두께는 100 ㎚ 이하여도 된다.
또한, 본원에 있어서, 「칼슘 원자 및 알루미늄 원자를 함유하는 비정질 산화물의 일렉트라이드」를, 간단히 「비정질 산화물의 일렉트라이드」라고도 칭하고, 「칼슘 원자 및 알루미늄 원자를 함유하는 비정질 산화물의 일렉트라이드 박막」을 간단히 「일렉트라이드 박막」이라고도 칭한다.
본 발명에서는, 종래에 비해서 고성능화 및 고기능화가 도모된 반도체 장치를 제공할 수 있다. 또, 본 발명에서는 그와 같은 반도체 장치를 제조하는 방법을 제공할 수 있다.
도 1 은 종래의 반도체 장치의 구성을 개략적으로 나타낸 단면도이다.
도 2 는 비정질 산화물의 일렉트라이드의 개념적인 구조를 나타낸 모식도이다.
도 3 은 본 발명의 일 실시예에 의한 반도체 장치의 구성을 개략적으로 나타낸 단면도이다.
도 4 는 톱 게이트 구조 - 보텀 콘택트 방식으로 구성된 본 발명에 의한 반도체 장치의 일례를 모식적으로 나타낸 단면도이다.
도 5 는 보텀 게이트 구조 - 톱 콘택트 방식으로 구성된 본 발명에 의한 반도체 장치의 일례를 모식적으로 나타낸 단면도이다.
도 6 은 보텀 게이트 구조 - 보텀 콘택트 방식으로 구성된 본 발명에 의한 반도체 장치의 일례를 모식적으로 나타낸 단면도이다.
도 7 은 본 발명의 일 실시예에 의한 반도체 장치를 제조할 때의 플로의 일례를 모식적으로 나타낸 도면이다.
이하, 도면을 참조하여, 본 발명의 일 실시형태에 대해서 상세하게 설명한다.
먼저, 본 발명의 특징을 보다 잘 이해하기 위해서, 도 1 을 참조하여, 종래의 반도체 장치의 구성에 대해서 간단히 설명한다.
도 1 에는, 종래의 반도체 장치의 개략적인 단면을 나타낸다.
도 1 에 나타내는 바와 같이, 종래의 반도체 장치 (1) 는, 기판 (10) 과, 비정질 실리콘층 (5) 과, 소스 전극 (20) 과, 드레인 전극 (22) 과, 게이트 전극 (24) 을 갖는다.
비정질 실리콘층 (5) 은 기판 (10) 의 상부에 배치되고, 소스 전극 (20) 및 드레인 전극 (22) 은 비정질 실리콘층 (5) 의 상부에 배치된다. 소스 전극 (20) 및 드레인 전극 (22) 의 상부에는, 게이트 절연층 (30) 을 개재하여 게이트 전극 (24) 이 배치된다.
이와 같은 반도체 장치 (1) 는, 예를 들어 액정 패널이나 전자 페이퍼 등과 같은 전기 광학 장치 및 발광 표시 장치 등에 이용할 수 있다.
여기서, 종래의 반도체 장치 (1) 에 있어서는, 추가적인 고성능화 및 고기능화를 위해서, 소스 전극 (20) 과 비정질 실리콘층 (5) 의 계면, 및 드레인 전극 (11) 과 비정질 실리콘층 (5) 의 계면에 있어서의 접촉 저항의 저감이 요구되고 있다. 이 계면에서의 접촉 저항이 커지면, 반도체 장치 (1) 의 동작 특성이 저하되기 때문이다.
일반적으로, 금속제의 소스 전극 (20)/드레인 전극 (22) 과, 비정질 실리콘층 (5) 의 계면에서의 접촉 저항을 억제할 때에는 오믹 접합을 이용하는 것이 효과적이다. 오믹 접합이란, 비정질 실리콘층측에 공간 전하층이 형성되지 않도록 하여 금속과 반도체를 접합시킨 상태를 의미하고, 이 경우, 금속/반도체 계면에 정류성 (整流性) 은 발생되지 않게 된다 (즉, 전자는 양 방향으로 흐른다).
그러나, 금속제의 소스 전극 (20)/드레인 전극 (22) 과 비정질 실리콘층 (5) 의 계면에, 그와 같은 오믹 접합을 발현시키기 위해서는, 소스 전극 (20)/드레인 전극 (22) 의 일 함수를 비정질 실리콘층 (5) 의 일 함수보다 작게 할 필요가 있다. 그러나, 통상적으로, 그와 같은 일 함수를 갖는 금속 재료는 그다지 많지는 않다. 또, 일 함수가 낮은 금속은 활성이고 반응성이 높아, 다른 성분과 용이하게 반응층을 형성하기 때문에, 저(低)일 함수의 금속과 비정질 실리콘층을 직접 접합시키기가 어려웠다. 이 때문에, 이와 같은 대응에서는, 소스 전극 (20)/드레인 전극 (22) 의 재질이 크게 제한된다는 문제가 발생된다.
한편, 금속제의 소스 전극 (20)/드레인 전극 (22) 의 일 함수가, 비정질 실리콘층 (5) 보다 큰 경우에는, 금속/비정질 실리콘의 계면에 쇼트키 장벽이 형성된다. 이 경우, 비정질 실리콘측에 발생되는 공간 전하층을 가능한 한 얇게 하고, 터널 효과에 의해서 접촉 저항을 억제하는 것을 생각할 수 있다. 그러나, 공간 전하층을 얇게 하기 위해서는, 비정질 실리콘층 내의 캐리어 밀도를 현저하게 높일 필요가 있다. 따라서, 이 방법도 현실적인 대응책은 되지 못 하는 경우가 있다.
이에 비해서, 본 발명에서는, 소스 전극, 드레인 전극, 게이트 전극 및 비정질 실리콘층을 갖는 반도체 장치로서,
상기 소스 전극 및 상기 드레인 전극의 편방 또는 쌍방과 상기 비정질 실리콘층 사이에, 칼슘 원자 및 알루미늄 원자를 함유하는 비정질 산화물의 일렉트라이드 박막을 갖는 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명에 의한 반도체 장치는, 상기 소스 전극 및 상기 드레인 전극의 편방 또는 쌍방과 상기 비정질 실리콘층 사이에, 칼슘 원자 및 알루미늄 원자를 함유하는 비정질 산화물의 일렉트라이드 박막이 배치된다는 특징을 갖는다.
여기서, 칼슘 원자 및 알루미늄 원자를 함유하는 비정질 산화물의 일렉트라이드 박막은 반도체적인 전기적 특성을 나타내고, 일 함수가 비교적 낮다는 특징을 갖는다. 예를 들어, 이 박막의 일 함수는 2.4 eV ∼ 4.5 eV 의 범위 (예를 들어, 2.8 eV ∼ 3.2 eV) 이다. 또, 이 박막은 전자 밀도가 높다는 특징을 갖는다. 박막의 전자 밀도는, 예를 들어 2.0 × 1017 ㎝-3 ∼ 2.3 × 1021 ㎝-3 의 범위이다.
본 발명에 의한 반도체 장치에서는, 이와 같은 박막의 존재에 의해서, 상기 소스 전극 및 상기 드레인 전극의 편방 또는 쌍방과 상기 비정질 실리콘층 사이에 있어서의 접촉 저항을 유의하게 저하시킬 수 있다. 이 때문에, 본 발명에서는, 종래에 비해서 높은 동작 특성을 갖는 반도체 장치를 제공할 수 있다.
본 발명은 비정질 실리콘층의 일 함수보다 소스 전극의 일 함수 및 드레인 전극의 일 함수가 큰 경우에, 보다 효과를 발휘한다.
상기 서술한 바와 같이, 비정질 실리콘층보다 소스 전극 및 드레인 전극의 일 함수를 낮춤으로써, 오믹 접합을 발현시킬 수 있다. 그러나, 일 함수가 낮은 금속은 활성이고 반응성이 높아, 다른 성분과 용이하게 반응층을 형성하기 때문에, 오믹 접합을 발현시키기가 어려웠다. 본 발명에 관련된 일렉트라이드 박막은 낮은 일 함수를 가지고 있음에도 불구하고, 높은 화학적 내구성을 갖고, 또한 높은 캐리어 밀도 (전자 밀도) 를 갖고 있다. 이 때문에, 비정질 실리콘층과 일렉트라이드 박막 사이에 오믹 접합을 발현시킬 수 있어, 소스 전극 및 드레인 전극 (금속) 사이에 터널 효과를 발현시킬 수 있다. 그 결과, 소스 전극 및 드레인 전극의 편방 또는 쌍방과 비정질 실리콘층 사이에 있어서의 접촉 저항을 유의하게 저하시킬 수 있어, 종래에 비해서 고성능의 반도체 장치를 제공할 수 있다.
일렉트라이드 박막의 일 함수는, 비정질 실리콘층의 일 함수보다 작은 것이 바람직하다. 비정질 실리콘층의 일 함수와 일렉트라이드 박막의 일 함수의 차는 0 초과 eV ∼ 3.0 eV 가 바람직하고, 0.1 eV ∼ 2.5 eV 가 보다 바람직하며, 0.5 eV ∼ 2.0 eV 가 더욱 바람직하다. 이와 같은 일 함수의 차를 가짐으로써, 용이하게 오믹 접합을 발현시킬 수 있어 접촉 저항을 유의하게 저감시킬 수 있다.
예를 들어, 비정질 실리콘층의 일 함수는 4.2 eV 이다. 소스 전극 및 드레인 전극으로서 알루미늄 (Al) 을 적용할 때, Al 로 이루어지는 소스 전극 및 드레인 전극의 일 함수는 4.1 eV 이다. 이 경우, 소스 전극 및 드레인 전극의 편방 또는 쌍방과 비정질 실리콘층을 직접 접합시키면, 반응층을 형성하여 오믹 접합은 발현시키기 어렵다. 이에 비해서, 본 발명에서는, 소스 전극 및 드레인 전극의 편방 또는 쌍방과 비정질 실리콘층 사이에, 칼슘 원자 및 알루미늄 원자를 함유하는 비정질 산화물의 일렉트라이드 박막이 배치된다. 이 일렉트라이드 박막의 일 함수는 2.4 eV ∼ 4.5 eV 의 범위이고, 예를 들어 2.8 eV ∼ 3.2 eV 의 범위로 할 수 있어, 비정질 실리콘층의 일 함수와 비교하여 충분히 낮출 수 있다. 게다가, 이 일렉트라이드 박막은 화학적으로 안정적이기 때문에 반응층을 잘 형성하지 않는다. 또, 소스 전극 및 드레인 전극 (금속) 과 일렉트라이드 박막의 계면에 있어서는, 일렉트라이드 박막의 전자 밀도가 높기 때문에, 터널 효과에 의해서 접촉 저항이 저하된다. 이 때문에, 오믹 접합을 발현시키는 것이 용이해져, 소스 전극 및 드레인 전극의 편방 또는 쌍방과 비정질 실리콘층 사이의 접촉 저항을 저하시킬 수 있다. 그 결과, 종래보다 고성능의 반도체 장치를 제공할 수 있다.
또, 일렉트라이드 박막에 있어서의 전자 친화력과 일 함수의 차를 ΔF 로 하고, 비정질 실리콘층에 있어서의 전자 친화력과 일 함수의 차를 ΔB 로 했을 경우, ΔF 와 ΔB 의 차가 0 에 가까운 것이 바람직하다. 예를 들어, ΔF 와 ΔB 의 차의 절대치는 0.5 이하가 바람직하고, 0.3 이하가 보다 바람직하며, 0 이 더욱 바람직하다. ΔF 와 ΔB 의 차의 절대치를 최대한 작게 함으로써, 비정질 실리콘층과 일렉트라이드 박막을 접합했을 때, 각각의 전도대의 바닥의 에너지 준위가 정렬되기 때문에, 비정질 실리콘층과 일렉트라이드 박막 사이의 접촉 저항을 낮출 수 있게 된다. 일렉트라이드 박막은 전자 친화력이 약 2.5 eV 이고, 일 함수가 약 3.0 eV 인 경우에는 ΔF 는 약 0.5 eV 이다. 비정질 실리콘층은 전자 친화력이 약 3.9 eV 이고, 일 함수가 약 4.2 eV ∼ 4.8 eV 인 경우에는 ΔB 는 0.3 eV ∼ 0.9 eV 이다. 이 경우, ΔF 와 ΔB 의 차는 약 0.4 이하로 되어, 매우 낮은 접촉 저항으로 할 수 있다. 비정질 실리콘층과 일렉트라이드 박막 사이의 접촉 저항을 저하시킴으로써, 소스 전극 및 드레인 전극의 편방 또는 쌍방과 비정질 실리콘층 사이의 접촉 저항을 저하시킬 수 있다. 그 결과, 종래부터 고성능의 반도체 장치를 제공할 수 있다.
일렉트라이드 박막은 높은 이온화 포텐셜을 가져도 된다. 이 일렉트라이드 박막의 이온화 포텐셜은 7.0 eV ∼ 9.0 eV 여도 되고, 7.5 eV ∼ 8.5 eV 여도 된다.
또, 일렉트라이드 박막의 이온화 포텐셜이, 비정질 실리콘층의 이온화 포텐셜보다 큰 것이 바람직하다. 일렉트라이드 박막과 비정질 실리콘층의 이온화 포텐셜의 차는 1.1 eV ∼ 3.5 eV 여도 되고, 1.3 eV ∼ 3.3 eV 여도 되며, 1.6 eV ∼ 3.0 eV 여도 된다.
또, 일렉트라이드 박막의 이온화 포텐셜과 일 함수의 차가, 비정질 실리콘층의 이온화 포텐셜과 일 함수의 차보다 큰 것이 보다 바람직하다. 예를 들어, 일렉트라이드 박막의 이온화 포텐셜 (IP) 과 일 함수 (WF) 의 차 (IP - WF) 를 ΔE 로 한다. 비정질 실리콘층의 이온화 포텐셜 (IP) 과 일 함수 (WF) 의 차를 ΔA 로 한다. 이 양자의 차 (ΔE － ΔA) 는 1.3 eV ∼ 5.8 eV 가 바람직하고, 2.0 eV ∼ 5.0 eV 가 보다 바람직하며, 2.5 eV ∼ 4.5 eV 가 특히 바람직하다.
예를 들어, 본 발명의 반도체 장치가 박막 전계 효과형 트랜지스터인 경우, 트랜지스터의 오프시 (게이트 전압이 0, 또는 게이트 전압으로서 부의 전압이 인가되는 경우) 에 소스 전극에 홀이 전도되고, 오프 전류 (리크 전류) 가 발생되는 경우가 있다. 오프 전류의 발생은 소비 전력의 증가 등을 일으킬 우려가 있다.
그러나, 상기 서술한 바와 같이, 일렉트라이드 박막이 높은 이온화 포텐셜을 갖고, 또한 비정질 실리콘층에 대해서 이온화 포텐셜이 충분히 크고, 특히 비정질 실리콘층에 대해서 이온화 포텐셜과 일 함수의 차가 충분히 크면 우수한 홀 블록 효과가 얻어진다. 이것은, 상기 서술한 일렉트라이드 박막의 이온화 포텐셜의 차 (ΔE) 와, 비정질 실리콘층의 이온화 포텐셜과 일 함수의 차 (ΔA) 의 차 (ΔE － ΔA) 가, 홀 전도에 있어서의 에너지 장벽이 되기 때문이다. 충분히 높은 에너지 장벽을 가짐으로써, 홀 전도를 블록할 수 있어 오프 전류를 억제하는 것이 가능해진다.
또한, 도 1 에 나타내는 종래의 반도체 장치 (1) 에 있어서, 소스 전극 (20) 및 드레인 전극 (22) 의 편방 또는 쌍방과 비정질 실리콘층 (5) 사이에, n 형 불순물 원소를 고농도로 도핑한 비정질 실리콘층 (n＋ 비정질 실리콘층) 을 형성한 구성이 알려져 있다. n＋ 비정질 실리콘층은, 불순물 원소의 도핑 농도에 따라서, 불순물 원소가 도핑되어 있지 않은 비정질 실리콘층보다 일 함수가 작아지지만, 이온화 포텐셜 자체는 변함이 없다. 이 때문에, 에너지 장벽 (n＋ 비정질 실리콘층의 이온화 포텐셜과 일 함수의 차와, 비정질 실리콘층의 이온화 포텐셜과 일 함수의 차의 차) 은 최대여도 0.5 eV 정도밖에 가능하지 않다.
이에 비하여, 소스 전극 및 드레인 전극의 편방 또는 쌍방과 비정질 실리콘층 사이에, 상기 서술한 바와 같은 높은 이온화 포텐셜을 갖는 일렉트라이드 박막을 배치함으로써, 오프 전류를 보다 저감하는 것이 가능해진다.
(용어의 정의에 대해서)
여기서, 본 발명에 의한 반도체 장치에 포함되는 「칼슘 원자 및 알루미늄 원자를 함유하는 비정질 산화물의 일렉트라이드 박막」에 관련되는 용어에 대해서 설명해 둔다.
(비정질 산화물의 일렉트라이드)
본원에 있어서, 「칼슘 원자 및 알루미늄 원자를 함유하는 비정질 산화물의 일렉트라이드」, 즉 「비정질 산화물의 일렉트라이드」는 칼슘 원자, 알루미늄 원자 및 산소 원자로 구성되는 비정질을 용매로 하고, 전자를 용질로 하는 용매화 (溶媒和) 로 이루어지는 비정질 고체 물질을 의미한다. 비정질 산화물 중의 전자는 음이온으로서 작용한다. 전자는 바이폴러론으로서 존재해도 된다.
도 2 에는, 비정질 산화물의 일렉트라이드의 구조를 개념적으로 나타낸다.
도 2 에 나타내는 바와 같이, 비정질 산화물의 일렉트라이드 (70) 는, 칼슘 원자, 알루미늄 원자 및 산소 원자로 구성되는 비정질로 이루어지는 용매 (72) 중에, 바이폴러론 (74) 으로 불리는 특징적인 부분 구조가 분산된 상태로 존재한다. 바이폴러론 (74) 은 2 개의 케이지 (76) 가 인접하고, 추가로 각각의 케이지 (76) 에 전자 (용질) (78) 가 포섭되어 구성되어 있다. 단, 비정질 산화물 상태는 상기에 한정되지 않고, 1 개의 케이지 (76) 에 2 개의 전자 (용질) (78) 가 포접되어도 된다. 또, 이들 케이지가 복수 응집된 상태여도 되고, 응집된 케이지는 미 (微) 결정으로 간주할 수도 있기 때문에, 비정질 중에 미결정이 함유된 상태도 본 발명에 있어서 비정질로 간주한다.
본 발명에 있어서, 비정질 산화물의 일렉트라이드는, 바이폴러론의 케이지 구조가 유지되는 범위에서, 칼슘 원자, 알루미늄 원자, 산소 원자 외에, Sr, Mg, Ba, Si, Ge, Ga, In 및 B 로 이루어지는 군에서 선택되는 1 이상의 원자를 함유하고 있어도 된다. 또, Ti, V, Cr, Mn, Fe, Co, Ni 및 Cu 로 이루어지는 군에서 선택되는 1 이상의 원자, Li, Na 및 K 로 이루어지는 군에서 선택되는 1 이상의 원자, 또는 Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm 및 Yb 로 이루어지는 군에서 선택되는 1 이상의 원자를 함유하고 있어도 된다.
또, 본 발명에 있어서, 비정질 산화물의 일렉트라이드는, 2 개의 케이지에 포접되어 있는 2 개의 전자가 다른 음이온으로 치환된 화합물이어도 된다. 다른 음이온으로는, 예를 들어 H-, H2 -, H2-, O-, O2 -, OH-, F-, Cl-, 및 S2- 로 이루어지는 군에서 선택되는 1 이상의 음이온을 들 수 있다.
(일렉트라이드 박막)
일렉트라이드 박막은 반도체적인 전기적 특성을 나타내고, 낮은 일 함수를 갖는다. 일 함수는 2.4 eV ∼ 4.5 eV 여도 되고, 2.8 eV ∼ 3.2 eV 인 것이 바람직하다. 또, 일렉트라이드 박막은 높은 이온화 포텐셜을 갖는다. 이온화 포텐셜은 7.0 eV ∼ 9.0 eV 여도 되고, 7.5 eV ∼ 8.5 eV 여도 된다.
바이폴러론은, 광자 에너지가 1.55 eV ∼ 3.10 eV 인 가시광의 범위에서는 광 흡수가 거의 없고, 4.6 eV 부근에서 광 흡수를 나타낸다. 따라서, 본 발명에 의한 일렉트라이드 박막은 가시광에 있어서 투명하다. 또, 박막 샘플의 광 흡수 특성을 측정하고, 4.6 eV 부근의 광 흡수 계수를 측정함으로써, 박막 샘플 중에 바이폴러론이 존재하는지의 여부, 즉 박막 샘플이 비정질 산화물의 일렉트라이드를 갖는지의 여부를 확인할 수 있다.
본 발명에서는, 일렉트라이드 박막에 있어서의 알루미늄 원자와 칼슘 원자의 몰비 (Ca/Al) 는 0.3 ∼ 5.0 의 범위가 바람직하다. 0.3 이상이면, 높은 전자 밀도를 유지할 수 있다. 또, 5.0 이하이면, 박막의 내구성이 우수하다. 0.55 ∼ 1.2 의 범위가 보다 바람직하고, 0.6 ∼ 1.00 의 범위가 특히 바람직하다. 박막의 조성은, XPS 법, EPMA 법 또는 EDX 법 등에 의해서 분석할 수 있다. 막두께가 100 ㎚ 이하인 경우에는 XPS 법, 50 ㎚ 이상인 경우에는 EPMA 법, 3 ㎛ 이상인 경우에는 EDX 법에 의한 분석이 가능하다.
본 발명에 있어서의 일렉트라이드 박막은, X 선 회절을 측정하면 피크는 관찰되지 않고, 할로만이 관찰된다. 본 발명에서는, 일렉트라이드 박막은 미결정을 함유하고 있어도 된다. 박막 내에 미결정이 함유되어 있는지의 여부는, 예를 들어 박막의 단면 (斷面) TEM (투과형 전자 현미경) 사진 등으로부터 판단된다. 결정 상태에 있어서의 조성은, 12CaOㆍ7Al2O3, CaOㆍAl2O3, 3CaOㆍAl2O3 등으로 나타내어진다.
본 발명에서는, 일렉트라이드 박막에 있어서, 상기 4.6 eV 의 위치에서의 광 흡수치는 100 ㎝-1 이상이어도 되고, 200 ㎝-1 이상이어도 된다.
본 발명에서는, 일렉트라이드 박막은, 전자 밀도가 2.0 × 1017 ㎝-3 이상 2.3 × 1021 ㎝-3 이하의 범위에서 전자를 포함하는 것이 바람직하다. 전자 밀도는 1.0 × 1018 ㎝-3 이상이 보다 바람직하고, 1 × 1019 ㎝-3 이상이 더욱 바람직하며, 1 × 1020 ㎝-3 이상이 특히 바람직하다.
또한, 일렉트라이드 박막의 전자 밀도는, 요오드 적정법에 의해서 측정할 수 있다. 추가로, 일렉트라이드 박막에 있어서의 바이폴러론의 밀도는, 측정된 전자 밀도를 1/2 배로 함으로써 산정할 수 있다.
이 요오드 적정법은 5 ㏖/ℓ 의 요오드 수용액 중에 일렉트라이드 박막의 샘플을 침지하고, 염산을 첨가하여 용해시킨 후, 이 용액 중에 함유되는 미반응 요오드의 양을 티오황산나트륨으로 적정 검출하는 방법이다. 이 경우, 샘플의 용해에 의해서, 요오드 수용액 중의 요오드는 아래의 반응에 의해서 이온화된다 :
I2 ＋ 2e- → 2I- (1) 식
또, 티오황산나트륨으로 요오드 수용액을 적정했을 경우,
2Na2S2O3 ＋ I2 → 2NaI ＋ Na2S4O6 (2) 식
의 반응에 의해서, 미반응의 요오드가 요오드화나트륨으로 변화된다. 최초의 용액 중에 존재하는 요오드의 양에서, (2) 식에서 적정 검출된 요오드의 양을 뺌으로써, (1) 식의 반응에서 소비된 요오드의 양이 산정된다. 이로써, 일렉트라이드 박막의 샘플 중의 전자 밀도를 측정할 수 있다.
본 발명에서는, 일렉트라이드 박막의 막두께는, 이것에 한정되는 것은 아니지만, 예를 들어 100 ㎚ 이하여도 되고, 10 ㎚ 이하가 바람직하며, 5 ㎚ 이하가 보다 바람직하다. 0.5 ㎚ 이상이어도 된다.
일렉트라이드 박막은, 케이지 중의 전자의 호핑 전도에 의해서 도전성을 갖는다. 본 발명에 의한 일렉트라이드 박막의 실온에서의 직류 전기 전도율은 10-11Sㆍ㎝-1 ∼ 10-1Sㆍ㎝-1 이어도 되고, 또, 10-7Sㆍ㎝-1 ∼ 10-3Sㆍ㎝-1 이어도 된다.
일렉트라이드 박막은, 바이폴러론 (74) 외에, 부분 구조로서 산소 결손에 전자가 1 개 포획된 F＋ 센터를 갖는 경우가 있다. F＋ 센터는 복수의 Ca2＋ 이온에 1 개의 전자가 둘러싸여져 구성되어 있고, 케이지는 갖지 않는다. F＋ 센터는 3.3 eV 를 중심으로 하여, 1.55 eV ∼ 3.10 eV 의 가시광의 범위에서 광 흡수를 갖는다.
F＋ 센터의 농도가 5 × 1018 ㎝-3 미만이면, 박막의 투명성이 높아지기 때문에 바람직하다. F＋ 센터의 농도가 1 × 1018 ㎝-3 이하이면 보다 바람직하고, 1 × 1017 ㎝-3 이하이면 더욱 바람직하다. 또한, F＋ 센터의 농도는 ESR 에 있어서의, g 값 1.998 의 신호 강도에 의해서 측정할 수 있다.
일렉트라이드 박막에 있어서, 4.6 eV 의 광자 에너지 위치에 있어서의 광 흡수 계수에 대한, 3.3 eV 의 위치에 있어서의 광 흡수 계수의 비는 0.35 이하여도 된다.
일렉트라이드 박막은, 다결정 박막과 비교하여 결정립계를 갖지 않기 때문에 평탄성이 우수하다. 본 발명에 의한 일렉트라이드 박막의 표면의 제곱 평균면 조도 (RMS) 는 0.1 ㎚ ∼ 10 ㎚ 여도 되고, 또, 0.2 ㎚ ∼ 5 ㎚ 여도 된다. RMS 가 2 ㎚ 이하이면, 소자의 특성이 향상되기 때문에 보다 바람직하다. 또, RMS 가 10 ㎚ 이상이면, 소자의 특성이 저하될 우려가 있기 때문에, 연마 공정 등을 추가할 필요가 생긴다. 상기의 RMS 는 예를 들어 원자간력 현미경을 사용하여 측정할 수 있다.
일렉트라이드 박막의 조성은, 12CaOㆍ7Al2O3 의 화학량론비와 상이해도 되고, 제조시에 사용한 타깃의 조성비와 상이해도 된다.
(본 발명의 일 실시예에 의한 반도체 장치에 대해서)
다음으로, 도 3 을 참조하여, 본 발명의 일 실시예에 의한 반도체 장치에 대해서 설명한다. 도 3 에는, 본 발명의 일 실시예에 의한 반도체 장치 (제 1 반도체 장치) (100) 의 단면을 모식적으로 나타낸다.
도 3 에 나타내는 바와 같이, 제 1 반도체 장치 (100) 는, 기판 (110) 과, 비정질 실리콘층 (105) 과, 소스 전극 (120) 과, 드레인 전극 (122) 과, 게이트 전극 (124) 을 갖는다.
비정질 실리콘층 (105) 은 기판 (110) 의 상부에 배치되고, 소스 전극 (120) 및 드레인 전극 (122) 은 비정질 실리콘층 (105) 의 상부에 배치된다. 소스 전극 (120) 및 드레인 전극 (122) 의 상부에는, 게이트 절연층 (130) 을 개재하여 게이트 전극 (124) 이 배치된다.
여기서, 제 1 반도체 장치 (100) 는, 소스 전극 (120) 과 비정질 실리콘층 (105) 사이, 및/또는 드레인 전극 (122) 과 비정질 실리콘층 (105) 사이에, 칼슘 원자 및 알루미늄 원자를 함유하는 비정질 산화물의 일렉트라이드 박막 (일렉트라이드 박막) (150) 이 배치되어 있다는 특징을 갖는다.
예를 들어, 도 3 의 예에서는, 소스 전극 (120) 과 비정질 실리콘층 (105) 사이에 제 1 일렉트라이드 박막 (150a) 이 배치되고, 드레인 전극 (122) 과 비정질 실리콘층 (105) 사이에 제 2 일렉트라이드 박막 (150b) 이 배치되어 있다.
전술한 바와 같이, 이와 같은 일렉트라이드 박막 (150a, 150b) 은 일 함수가 작고, 전자 밀도가 높다는 특징을 갖는다.
따라서, 소스 전극 (120) 과 비정질 실리콘층 (105) 사이에, 제 1 일렉트라이드 박막 (150a) 을 배치했을 경우, 소스 전극 (120) 과 비정질 실리콘층 (105) 의 계면의 접촉 저항을 유의하게 억제할 수 있다는 효과가 얻어진다. 마찬가지로, 드레인 전극 (122) 과 비정질 실리콘층 (105) 사이에, 제 2 일렉트라이드 박막 (150b) 을 배치했을 경우, 드레인 전극 (122) 과 비정질 실리콘층 (105) 의 계면의 접촉 저항을 유의하게 억제할 수 있다.
따라서, 제 1 반도체 장치 (100) 는 종래에 비해서 유의하게 높은 동작 특성을 발휘할 수 있다.
(반도체 장치 (100) 의 구성 부재에 대해서)
다음으로, 반도체 장치 (100) 를 구성하는 각 부재에 대해서 간단하게 설명한다.
(기판 (110))
기판 (110) 의 재질은 특별히 한정되지 않는다. 기판 (110) 은, 예를 들어 유리 기판, 세라믹 기판, 플라스틱 기판 및 수지 기판 등의 절연 기판이어도 된다.
혹은, 기판 (110) 은 반도체 기판 및 금속 기판이고, 표면에 절연층이 형성되어 있어도 된다.
(비정질 실리콘층 (105))
비정질 실리콘층 (105) 은, 일반적인 비정질 실리콘으로 구성되어 있으면 된다. 비정질 실리콘층 (105) 은 예를 들어 수소화 비정질 실리콘으로 구성되어도 된다. 또, 비정질 실리콘층 (105) 은 진성 반도체인 것이 바람직하다.
(소스 전극 (120), 드레인 전극 (122))
소스 전극 (120) 및 드레인 전극 (122) 의 재질은, 도전성을 갖는 한 특별히 한정되지 않는다. 소스 전극 (120) 및 드레인 전극 (122) 은, 예를 들어 금속으로 구성되어도 된다.
소스 전극 (120) 및 드레인 전극 (122) 은, 예를 들어 Al, Ag, Au, Cr, Cu, Ta, Ti, Mo 및 W 에서 선정된 적어도 하나의 원소를 함유하는 합금이어도 된다. 소스 전극 (120) 및 드레인 전극 (122) 은, 예를 들어 ITO, 안티몬 산화물 (Sb2O3), 지르코늄 산화물 (ZrO2), 주석 산화물 (SnO2), 아연 산화물 (ZnO), IZO (Indium Zinc Oxide), AZO (ZnO-Al2O3 : 알루미늄이 도핑된 아연 산화물), GZO (ZnO-Ga2O3 : 갈륨이 도핑된 아연 산화물), Nb 도프 TiO2, Ta 도프 TiO2 및 IWZO (In2O3-WO3-ZnO : 삼산화텅스텐 및 산화아연이 도핑된 인듐 산화물) 등의 금속 산화물 재료로 구성되어도 된다.
비정질 실리콘층 (105) 은, 일 함수가 3.5 eV ∼ 4.8 eV 여도 되고, 3.9 eV ∼ 4.5 eV 여도 된다.
비정질 실리콘층 (105) 은, 캐리어 밀도가 109 ㎝-3 ∼ 1019 ㎝-3 이어도 되고, 1015 ㎝-3 ∼ 1018 ㎝-3 인 것이 바람직하다.
(게이트 전극 (124))
게이트 전극 (124) 의 재질은, 도전성을 갖는 한 특별히 한정되지 않는다.
게이트 전극 (124) 은, 예를 들어 Al, Ag, Au, Cr, Cu, Ta, Ti, Mo 및 W 에서 선택된 원소, 또는 이들 원소를 성분으로 하는 금속 혹은 합금, 또는 상기 서술한 원소를 조합한 합금 등이어도 된다. 게이트 전극 (124) 은, 예를 들어 ITO, 안티몬 산화물 (Sb2O3), 지르코늄 산화물 (ZrO2), 주석 산화물 (SnO2), 아연 산화물 (ZnO), IZO (Indium Zinc Oxide), AZO (ZnO-Al2O3 : 알루미늄이 도핑된 아연 산화물), GZO (ZnO-Ga2O3 : 갈륨이 도핑된 아연 산화물), Nb 도프 TiO2, Ta 도프 TiO2, 및 IWZO (In2O3-WO3-ZnO : 삼산화텅스텐 및 산화아연이 도핑된 인듐 산화물) 등의 금속 산화물 재료로 구성되어도 된다.
게이트 절연층 (130) 은, 산화규소, 질화규소, 질소를 함유하는 산화규소 및 산소를 함유하는 질화규소 등의 무기 절연 재료나, 아크릴이나 폴리이미드 등의 유기 절연 재료로 구성되어도 된다.
혹은, 게이트 절연층 (130) 은, 규소와 산소의 결합에 의해서 골격 구조가 구성되고, 치환기로서 적어도 수소를 함유하는 유기기 (예를 들어, 알킬기, 아릴기), 플루오로기를 갖는 재료, 이른바 실록산계의 재료로 구성되어도 된다.
게이트 절연층 (130) 은, 단층이어도 되고, 2 이상의 층으로 구성되어도 된다.
(반도체 장치의 구조에 대해서)
도 3 에 나타낸 제 1 반도체 장치 (100) 는, 이른바 톱 게이트 구조 - 톱 콘택트 방식으로 구성되어 있다. 그러나, 반도체 장치를 구성하는 각 부재의 배치 구조는 이것에 한정되는 것은 아니다.
여기서, 반도체 장치의 구성 부재의 배치 구조에는, 예를 들어 (i) 톱 게이트 구조 - 톱 콘택트 방식, (ⅱ) 톱 게이트 구조 - 보텀 콘택트 방식, (ⅲ) 보텀 게이트 구조 - 톱 콘택트 방식, 및 (ⅲ) 보텀 게이트 구조 - 보텀 콘택트 방식 등이 존재한다.
이하, 이들 배치 구조에 대해서 간단하게 설명한다.
전술한 도 3 에는, 톱 게이트 구조 - 톱 콘택트 방식으로 구성된 반도체 장치 (100) 의 일례를 나타낸다.
도 3 에 나타내는 바와 같이, 이 반도체 장치 (100) 에서는, 게이트 전극 (124) 은 비정질 실리콘층 (105) 의 상부에 배치되어 있고 (톱 게이트 구조), 소스 전극 (120) 및 드레인 전극 (122) 도, 비정질 실리콘층 (105) 의 상부에 배치되어 있다 (톱 콘택트 방식). 또한, 반도체 장치 (100) 에 있어서, 비정질 실리콘층 (105) 은, 채널 에치형이어도 되고, 채널 보호형이어도 된다.
다음으로, 도 4 에는, 톱 게이트 구조 - 보텀 콘택트 방식으로 구성된 반도체 장치의 일례를 나타낸다.
도 4 에 나타내는 바와 같이, 이 반도체 장치 (400) 는, 기판 (410) 상에 형성된 비정질 실리콘층 (405) 과, 소스 전극 (420) 및 드레인 전극 (422) 과, 게이트 절연층 (430) 과, 게이트 전극 (424) 을 갖는다.
이 예에서는, 게이트 전극 (424) 은, 비정질 실리콘층 (405) 의 상부에 배치되어 있다 (톱 게이트 구조). 한편, 소스 전극 (420) 및 드레인 전극 (422) 은, 비정질 실리콘층 (405) 의 하측에 배치되어 있다 (보텀 콘택트 방식).
또한, 이 도 4 에 나타낸 반도체 장치 (400) 의 예에서는, 소스 전극 (420) 과 비정질 실리콘층 (405) 사이에, 제 1 일렉트라이드 박막 (450a) 이 배치되고, 드레인 전극 (422) 과 비정질 실리콘층 (405) 사이에, 제 2 일렉트라이드 박막 (450b) 이 배치되어 있다. 단, 제 1 일렉트라이드 박막 (450a) 및 제 2 일렉트라이드 박막 (450b) 의 일방은 생략되어도 된다.
다음으로, 도 5 에는, 보텀 게이트 구조 - 톱 콘택트 방식으로 구성된 반도체 소자의 일례를 나타낸다.
도 5 에 나타내는 바와 같이, 이 반도체 장치 (500) 는, 기판 (510) 상에, 비정질 실리콘층 (505) 과, 소스 전극 (520) 및 드레인 전극 (522) 과, 게이트 절연층 (530) 과, 게이트 전극 (524) 을 갖는다.
이 예에서는, 게이트 전극 (524) 은, 비정질 실리콘층 (505) 의 하측에 배치되어 있다 (보텀 게이트 구조). 한편, 소스 전극 (520) 및 드레인 전극 (522) 은, 비정질 실리콘층 (505) 의 상측에 배치되어 있다 (톱 콘택트 방식). 또한, 반도체 장치 (500) 에 있어서, 비정질 실리콘층 (505) 은, 채널 에치형이어도 되고, 채널 보호형이어도 된다.
또한, 이 도 5 에 나타낸 반도체 장치 (500) 의 예에서는, 소스 전극 (520) 과 비정질 실리콘층 (505) 사이에, 제 1 일렉트라이드 박막 (550a) 이 배치되고, 드레인 전극 (522) 과 비정질 실리콘층 (505) 사이에, 제 2 일렉트라이드 박막 (550b) 이 배치되어 있다. 단, 제 1 일렉트라이드 박막 (550a) 및 제 2 일렉트라이드 박막 (550b) 의 일방은 생략되어도 된다.
다음으로, 도 6 에는, 보텀 게이트 구조 - 보텀 콘택트 방식으로 구성된 반도체 소자의 일례를 나타낸다.
도 6 에 나타내는 바와 같이, 이 반도체 장치 (600) 는, 기판 (610) 상에, 비정질 실리콘층 (605) 과, 소스 전극 (620) 및 드레인 전극 (622) 과, 게이트 절연층 (630) 과, 게이트 전극 (624) 을 갖는다.
이 예에서는, 게이트 전극 (624) 은, 비정질 실리콘층 (605) 의 하측에 배치되어 있다 (보텀 게이트 구조). 한편, 소스 전극 (620) 및 드레인 전극 (622) 도, 비정질 실리콘층 (605) 의 하측에 배치되어 있다 (보텀 콘택트 방식).
이 도 6 에 나타낸 반도체 장치 (600) 의 예에서는, 소스 전극 (620) 과 비정질 실리콘층 (605) 사이에, 제 1 일렉트라이드 박막 (650a) 이 배치되고, 드레인 전극 (622) 과 비정질 실리콘층 (605) 사이에, 제 2 일렉트라이드 박막 (650b) 이 배치되어 있다. 단, 제 1 일렉트라이드 박막 (650a) 및 제 2 일렉트라이드 박막 (650b) 의 일방은 생략되어도 된다.
이와 같이, 반도체 장치의 구조에는 각종 양태가 존재한다. 본 발명에 있어서의 반도체 장치는, 이것들의 어떠한 양태로 구성되어도 된다. 본 발명에 있어서의 반도체 장치에서는, 이것들의 어떠한 구성에 있어서도, 소스 전극과 비정질 실리콘층의 계면, 및/또는 드레인 전극과 비정질 실리콘층의 계면에 있어서, 접촉 저항을 유의하게 억제할 수 있다는 효과가 얻어지는 것은 분명하다.
또, 본 발명에 있어서, 반도체 장치의 종류는 특별히 한정되지 않는다. 반도체 장치는, 예를 들어 도 3 ∼ 도 6 에 나타낸 박막 트랜지스터와 같은 전계 효과형 트랜지스터여도 된다.
(본 발명에 의한 반도체 장치의 제조 방법에 대해서)
다음으로, 도 7 을 참조하여, 도 3 에 나타낸 제 1 반도체 장치 (100) 의 제조 방법의 일례에 대해서 설명한다.
도 7 에는, 제 1 반도체 장치를 제조할 때의 플로의 일례를 개략적으로 나타낸다. 도 7 에 나타내는 바와 같이, 이 제조 방법은,
기판 상에 비정질 실리콘층을 형성하는 스텝 (스텝 S110) 과,
칼슘 원자 및 알루미늄 원자를 함유하는 비정질 산화물의 일렉트라이드 박막을 성막하는 스텝 (스텝 S120) 과,
소스 전극 및 드레인 전극을 형성하는 스텝 (스텝 S130) 과,
게이트 전극을 형성하는 스텝 (스텝 S140)
을 갖는다.
이하, 각 스텝에 대해서 설명한다. 또한, 이하의 설명에서는, 명확화를 위해서, 각 부재에는 도 3 에 나타낸 참조 부호를 사용한다.
(스텝 S110)
먼저, 기판 (110) 상에, 비정질 실리콘층 (105) 이 성막된다.
비정질 실리콘층 (105) 의 성막 방법은 특별히 한정되지 않고, 종래부터 실시되고 있는 방법으로, 기판 (110) 상에 비정질 실리콘층 (105) 을 성막해도 된다.
비정질 실리콘층 (105) 은, 예를 들어 일반적인 CVD 법 (플라즈마 CVD 법 등), 또는 스퍼터링법 등에 의해서 기판 (110) 상에 성막된다.
성막된 비정질 실리콘층 (105) 은 원하는 패턴으로 패턴화된다. 예를 들어, 비정질 실리콘층 (105) 은, 포토리소그래피 등을 행함으로써 원하는 패턴으로 패턴화할 수 있다.
(스텝 S120)
다음으로, 비정질 실리콘층 (105) 상에 일렉트라이드 박막이 성막된다. 이 일렉트라이드 박막은, 이후에, 제 1 일렉트라이드 박막 (150a) 및/또는 제 2 일렉트라이드 박막 (150b) 이 된다.
일례로서, 일렉트라이드 박막의 성막 방법으로서,
전자 밀도가 2.0 × 1017 ㎝-3 ∼ 2.3 × 1021 ㎝-3 인 결정질 C12A7 일렉트라이드의 타깃을 준비하는 공정 (S121) 과,
상기 타깃을 사용하여, 산소 분압이 0.1 ㎩ 미만의 분위기 하에서, 기상 증착법에 의해서, 비정질 실리콘층 상에 성막을 실시하는 공정 (S122)
을 갖는 성막 방법에 대해서 설명한다.
(스텝 S121)
먼저, 이후의 공정 S120 에서 사용되는 성막용의 타깃이 준비된다.
타깃은 결정질 C12A7 일렉트라이드로 구성된다.
(결정질 C12A7)
본원에 있어서, 「결정질 C12A7」은 12CaOㆍ7Al2O3 의 결정, 및 이와 동등한 결정 구조를 갖는 동형 화합물을 의미한다. 본 화합물의 광물명은 「마이에나이트」이다.
본 발명에 있어서의 결정질 C12A7 은, 결정 격자의 골격에 의해서 형성되는 케이지 구조가 유지되는 범위에서, C12A7 결정 골격의 Ca 원자 및/또는 Al 원자의 일부 내지 전부가 다른 원자로 치환된 화합물, 그리고 케이지 중의 프리 산소 이온의 일부 내지 전부가 다른 음이온으로 치환된 동형 화합물이어도 된다. 또한, C12A7 은 Ca12Al14O33 또는 Ca24Al28O66 으로 표기되는 경우가 있다.
동형 화합물로는 이것에 한정되는 것은 아니지만, 예를 들어 하기의 (1) ∼ (5) 의 화합물이 예시된다.
(1) 결정 중의 Ca 원자의 일부 내지 전부가, Sr, Mg 및 Ba 로 이루어지는 군에서 선택되는 1 이상의 금속 원자로 치환된 동형 화합물. 예를 들어, Ca 원자의 일부 내지 전부가 Sr 로 치환된 화합물로는 스트론튬알루미네이트 Sr12Al14O33 이 있고, Ca 와 Sr 의 혼합비가 임의로 변화된 혼정으로서 칼슘스트론튬알루미네이트 Ca12-xSrXAl14O33 (x 는 1 ∼ 11 의 정수 (整數) ; 평균치의 경우에는 0 초과 12 미만의 수) 등이 있다.
(2) 결정 중의 Al 원자의 일부 내지 전부가, Si, Ge, Ga, In 및 B 로 이루어지는 군에서 선택되는 1 이상의 원자로 치환된 동형 화합물. 예를 들어, Ca12Al10Si4O35 등을 들 수 있다.
(3) 12CaOㆍ7Al2O3 의 결정 (상기 (1), (2) 의 화합물을 포함한다) 중의 금속 원자 및/또는 비금속 원자 (단, 산소 원자를 제외한다) 의 일부가, Ti, V, Cr, Mn, Fe, Co, Ni 및 Cu 로 이루어지는 군에서 선택되는 1 이상의 원자, Li, Na 및 K 로 이루어지는 군에서 선택되는 1 이상의 알칼리 금속 원자, 또는 Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm 및 Yb 로 이루어지는 군에서 선택되는 1 이상의 희토류 원자와 치환된 동형 화합물.
(4) 케이지에 포접되어 있는 프리 산소 이온의 일부 내지 전부가, 다른 음이온으로 치환된 화합물. 다른 음이온으로는, 예를 들어 H-, H2 -, H2-, O-, O2 -, OH-, F-, Cl-, 및 S2- 로 이루어지는 군에서 선택되는 1 이상의 음이온이나, 질소 (N) 의 음이온 등이 있다.
(5) 케이지 골격의 산소의 일부가, 질소 (N) 등에 의해서 치환된 화합물.
(결정질 C12A7 일렉트라이드)
본원에 있어서, 「결정질 C12A7 일렉트라이드」란, 전술한 「결정질 C12A7」에 있어서, 케이지에 포접된 프리 산소 이온 (케이지에 포접된 다른 음이온을 갖는 경우에는 당해 음이온) 의 일부 내지 전부가 전자로 치환된 화합물을 의미한다.
결정질 C12A7 일렉트라이드에 있어서, 케이지에 포접된 전자는, 케이지에 느슨하고 속박되어 결정 속을 자유롭게 움직일 수 있다. 이 때문에, 결정질 C12A7 일렉트라이드는 도전성을 나타낸다. 특히, 모든 프리 산소 이온이 전자에 의해서 치환된 결정질 C12A7 은 [Ca24Al28O64]4＋(4e-) 로 표기되는 경우가 있다.
결정질 C12A7 일렉트라이드는, Ca 원자, Al 원자 및 O 원자를 함유하고, Ca : Al 의 몰비가 13 : 13 ∼ 11 : 15 의 범위이며, Ca : Al 의 몰비는 12.5 : 13.5 ∼ 11.5 : 14.5 의 범위인 것이 바람직하고, 12.2 : 13.8 ∼ 11.8 : 14.2 의 범위인 것이 보다 바람직하다.
결정질 C12A7 일렉트라이드제의 타깃의 제조 방법은 특별히 한정되지 않는다. 타깃은, 예를 들어 종래의 벌크상의 결정질 C12A7 일렉트라이드의 제조 방법을 이용하여 제조해도 된다. 예를 들어, 결정질 C12A7 의 소결체를, Ti, Al, Ca 또는 C 등의 환원제의 존재 하에서, 1150 ∼ 1460 ℃ 정도, 바람직하게는 1200 ∼ 1400 ℃ 정도로 가열 처리함으로써, 결정질 C12A7 일렉트라이드제의 타깃을 제조해도 된다. 결정질 C12A7 일렉트라이드의 분체를 압축하여 성형한 압분체를 타깃으로서 사용해도 된다. 결정질 C12A7 의 소결체를, 카본 및 금속 알루미늄의 존재 하에서, 소결체와 금속 알루미늄이 접촉하지 않은 상태로 유지하면서, 1230 ∼ 1415 ℃ 에서 가열 처리함으로써, 효율적으로 대면적의 결정질 C12A7 일렉트라이드제의 타깃을 제조할 수 있다.
여기서, 이 타깃, 즉 결정질 C12A7 일렉트라이드의 전자 밀도는 2.0 × 1017 ㎝-3 ∼ 2.3 × 1021 ㎝-3 의 범위이다. 결정질 C12A7 일렉트라이드의 전자 밀도는 1 × 1018 ㎝-3 이상인 것이 바람직하고, 1 × 1019 ㎝-3 이상인 것이 바람직하며, 1 × 1020 ㎝-3 이상이 보다 바람직하고, 5 × 1020 ㎝-3 이상이 더욱 바람직하고, 1 × 1021 ㎝-3 이상이 특히 바람직하다. 타깃을 구성하는 결정질 C12A7 일렉트라이드의 전자 밀도가 높을수록, 낮은 일 함수를 갖는 일렉트라이드 박막이 쉽게 얻어지게 된다. 특히, 일 함수가 3.0 eV 이하인 일렉트라이드 박막을 얻기 위해서는, 결정질 C12A7 일렉트라이드의 전자 밀도는 1.4 × 1021 ㎝-3 이상이 보다 바람직하고, 1.7 × 1021 ㎝-3 이상이 더욱 바람직하며, 2 × 1021 ㎝-3 이상이 특히 바람직하다. 특히, 모든 프리 산소 이온 (다른 음이온을 갖는 경우에는 당해 음이온) 이 전자에 의해서 치환된 경우, 결정질 C12A7 일렉트라이드의 전자 밀도는 2.3 × 1021 ㎝-3 이 된다. 결정질 C12A7 일렉트라이드의 전자 밀도가 2.0 × 1017 ㎝-3 을 밑돌면, 성막에 의해서 얻어지는 일렉트라이드 박막의 전자 밀도가 작아진다.
결정질 C12A7 일렉트라이드의 전자 밀도는, 광 흡수 측정법에 의해서 측정할 수 있다. 결정질 C12A7 일렉트라이드는 2.8 eV 부근에서 특유의 광 흡수를 갖기 때문에, 그 흡수 계수를 측정함으로써 전자 밀도를 구할 수 있다. 특히, 시료가 소결체인 경우에는, 소결체를 분쇄하여 분말로 한 후, 확산 반사법을 이용하면 간편하다.
얻어진 타깃은, 다음 공정에서 일렉트라이드 박막을 성막할 때의 원료 소스로서 사용된다.
또한, 타깃의 표면은, 사용 전에 기계적 수단 등에 의해서 연마되어도 된다. 일반적으로, 종래의 방법에 의해서 얻어진 결정질 C12A7 일렉트라이드의 벌크체는, 표면에 극히 얇은 피막 (이물질) 을 갖는 경우가 있다. 표면에 이와 같은 피막이 형성된 타깃을 그대로 사용하여 성막 처리를 실시했을 경우, 얻어지는 박막의 조성이 원하는 조성비로부터 일탈할 가능성이 있다. 그러나, 타깃 표면의 연마 처리를 실시해 둠으로써, 이와 같은 문제를 유의하게 억제할 수 있다.
(스텝 S122)
다음으로, 전술한 공정 S121 에서 제조된 타깃을 사용하여, 기상 증착법에 의해서 비정질 실리콘층 상에 성막이 행해진다.
본원에 있어서, 「기상 증착법」은 물리 기상 성막 (PVD) 법, PLD 법, 스퍼터링법 및 진공 증착법을 포함하며, 타깃 원료를 기화시키고 나서 이 원료를 기판 상에 퇴적시키는 성막 방법의 총칭을 의미한다.
「기상 증착법」중에서도 특히 스퍼터링법이 바람직하다. 스퍼터링법에서는, 대면적의 영역에 비교적 균일하게 박막을 성막할 수 있다. 또한, 스퍼터링법에는 DC (직류) 스퍼터링법, 고주파 스퍼터링법, 헬리콘파 스퍼터링법, 이온 빔 스퍼터링법 및 마그네트론 스퍼터링법 등이 포함된다.
이하, 스퍼터링법에 의해서 성막하는 경우를 예로 들어, 공정 S122 에 대해서 설명한다.
일렉트라이드 박막을 성막할 때의 피성막 기판의 온도는 특별히 한정되지 않고, 실온 ∼ 예를 들어 700 ℃ 까지의 범위의 어떠한 온도를 채용해도 된다. 또한, 일렉트라이드 박막을 성막할 때, 기판을 반드시 「적극적으로」가열할 필요는 없는 점에 유의할 필요가 있다. 단, 증착원의 복사열에 의해서, 피성막 기판의 온도가 「부수적으로」상승하는 경우는 있을 수 있다. 예를 들어, 피성막 기판의 온도는 500 ℃ 이하여도 되고, 200 ℃ 이하여도 된다.
피성막 기판을 「적극적으로」가열하지 않을 경우, 기판의 재료로서, 예를 들어 유리나 플라스틱과 같은, 700 ℃ 를 초과하는 고온측에서 내열성이 저하되는 재료를 사용하는 것이 가능해진다.
성막시의 산소 분압 (챔버 내의 산소 분압) 은 0.1 ㎩ 미만인 것이 바람직하다. 산소 분압은 0.01 ㎩ 이하인 것이 바람직하고, 1 × 10-3 Pa 이하인 것이 보다 바람직하며, 1 × 10-4 ㎩ 이하인 것이 더욱 바람직하고, 1 × 10-5 ㎩ 이하인 것이 특히 바람직하다. 산소 분압이 0.1 ㎩ 이상이 되면, 성막된 박막에 산소가 들어가 전자 밀도가 저하될 우려가 있다.
한편, 성막시의 수소 분압은 0.004 ㎩ 미만인 것이 바람직하다. 0.004 ㎩ 이상이면, 성막된 박막 중에 수소 또는 OH 성분이 들어가 일렉트라이드 박막의 전자 밀도가 저하될 가능성이 있다.
사용되는 스퍼터 가스로는 특별히 한정되지 않는다. 스퍼터 가스는 불활성 가스 또는 희가스여도 된다. 불활성 가스로는, 예를 들어 N2 가스를 들 수 있다. 또, 희가스로는, He (헬륨), Ne (네온), Ar (아르곤), Kr (크립톤) 및 Xe (크세논) 를 들 수 있다. 이것들은 단독으로 사용해도 되고, 다른 가스와 병용해도 된다. 혹은, 스퍼터 가스는 NO (일산화질소) 와 같은 환원성 가스여도 된다.
스퍼터 가스 (챔버 내의 압력) 의 압력은 특별히 한정되지 않고, 원하는 박막이 얻어지도록 자유롭게 선정할 수 있다. 특히, 스퍼터 가스 (챔버 내의 압력) 의 압력 P (Pa) 는 기판과 타깃 사이의 거리를 t (m) 로 하고, 가스 분자의 직경을 d (m) 로 했을 때,
8.9 × 10-22/(td2) ＜P ＜ 4.5 × 10-20/(td2) (3) 식
을 만족하도록 선정되어도 된다. 이 경우, 스퍼터 입자의 평균 자유 행정이 타깃 ∼ 피성막 기판 사이의 거리와 거의 동일해져, 스퍼터 입자가 잔존 산소와 반응하는 것이 억제된다. 또, 이 경우, 스퍼터링법의 장치로서, 배압 (背壓) 이 비교적 높고, 저렴하고 간이한 진공 장치를 사용하는 것이 가능해진다.
이상, 스퍼터링법을 예로 들어, 일렉트라이드 박막을 성막하는 방법에 대해서 간단하게 설명하였다. 그러나, 일렉트라이드 박막의 성막 방법은 이것에 한정되는 것이 아니고, 전술한 2 가지의 공정 (공정 S121 및 S122) 을 적절히 변경하거나, 혹은 각종 공정을 추가해도 되는 것은 분명하다.
예를 들어, 전술한 공정 S122 에 있어서, 스퍼터링법에 의해서, 일렉트라이드 박막의 성막을 개시하기 전에, 타깃에 대해서 프레스퍼터링 처리 (타깃의 드라이 에칭 처리) 가 실시되어도 된다.
프레스퍼터링 처리를 실시함으로써 타깃의 표면이 청정화되어, 그 후의 성막 처리 (본 성막) 에 있어서, 원하는 조성의 박막을 형성하는 것이 용이해진다.
예를 들어, 타깃을 장시간 사용하면, 타깃의 표면에 산소가 들어가, 타깃을 구성하는 결정질 C12A7 일렉트라이드의 전자 밀도가 저하되는 경우가 있다. 이와 같은 타깃을 사용했을 경우, 성막된 박막에서도 전자 밀도가 저하될 우려가 있다. 또, 타깃을 장시간 사용하면, 타깃 (즉 결정질 C12A7 일렉트라이드) 을 구성하는 각 성분의 스퍼터 속도의 차이에 의해서, 타깃의 조성이 최초의 조성에서 일탈할 우려가 있다. 이와 같은 타깃을 사용했을 경우, 성막된 박막에 있어서도, 조성이 원하는 값에서 일탈할 우려가 있다. 그러나, 프레스퍼터링 처리를 실시함으로써, 이와 같은 문제가 억제된다.
또한, 프레스퍼터링 처리에 사용되는 가스는, 본 성막시에 사용되는 스퍼터 가스와 동일해도 되고, 상이해도 된다. 특히, 프레스퍼터링 처리에 사용되는 가스는, He (헬륨), Ne (네온), N2 (질소), Ar (아르곤) 및/또는 NO (일산화질소) 인 것이 바람직하다.
이와 같은 방법에 의해서, 패턴화된 비정질 실리콘층 (105) 의 상부에 일렉트라이드 박막이 성막된다.
그 후, 일렉트라이드 박막을, 포토리소그래피 처리 등에 의해서 원하는 패턴으로 패턴화함으로써, 제 1 및/또는 제 2 일렉트라이드 박막 (150a, 150b) 을 형성할 수 있다.
일렉트라이드 박막은, 패턴화한 후에 열처리하는 것이 바람직하다. 열처리 온도는 300 ℃ 이상이 바람직하고, 500 ℃ 이상이 보다 바람직하다. 피막 및 피성막 기판이 견딜 수 있는 온도 이하로 하고, 700 ℃ 이하가 바람직하다. 소정 온도에 있어서의 유지 시간은 1 분 ∼ 2 시간이어도 되고, 10 분 ∼ 1 시간이어도 된다. 또, 열처리하는 타이밍은, 일렉트라이드 박막을 패턴화한 후여도 되고, 일렉트라이드 박막 상에 소스 전극 및 드레인 전극을 형성한 후 (예를 들어, 도 3 의 예) 여도 되며, 일렉트라이드 박막 상에 비정질 실리콘층을 형성한 후 (예를 들어, 도 4 의 예) 여도 된다. 열처리함으로써, 패턴화할 때 등에 일렉트라이드 박막이 데미지를 받은 경우에 회복을 도모할 수 있다.
(스텝 S130)
다음으로, 제 1 및/또는 제 2 일렉트라이드 박막 (150a, 150b) 의 상부에, 소스 전극 (120) 및 드레인 전극 (122) 이 형성된다.
소스 전극 (120) 및 드레인 전극 (122) 의 형성에는, 종래부터 실시되고 있는 각종 방법을 이용할 수 있다.
소스 전극 (120) 및 드레인 전극 (122) 을 형성하는 도전층을 성막 후, 막의 포토리소그래피 처리 등을 행함으로써, 소스 전극 (120) 및 드레인 전극 (122) 을 형성할 수 있다.
여기서, 소스 전극 (120) 은 제 1 일렉트라이드 박막 (150a) 상에 배치되고, 및/또는 드레인 전극 (122) 은 제 2 일렉트라이드 박막 (150b) 상에 배치된다.
이로써, 소스 전극 (120) 과 비정질 실리콘층 (105) 의 계면, 및/또는 드레인 전극 (122) 과 비정질 실리콘층 (105) 의 계면의 접촉 저항이 저감된다.
도 3 의 단면도에서는, 비정질 실리콘층 (105) 과 소스 전극 (102) 및/또는 드레인 전극 (122) 은 직접 접촉하는 부분이 없는 예를 모식적으로 나타내고 있다. 그러나, 본 발명에 있어서는, 일렉트라이드 박막이 존재함으로써 접촉 저항의 저감을 도모할 수 있으면, 비정질 실리콘층과 소스 전극 및/또는 드레인 전극이 직접 접촉하는 부분을 갖고 있어도 된다. 예를 들어, 비정질 실리콘층과 일렉트라이드 박막을 연속적으로 성막하고, 포토리소그래피 처리에 의해서 일괄적으로 패턴화한다. 비정질 실리콘층의 패턴의 측면은, 일렉트라이드 박막에 덮이지 않는 구성이 되기 쉽다. 다음으로, 일렉트라이드 박막 상에 소스 전극 및 드레인 전극을 형성한다. 이 때, 비정질 실리콘층의 패턴의 측면은, 소스 전극 및 드레인 전극과 접촉하는 구성으로 해도 된다.
(스텝 S140)
다음으로, 소스 전극 (120) 및 드레인 전극 (122) 을 덮도록, 게이트 절연막 (130) 이 형성된다.
게이트 절연막 (130) 은, 딥법, 스핀 코트법, 액적 토출법, 캐스트법, 스피너법, 인쇄법 등의 도포법이나, CVD 법, 스퍼터링법 등의 방법에 의해서 성막해도 된다.
그 후, 게이트 절연막 (130) 상에 게이트 전극 (124) 이 형성된다. 게이트 전극 (124) 의 형성에는, 종래부터 실시되고 있는 각종 방법을 이용할 수 있다. 예를 들어, 게이트 전극 (124) 은, 스퍼터링법 및 증착법 등에 의해서 형성되어도 된다. 게이트 전극 (124) 을 형성하는 도전층을 성막 후, 막의 포토리소그래피 처리 등을 행함으로써, 게이트 전극 (124) 을 형성할 수 있다.
이상의 공정에 의해서, 제 1 반도체 장치 (100) 를 제조할 수 있다.
또한, 이상의 기재에서는, 도 3 에 나타낸 제 1 반도체 장치 (100) 를 예로 들어, 본 발명에 의한 반도체 장치를 제조하는 방법의 일례에 대해서 설명하였다.
그러나, 동일한 방법에 의해서, 반도체 장치 (400), 반도체 장치 (500), 나아가서는 반도체 장치 (600) 를 제조할 수 있는 것은 당업자에게는 분명하다. 즉, 도 7 에 나타낸 각 스텝의 순번을 변경함으로써, 각 구성의 반도체 장치를 제조할 수 있다.
산업상 이용가능성
본 발명은, 예를 들어 전기 광학 장치와 같은 각종 전자 디바이스 등에 사용되는 반도체 장치 등에 적용할 수 있다. 예를 들어, 텔레비전 등의 디스플레이, 세탁기나 냉장고 등의 전화 제품, 휴대 전화나 컴퓨터 등의 정보 처리 기기 등의 전자 기기에 사용할 수 있다. 또, 본 발명의 반도체 장치는, 자동차나 각종 산업 기기 등이 구비하는 전자 기기에도 사용할 수 있다.
본원은 2013년 12월 26일에 출원된 일본국 특허출원 2013-268342호에 기초하는 우선권을 주장하는 것으로서, 동 일본국 출원의 전체 내용을 본원에 참조에 의해서 원용한다.
1 : 종래의 반도체 장치
5 : 비정질 실리콘층
10 : 기판
20 : 소스 전극
22 : 드레인 전극
24 : 게이트 전극
30 : 게이트 절연층
70 : 비정질 산화물의 일렉트라이드
72 : 용매 (비정질)
74 : 바이폴러론
76 : 케이지
78 : 전자 (용질)
100 : 제 1 반도체 장치
105 : 비정질 실리콘층
110 : 기판
120 : 소스 전극
122 : 드레인 전극
124 : 게이트 전극
130 : 게이트 절연층
150a, 150b : 일렉트라이드 박막
400, 500, 600 : 반도체 장치
405, 505, 605 : 비정질 실리콘층
410, 510, 610 : 기판
420, 520, 620 : 소스 전극
422, 522, 622 : 드레인 전극
424, 524, 624 : 게이트 전극
430, 530, 630 : 게이트 절연층
450a, 450b, 550a, 550b, 650a, 650b : 일렉트라이드 박막

Claims (13)

  1. 소스 전극, 드레인 전극, 게이트 전극 및 비정질 실리콘층을 갖는 반도체 장치로서,
    상기 소스 전극 및 상기 드레인 전극의 편방 또는 쌍방과 상기 비정질 실리콘층 사이에, 칼슘 원자 및 알루미늄 원자를 함유하는 비정질 산화물의 일렉트라이드 박막을 갖는 것을 특징으로 하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 일렉트라이드 박막에 있어서, 알루미늄 원자와 칼슘 원자의 몰비 (Ca/Al) 는, 0.3 ∼ 5.0 의 범위인, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 일렉트라이드 박막은 2.0 × 1017 ㎝-3 이상의 전자 밀도를 갖는, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 일렉트라이드 박막의 두께는 100 ㎚ 이하인, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 비정질 실리콘층은, 상기 소스 전극과 상기 게이트 전극 사이에 배치되거나, 또는
    상기 비정질 실리콘층은, 상기 소스 전극보다 상기 게이트 전극으로부터 먼 측에 배치되는, 반도체 장치.
  6. 소스 전극, 드레인 전극, 게이트 전극 및 비정질 실리콘층을 갖는 반도체 장치의 제조 방법으로서,
    상기 소스 전극 및 상기 드레인 전극의 편방 또는 쌍방과 상기 비정질 실리콘층 사이에, 칼슘 원자 및 알루미늄 원자를 함유하는 비정질 산화물의 일렉트라이드 박막을 형성하는 스텝
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    추가로,
    (a) 기판 상에 비정질 실리콘층을 형성하는 스텝과,
    (b) 소스 전극 및 드레인 전극을 형성하는 스텝과,
    (c) 게이트 전극을 형성하는 스텝
    을 갖고,
    상기 (a) 스텝과 상기 (b) 스텝 사이에, 상기 소스 전극 및 상기 드레인 전극의 편방 또는 쌍방과 상기 비정질 실리콘층 사이에, 칼슘 원자 및 알루미늄 원자를 함유하는 비정질 산화물의 일렉트라이드 박막을 형성하는 스텝을 실시하는 제조 방법.
  8. 제 6 항에 있어서,
    추가로,
    (a) 기판 상에 소스 전극 및 드레인 전극을 형성하는 스텝과,
    (b) 비정질 실리콘층을 형성하는 스텝과,
    (c) 게이트 전극을 형성하는 스텝
    을 갖고,
    상기 (a) 스텝과 상기 (b) 스텝 사이에, 상기 소스 전극 및 상기 드레인 전극의 편방 또는 쌍방과 상기 비정질 실리콘층 사이에, 칼슘 원자 및 알루미늄 원자를 함유하는 비정질 산화물의 일렉트라이드 박막을 형성하는 스텝을 실시하는 제조 방법.
  9. 제 6 항에 있어서,
    추가로,
    (a) 기판 상에 게이트 전극을 형성하는 스텝과,
    (b) 비정질 실리콘층을 형성하는 스텝과,
    (c) 소스 전극 및 드레인 전극을 형성하는 스텝
    을 갖고,
    상기 (b) 스텝과 상기 (c) 스텝 사이에, 상기 소스 전극 및 상기 드레인 전극의 편방 또는 쌍방과 상기 비정질 실리콘층 사이에, 칼슘 원자 및 알루미늄 원자를 함유하는 비정질 산화물의 일렉트라이드 박막을 형성하는 스텝을 실시하는 제조 방법.
  10. 제 6 항에 있어서,
    추가로,
    (a) 기판 상에 게이트 전극을 형성하는 스텝과,
    (b) 소스 전극 및 드레인 전극을 형성하는 스텝과,
    (c) 비정질 실리콘층을 형성하는 스텝
    을 갖고,
    상기 (b) 스텝과 상기 (c) 스텝 사이에, 상기 소스 전극 및 상기 드레인 전극의 편방 또는 쌍방과 상기 비정질 실리콘층 사이에, 칼슘 원자 및 알루미늄 원자를 함유하는 비정질 산화물의 일렉트라이드 박막을 형성하는 스텝을 실시하는 제조 방법.
  11. 제 6 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 일렉트라이드 박막에 있어서, 알루미늄 원자와 칼슘 원자의 몰비 (Ca/Al) 는, 0.3 ∼ 5.0 의 범위인 제조 방법.
  12. 제 6 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 일렉트라이드 박막은 2.0 × 1017 ㎝-3 이상의 전자 밀도를 갖는 제조 방법.
  13. 제 6 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 일렉트라이드 박막의 두께는 100 ㎚ 이하인 제조 방법.
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