TW201526118A - 半導體裝置及半導體裝置之製造方法 - Google Patents

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Naomichi Miyakawa
Kazuhiro Ito
Satoru Watanabe
Akira Mitsui
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Abstract

本發明之半導體裝置之特徵在於：其係包括源極電極、汲極電極、閘極電極及非晶質矽層者，且於上述源極電極及上述汲極電極之一者或兩者與上述非晶質矽層之間具有包含鈣原子及鋁原子之非晶質氧化物之電子化物之薄膜。

Description

半導體裝置及半導體裝置之製造方法
本發明係關於一種半導體裝置及半導體裝置之製造方法。
近年來，藉由於絕緣基板上成膜源極、汲極及閘極等各電極、以及半導體層而構成之薄膜電晶體等半導體裝置被關注(例如專利文獻1)。此種半導體裝置可應用於例如光電裝置般之各種電子器件等。
先前技術文獻 專利文獻
專利文獻1：日本專利特開2007-123861號公報
於上述般之半導體裝置中，為了實現進一步之高性能化及高功能化而要求進一步降低源極電極與半導體層之間、及汲極電極與半導體層之間之接觸電阻。
本發明係鑒於此種背景而完成者，且本發明之目的在於提供一種與先前相比實現了高性能化及高功能化之半導體裝置。又，本發明之目的在於提供一種製造此種半導體裝置之方法。
於本發明中提供一種半導體裝置，該半導體裝置之特徵在於：其係包括源極電極、汲極電極、閘極電極及非晶質矽層者，且於上述源極電極及上述汲極電極之一者或兩者與上述非晶質矽 層之間具有包含鈣原子及鋁原子之非晶質氧化物之電子化物之薄膜。
此處，於本發明之半導體裝置中，亦可為於上述電子化物之薄膜中，鋁原子與鈣原子之莫耳比(Ca/Al)為0.3~5.0之範圍。
又，本發明之半導體裝置中，亦可為上述電子化物之薄膜具有2.0×1017cm-3以上之電子密度。
又，於本發明之半導體裝置中，亦可為上述電子化物之薄膜之厚度為100nm以下。
又，於本發明之半導體裝置中，亦可為上述非晶質矽層配置於上述源極電極與上述閘極電極之間、或上述非晶質矽層配置於較上述源極電極距上述閘極電極更遠之側。
進而，於本發明中提供一種半導體裝置之製造方法，該半導體裝置之製造方法之特徵在於：其係製造包括源極電極、汲極電極、閘極電極及非晶質矽層之半導體裝置之方法，且包括如下步驟： (1)於上述源極電極及上述汲極電極之一者或兩者與上述非晶質矽層之間形成包含鈣原子及鋁原子之非晶質氧化物之電子化物之薄膜。
此處，亦可為，本發明之製造方法進而包括：(a)於基板上形成非晶質矽層之步驟；(b)形成源極電極及汲極電極之步驟；及(c)形成閘極電極之步驟；且上述(1)之步驟係於上述(a)之步驟與上述(b)之步驟之間實施。
又，亦可為，本發明之製造方法進而包括：(a)於基板上形成源極電極及汲極電極之步驟；(b)形成非晶質矽層之步驟；及(c)形成閘極電極之步驟；且 上述(1)之步驟係於上述(a)之步驟與上述(b)之步驟之間實施。
又，亦可為，本發明之製造方法進而包括：(a)於基板上形成閘極電極之步驟；(b)形成非晶質矽層之步驟；及(c)形成源極電極及汲極電極之步驟；且上述(1)之步驟係於上述(b)之步驟與上述(c)之步驟之間實施。
又，亦可為，本發明之製造方法進而包括：(a)於基板上形成閘極電極之步驟；(b)形成源極電極及汲極電極之步驟；及(c)形成非晶質矽層之步驟；且上述(1)之步驟係於上述(b)之步驟與上述(c)之步驟之間實施。
又，本發明之製造方法中，亦可為於上述電子化物之薄膜中，鋁原子與鈣原子之莫耳比(Ca/Al)為0.3~5.0之範圍。
又，於本發明之製造方法中，亦可為上述電子化物之薄膜具有2.0×1017cm-3以上之電子密度。
又，於本發明之製造方法中，亦可為上述電子化物之薄膜之厚度為100nm以下。
再者，於本案中，亦將「包含鈣原子及鋁原子之非晶質氧化物之電子化物」簡稱為「非晶質氧化物之電子化物」，將「包含鈣原子及鋁原子之非晶質氧化物之電子化物之薄膜」簡稱為「電子化物之薄膜」。
於本發明中可提供一種與先前相比實現了高性能化及高功能化之半導體裝置。又，於本發明中可提供一種製造此種半導體裝置之方法。
1‧‧‧先前之半導體裝置
5‧‧‧非晶質矽層
10‧‧‧基板
20‧‧‧源極電極
22‧‧‧汲極電極
24‧‧‧閘極電極
30‧‧‧閘極絕緣層
70‧‧‧非晶質氧化物之電子化物
72‧‧‧溶劑(非晶質)
74‧‧‧雙極子
76‧‧‧籠
78‧‧‧電子(溶質)
100‧‧‧第1半導體裝置
105‧‧‧非晶質矽層
110‧‧‧基板
120‧‧‧源極電極
122‧‧‧汲極電極
124‧‧‧閘極電極
130‧‧‧閘極絕緣層
150a‧‧‧電子化物之薄膜
150b‧‧‧電子化物之薄膜
400‧‧‧半導體裝置
405‧‧‧非晶質矽層
410‧‧‧基板
420‧‧‧源極電極
422‧‧‧汲極電極
424‧‧‧閘極電極
430‧‧‧閘極絕緣層
450a‧‧‧電子化物之薄膜
450b‧‧‧電子化物之薄膜
500‧‧‧半導體裝置
505‧‧‧非晶質矽層
510‧‧‧基板
520‧‧‧源極電極
522‧‧‧汲極電極
524‧‧‧閘極電極
530‧‧‧閘極絕緣層
550a‧‧‧電子化物之薄膜
550b‧‧‧電子化物之薄膜
600‧‧‧半導體裝置
605‧‧‧非晶質矽層
610‧‧‧基板
620‧‧‧源極電極
622‧‧‧汲極電極
624‧‧‧閘極電極
630‧‧‧閘極絕緣層
650a‧‧‧電子化物之薄膜
650b‧‧‧電子化物之薄膜
S110‧‧‧步驟
S120‧‧‧步驟
S130‧‧‧步驟
S140‧‧‧步驟
圖1係概略性表示先前之半導體裝置之構成之剖面圖。
圖2係表示非晶質氧化物之電子化物之概念性結構之模式圖。
圖3係概略性表示本發明之一實施例之半導體裝置之構成之剖面圖。
圖4係模式性表示以頂閘極構造-底部接觸方式構成之本發明之半導體裝置之一例之剖面圖。
圖5係模式性表示以底閘極構造-頂部接觸方式構成之本發明之半導體裝置之一例之剖面圖。
圖6係模式性表示以底閘極構造-底部接觸方式構成之本發明之半導體裝置之一例之剖面圖。
圖7係模式性表示製造本發明之一實施例之半導體裝置時之流程之一例之圖。
以下，參照圖式對本發明之一實施形態詳細地進行說明。
首先，為了更好地理解本發明之特徵，參照圖1對先前之半導體裝置之構成簡單地進行說明。
於圖1中表示先前之半導體裝置之概略剖面。
如圖1所示，先前之半導體裝置1包括基板10、非晶質矽層5、源極電極20、汲極電極22、及閘極電極24。
非晶質矽層5配置於基板10之上部，且源極電極20及汲極電極22配置於非晶質矽層5之上部。於源極電極20及汲極電極22之上部隔著閘極絕緣層30配置有閘極電極24。
此種半導體裝置1可利用於例如液晶面板或電子紙等般之光電裝置、及發光顯示裝置等。
此處，於先前之半導體裝置1中，為了實現進一步之高性能化及高功能化而要求降低源極電極20與非晶質矽層5之界面、及汲極電極 11與非晶質矽層5之界面之接觸電阻。其原因在於，若於該界面之接觸電阻增大，則半導體裝置1之動作特性降低。
一般而言，於抑制於金屬製之源極電極20/汲極電極22與非晶質矽層5之界面之接觸電阻時，有效地利用歐姆接合。所謂歐姆接合係指以不於非晶質矽層側形成空間電荷層之方式使金屬與半導體接合之狀態，於該情形時，於金屬/半導體界面不會產生整流性(即，電子向兩方向流動)。
然而，為了於金屬製之源極電極20/汲極電極22與非晶質矽層5之界面體現此種歐姆接合，而必須使源極電極20/汲極電極22之功函數小於非晶質矽層5之功函數。然而，通常具有此種功函數之金屬材料並不多。又，功函數較低之金屬呈活性且反應性較高，而容易與其他成分形成反應層，故而難以使低功函數之金屬與非晶質矽層直接接合。因此，於此種對策中會產生源極電極20/汲極電極22之材質被較大限制之問題。
另一方面，於金屬製之源極電極20/汲極電極22之功函數大於非晶質矽層5之情形時，於金屬/非晶質矽之界面形成有肖特基能障。於該情形時，考慮儘可能使產生於非晶質矽側之空間電荷層較薄，並藉由穿隧效應抑制接觸電阻。然而，為了使空間電荷層薄，而必須顯著提高非晶質矽層內之載子密度。因此，該方法亦存在無法成為現實性應對方法之情形。
相對於此，於本發明中提供一種半導體裝置，該半導體裝置之特徵在於：其係包括源極電極、汲極電極、閘極電極及非晶質矽層者，且於上述源極電極及上述汲極電極之一者或兩者與上述非晶質矽層之間具有包含鈣原子及鋁原子之非晶質氧化物之電子化物之薄膜。
本發明之半導體裝置具有如下特徵：於上述源極電極及上述汲 極電極之一者或兩者與上述非晶質矽層之間配置有包含鈣原子及鋁原子之非晶質氧化物之電子化物之薄膜。
此處，包含鈣原子及鋁原子之非晶質氧化物之電子化物之薄膜具有如下特徵：表現半導體之電氣特性，且功函數相對較小。例如，該薄膜之功函數為2.4eV~4.5eV之範圍(例如2.8eV~3.2eV)。又，該薄膜具有電子密度較高之特徵。薄膜之電子密度例如為2.0×1017cm-3~2.3×1021cm-3之範圍。
於本發明之半導體裝置中，因存在此種薄膜，故可使上述源極電極及上述汲極電極之一者或兩者與上述非晶質矽層之間之接觸電阻顯著降低。因此，於本發明中，可提供一種與先前相比具有較高之動作特性之半導體裝置。
本發明於源極電極之功函數及汲極電極之功函數大於非晶質矽層之功函數之情形時，更加奏效。
如上述般，藉由使源極電極及汲極電極之功函數低於非晶質矽層，可體現歐姆接合。然而，功函數較低之金屬呈活性且反應性較高，而容易與其他成分形成反應層，故而難以體現歐姆接合。本發明之電子化物之薄膜雖具有較低之功函數，但亦具有較高之化學耐久性，進而具有較高之載子密度(電子密度)。因此，可於非晶質矽層與電子化物之薄膜之間體現歐姆接合，並可於源極電極及汲極電極(金屬)之間體現穿隧效應。其結果，可提供一種能使源極電極及汲極電極之一者或兩者與非晶質矽層之間之接觸電阻顯著降低且與先前相比高性能之半導體裝置。
電子化物之薄膜之功函數較佳為小於非晶質矽層之功函數。非晶質矽層之功函數與電子化物之薄膜之功函數之差較佳為超過0eV~3.0eV，更佳為0.1eV~2.5eV，進而較佳為0.5eV~2.0eV。藉由具有此種功函數之差，可容易地體現歐姆接合，並可使接觸電阻顯著降 低。
例如，非晶質矽層之功函數為4.2eV。於應用鋁(Al)作為源極電極及汲極電極時，包含Al之源極電極及汲極電極之功函數為4.1eV。於該情形時，若使源極電極及汲極電極之一者或兩者與非晶質矽層直接接合，則會產生反應層而難以體現歐姆接合。相對於此，於本發明中，於源極電極及汲極電極之一者或兩者與非晶質矽層之間配置包含鈣原子及鋁原子之非晶質氧化物之電子化物之薄膜。該電子化物之薄膜之功函數為2.4eV~4.5eV之範圍，例如可設定為2.8eV~3.2eV之範圍，且可設定為充分低於非晶質矽層之功函數。並且，該電子化物之薄膜化學性穩定，故而難以形成反應層。又，於源極電極及汲極電極(金屬)與電子化物之薄膜之界面，由於電子化物之薄膜之電子密度較高，故而藉由穿隧效應而接觸電阻降低。因此，容易體現歐姆接合，且可降低源極電極及汲極電極之一者或兩者與非晶質矽層之間之接觸電阻。其結果，可提供一種較先前高性能之半導體裝置。
又，於將電子化物之薄膜中之電子親和力與功函數之差設為△F且將非晶質矽層中之電子親和力與功函數之差設為△B之情形時，△F與△B之差較佳為接近0。例如，△F與△B之差之絕對值較佳為0.5以下，更佳為0.3以下，進而較佳為0。藉由極力縮小△F與△B之差之絕對值，於接合非晶質矽層與電子化物之薄膜時，各者之傳導帶之底部之能階一致，故而可降低非晶質矽層與電子化物之薄膜之間之接觸電阻。於電子化物之薄膜之電子親和力約為2.5eV、功函數約為3.0eV之情形時，△F約為0.5eV。於非晶質矽層之電子親和力約為3.9eV、功函數約為4.2eV~4.8eV之情形時，△B為0.3eV~0.9eV。於該情形時，△F與△B之差變成約0.4以下，可實現極低之接觸電阻。藉由降低非晶質矽層與電子化物之薄膜之間之接觸電阻，可降低源極電極及汲極電極之一者或兩者與非晶質矽層之間之接觸電阻。其結果，可提供 一種較先前高性能之半導體裝置。
電子化物之薄膜亦可具有較高之離子化電位。該電子化物之薄膜之離子化電位可為7.0eV~9.0eV，亦可為7.5eV~8.5eV。
又，電子化物之薄膜之離子化電位較佳為大於非晶質矽層之離子化電位。電子化物之薄膜與非晶質矽層之離子化電位之差可為1.1eV~3.5eV，亦可為1.3eV~3.3eV，還可為1.6eV~3.0eV。
又，電子化物之薄膜之離子化電位與功函數之差更佳為大於非晶質矽層之離子化電位與功函數之差。例如，將電子化物之薄膜之離子化電位(IP)與功函數(WF)之差(IP-WF)設為△E。將非晶質矽層之離子化電位(IP)與功函數(WF)之差設為△A。該兩者之差(△E-△A)較佳為1.3eV~5.8eV，更佳為2.0eV~5.0eV，尤佳為2.5eV~4.5eV。
例如，於本發明之半導體裝置為薄膜場效型電晶體之情形時，存在於電晶體斷開時(於閘極電壓為0或施加負電壓作為閘極電壓之情形時)電洞向源極電極傳導而產生斷態電流(漏電流)之情形。斷態電流之產生有引起消耗電力之增加等之虞。
然而，若如上述般電子化物之薄膜具有較高之離子化電位，進而相對於非晶質矽層而離子化電位足夠大，尤其是相對於非晶質矽層而離子化電位與功函數之差足夠大，則可獲得優異之電洞阻擋效果。其原因在於，上述之電子化物之薄膜之離子化電位之差(△E)、與非晶質矽層之離子化電位與功函數之差(△A)之差(△E-△A)成為電洞傳導之能量障壁。藉由具有足夠高之能量障壁，可阻擋電洞傳導，從而可抑制斷態電流。
再者，於如圖1所示之先前之半導體裝置1中，已知有於源極電極20及汲極電極22之一者或兩者與非晶質矽層5之間設置有高濃度地摻雜有n型雜質元素之非晶質矽層(n+非晶質矽層)之構成。n+非晶質矽層與雜質元素之摻雜濃度相應地其功函數小於未摻雜有雜質元素之非 晶質矽層，但離子化電位本身不變。因此，能量障壁(n+非晶質矽層之離子化電位與功函數之差、與非晶質矽層之離子化電位與功函數之差之差)最高僅為0.5eV左右。
相對於此，藉由於源極電極及汲極電極之一者或兩者與非晶質矽層之間配置上述般之具有較高之離子化電位之電子化物之薄膜，可進一步降低斷態電流。
(關於用語之定義)
此處，預先對包含於本發明之半導體裝置中之與「包含鈣原子及鋁原子之非晶質氧化物之電子化物之薄膜」相關之用語進行說明。
(非晶質氧化物之電子化物)
於本案中，「包含鈣原子及鋁原子之非晶質氧化物之電子化物」、即「非晶質氧化物之電子化物」係指包含將包含鈣原子、鋁原子及氧原子之非晶質作為溶劑並將電子作為溶質之溶合之非晶質固體物質。非晶質氧化物中之電子係作為陰離子而動作。電子亦可作為雙極子而存在。
於圖2中概念性地表示非晶質氧化物之電子化物之結構。
如圖2所示，非晶質氧化物之電子化物70係以於包含由鈣原子、鋁原子及氧原子構成之非晶質之溶劑72中分散有被稱為雙極子74之特徵性部分結構之狀態而存在。雙極子74構成為2個籠76相鄰，進而於各個籠76包含有電子(溶質)78。其中，非晶質氧化物之狀態並不限定於上述情形，亦可於一個籠76包藏有2個電子(溶質)78。又，亦可為該等籠複數個凝集後之狀態，由於亦可將凝集後之籠視為微結晶，故於本發明中亦將於非晶質中包含有微結晶之狀態視為非晶質。
於本發明中，非晶質氧化物之電子化物亦可於保持有雙極子之籠結構之範圍內，除鈣原子、鋁原子、氧原子之外，包含選自由Sr、Mg、Ba、Si、Ge、Ga、In、及B所組成之群中之1種以上之原子。 又，亦可包含選自由Ti、V、Cr、Mn、Fe、Co、Ni、及Cu所組成之群中之1種以上之原子、選自由Li、Na、及K所組成之群中之1種以上之原子、或選自由Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、及Yb所組成之群中之1種以上之原子。
又，於本發明中，非晶質氧化物之電子化物亦可為包藏於2個籠中之2個電子被置換為其他陰離子之化合物。作為其他陰離子，例如可列舉選自由H-、H2 -、H2-、O-、O2 -、OH-、F-、Cl-、及S2-所組成之群中之1種以上之陰離子。
(電子化物之薄膜)
電子化物之薄膜表現半導體之電氣特性，且具有較低之功函數。功函數可為2.4eV~4.5eV，較佳為2.8eV~3.2eV。又，電子化物之薄膜具有較高之離子化電位。離子化電位可為7.0eV~9.0eV，亦可為7.5eV~8.5eV。
雙極子於光子能量為1.55eV~3.10eV之可見光之範圍內幾乎無光吸收，於4.6eV附近表現光吸收。因此，本發明之電子化物之薄膜於可見光中為透明。又，藉由測定薄膜樣品之光吸收特性並測定4.6eV附近之光吸收係數，可確認於薄膜樣品中是否存在雙極子、即薄膜樣品是否具有非晶質氧化物之電子化物。
於本發明中，電子化物之薄膜中之鋁原子與鈣原子之莫耳比(Ca/Al)較佳為0.3~5.0之範圍。若為0.3以上，則可保持較高之電子密度。又，若為5.0以下，則薄膜之耐久性優異。更佳為0.55~1.2之範圍，尤佳為0.6~1.00之範圍。薄膜之組成分析可藉由XPS(X-ray Photoelectron Spectrum，X射線光電子光譜)法、EPMA(Electron Probe Micro-analyser，電子探針微量分析)法或EDX(Energy Dispersive X-ray -analysis，能量色散X射線分析)法等進行。於膜厚為100nm以下之情形時，可藉由XPS法分析，於50nm以上之情形時，可藉由EPMA法分 析，於3μm以上之情形時，可藉由EDX法分析。
關於本發明中之電子化物之薄膜，若進行X射線繞射之測定，則不會觀察到波峰，而僅會觀察到暈圈。於本發明中，電子化物之薄膜亦可包含微結晶。於薄膜內是否含有微結晶例如係根據薄膜之剖面TEM(Transmission Electron Microscopy，透過型電子顯微鏡)照片等而判斷。結晶狀態下之組成係由12CaO‧7Al2o3、CaO‧Al2O3、3CaO‧Al2O3等表示。
於本發明中，於電子化物之薄膜中，於上述4.6eV之位置之光吸收值可為100cm-1以上，亦可為200cm-1以上。
於本發明中，電子化物之薄膜較佳為於電子密度為2.0×1017cm-3以上且2.3×1021cm-3以下之範圍內包含電子。電子密度更佳為1.0×1018cm-3以上，進而較佳為1×1019cm-3以上，尤佳為1×1020cm-3以上。
再者，電子化物之薄膜之電子密度可藉由碘滴定法測定。附帶而言，電子化物之薄膜中之雙極子之密度可藉由將所測定出之電子密度乘以1/2而推算。
該碘滴定法係如下方法：將電子化物之薄膜之樣品浸漬於5mol/l之碘水溶液中，添加鹽酸使其溶解後，利用硫代硫酸鈉滴定檢測包含於該溶液中之未反應碘之量。於該情形時，因樣品之溶解，碘水溶液中之碘藉由以下之反應而離子化：I2+2e-→2I- (1)式
又，於利用硫代硫酸鈉滴定碘水溶液之情形時，藉由下述(2)式之反應而將未反應之碘變化為碘化鈉：2Na2S2O3+I2→2NaI+Na2S4O6 (2)式
藉由自最初之溶液中所存在之碘量減去利用(2)式滴定檢測出之碘量，推算於(1)式之反應中所消耗之碘量。藉此，可測定電子化物之薄膜之樣品中之電子密度。
於本發明中，電子化物之薄膜之膜厚並不限定於此，例如，亦可為100nm以下，較佳為10nm以下，更佳為5nm以下。亦可為0.5nm以上。
電子化物之薄膜因籠中之電子之跳躍傳導而具有導電性。本發明之電子化物之薄膜之於室溫下之直流導電率可為10-11S‧cm-1~10-1S‧cm-1，又，亦可為10-7S‧cm-1~10-3S‧cm-1。
有電子化物之薄膜除雙極子74之外，亦具有於氧缺陷中捕獲有一個電子之F+中心作為部分結構之情形。F+中心構成為1個電子被複數個Ca2+離子包圍，且不具有籠。F+中心以3.3eV為中心，於1.55eV~3.10eV之可見光之範圍內具有光吸收。
若F+中心之濃度未達5×1018cm-3，則薄膜之透明性提高，故而較佳。F+中心之濃度更佳為1×1018cm-3以下，進而較佳為1×1017cm-3以下。再者，F+中心之濃度可藉由ESR(Electron Spin Resonance，電子自旋共振)中之g值1.998之信號強度而測定。
於電子化物之薄膜中，3.3eV之位置中之光吸收係數相對於4.6eV之光子能量位置中之光吸收係數之比亦可為0.35以下。
電子化物之薄膜與多結晶薄膜相比，不具有晶界，故平坦性優異。本發明之電子化物之薄膜之表面之平方平均面粗糙度(RMS)可為0.1nm~10nm，又，亦可為0.2nm~5nm。若RMS為2nm以下，則元件之特性提高，故而更佳。又，若RMS為10nm以上，則有元件之特性降低之虞，故而需要追加研磨步驟等。上述之RMS例如可使用原子力顯微鏡而測定。
電子化物之薄膜之組成可與12CaO‧7Al2O3之化學計量比不同，亦可與製造時所使用之靶之組成比不同。
(關於本發明之一實施例之半導體裝置)
繼而，參照圖3對本發明之一實施例之半導體裝置進行說明。於 圖3中模式性表示本發明之一實施例之半導體裝置(第1半導體裝置)100之剖面。
如圖3所示，第1半導體裝置100包括基板110、非晶質矽層105、源極電極120、汲極電極122、及閘極電極124。
非晶質矽層105配置於基板110之上部，源極電極120及汲極電極122配置於非晶質矽層105之上部。於源極電極120及汲極電極122之上部隔著閘極絕緣層130配置閘極電極124。
此處，第1半導體裝置100具有如下特徵：於源極電極120與非晶質矽層105之間、及/或汲極電極122與非晶質矽層105之間配置有包含鈣原子及鋁原子之非晶質氧化物之電子化物之薄膜(電子化物之薄膜)150。
例如，於圖3之例中，於源極電極120與非晶質矽層105之間配置有第1電子化物之薄膜150a，且於汲極電極122與非晶質矽層105之間配置有第2電子化物之薄膜150b。
如上述般，此種電子化物之薄膜150a、150b具有功函數較小且電子密度較高之特徵。
因此，於在源極電極120與非晶質矽層105之間配置有第1電子化物之薄膜150a之情形時，獲得可顯著抑制源極電極120與非晶質矽層105之界面之接觸電阻之效果。同樣地，於在汲極電極122與非晶質矽層105之間配置有第2電子化物之薄膜150b之情形時，可顯著抑制汲極電極122與非晶質矽層105之界面之接觸電阻。
因此，第1半導體裝置100與先前相比，可顯著地發揮較高之動作特性。
(關於半導體裝置100之構成構件)
繼而，對構成半導體裝置100之各構件簡單地進行說明。
(基板110)
基板110之材質並無特別限定。基板110亦可為例如玻璃基板、陶瓷基板、塑膠基板、及樹脂基板等絕緣基板。
或者，基板110亦可為半導體基板及金屬基板，且於表面形成有絕緣層。
(非晶質矽層105)
非晶質矽層105只要包含普通之非晶質矽即可。非晶質矽層105亦可包含例如氫氧化非晶質矽。又，非晶質矽層105較佳為本徵半導體。
(源極電極120、汲極電極122)
源極電極120及汲極電極122之材質只要具有導電性則並無特別限定。源極電極120及汲極電極122亦可由例如金屬構成。
源極電極120及汲極電極122亦可為包含自例如Al、Ag、Au、Cr、Cu、Ta、Ti、Mo、及W選定之至少一種元素之合金。源極電極120及汲極電極122亦可包含例如ITO(Indium Tin Oxides，氧化銦錫)、銻氧化物(Sb2O3)、錫氧化物(ZrO2)、錫氧化物(SnO2)、鋅氧化物(ZnO)、IZO(Indium Zinc Oxide，氧化銦鋅)、AZO(ZnO-Al2O3：摻雜有鋁之鋅氧化物)、GZO(ZnO-Ga2O3：摻雜有鎵之鋅氧化物)、Nb摻雜TiO2、Ta摻雜TiO2、及IWZO(In2O3-WO3-ZnO：摻雜有三氧化鎢及氧化鋅之銦氧化物)等金屬氧化物材料。
非晶質矽層105之功函數可為3.5eV~4.8eV，亦可為3.9eV~4.5eV。
非晶質矽層105之載子密度亦可為109cm-3~1019cm-3，較佳為1015cm-3~1018cm-3。
(閘極電極124)
閘極電極124之材質只要具有導電性則並無特別限定。
閘極電極124亦可為選自例如Al、Ag、Au、Cr、Cu、Ta、Ti、 Mo、及W之元素、或以該等元素為成分之金屬或者合金、或將上述元素組合而成之合金等。閘極電極124亦可包含例如ITO、銻氧化物(Sb2O3)、錫氧化物(ZrO2)、錫氧化物(SnO2)、鋅氧化物(ZnO)、IZO(Indium Zinc Oxide)、AZO(ZnO-Al2O3：摻雜有鋁之鋅氧化物)、GZO(ZnO-Ga2O3：摻雜有鎵之鋅氧化物)、Nb摻雜TiO2、Ta摻雜TiO2、及IWZO(In2O3-WO3-ZnO：摻雜有三氧化鎢及氧化鋅之銦氧化物)等金屬氧化物材料。
閘極絕緣層130亦可包含氧化矽、氮化矽、包含氮之氧化矽及包含氧之氮化矽等無機絕緣材料或丙烯酸系樹脂或聚醯亞胺等有機絕緣材料。
或者，閘極絕緣層130亦可由如下所謂之矽氧烷系之材料構成，該材料係由矽與氧之鍵構成骨架結構，且具有至少包含氫之有機基(例如烷基、芳基)、氟基作為取代基。
閘極絕緣層130可為單層，亦可由2層以上構成。
(關於半導體裝置之構造)
圖3所示之第1半導體裝置100係以所謂之頂閘極構造-頂部接觸方式構成。然而，構成半導體裝置之各構件之配置構造並不限定於此。
此處，於半導體裝置之構成構件之配置構造中存在例如(i)頂閘極構造-頂部接觸方式、(ii)頂閘極構造-底部接觸方式、(iii)底閘極構造-頂部接觸方式、及(iii)底閘極構造-底部接觸方式等。
以下，對該等配置構造簡單地進行說明。
於上述之圖3中表示以頂閘極構造-頂部接觸方式構成之半導體裝置100之一例。
如圖3所示，於該半導體裝置100中，閘極電極124配置於非晶質矽層105之上部(頂閘極構造)，源極電極120及汲極電極122亦配置於非晶質矽層105之上部(頂部接觸方式)。再者，於半導體裝置100中， 非晶質矽層105可為通道蝕刻型，亦可為通道保護型。
繼而，於圖4中表示以頂閘極構造-底部接觸方式構成之半導體裝置之一例。
如圖4所示，該半導體裝置400包括形成於基板410上之非晶質矽層405、源極電極420及汲極電極422、閘極絕緣層430、及閘極電極424。
於該例中，閘極電極424配置於非晶質矽層405之上部(頂閘極構造)。另一方面，源極電極420及汲極電極422配置於非晶質矽層405之下側(底部接觸方式)。
再者，於該圖4所示之半導體裝置400之例中，於源極電極420與非晶質矽層405之間配置有第1電子化物之薄膜450a，於汲極電極422與非晶質矽層405之間配置有第2電子化物之薄膜450b。其中，第1電子化物之薄膜450a及第2電子化物之薄膜450b之一者亦可省略。
繼而，於圖5中表示以底閘極構造-頂部接觸方式構成之半導體元件之一例。
如圖5所示，該半導體裝置500係於基板510上包括非晶質矽層505、源極電極520及汲極電極522、閘極絕緣層530、及閘極電極524。
於該例中，閘極電極524配置於非晶質矽層505之下側(底閘極構造)。另一方面，源極電極520及汲極電極522配置於非晶質矽層505之上側(頂部接觸方式)。再者，於半導體裝置500中，非晶質矽層505可為通道蝕刻型，亦可為通道保護型。
再者，於該圖5所示之半導體裝置500之例中，於源極電極520與非晶質矽層505之間配置有第1電子化物之薄膜550a，於汲極電極522與非晶質矽層505之間配置有第2電子化物之薄膜550b。其中，第1電子化物之薄膜550a及第2電子化物之薄膜550b之一者亦可省略。
繼而，於圖6中表示以底閘極構造-底部接觸方式構成之半導體元件之一例。
如圖6所示，該半導體裝置600係於基板610上包括非晶質矽層605、源極電極620及汲極電極622、閘極絕緣層630、及閘極電極624。
於該例中，閘極電極624配置於非晶質矽層605之下側(底閘極構造)。另一方面，源極電極620及汲極電極622亦配置於非晶質矽層605之下側(底部接觸方式)。
於該圖6所示之半導體裝置600之例中，於源極電極620與非晶質矽層605之間配置有第1電子化物之薄膜650a，且於汲極電極622與非晶質矽層605之間配置有第2電子化物之薄膜650b。其中，第1電子化物之薄膜650a及第2電子化物之薄膜650b之一者亦可省略。
如上述般，半導體裝置之構造存在各種形態。本發明中之半導體裝置可以該等任一形態構成。於本發明中之半導體裝置中明確可知，於該等任一構成中均可獲得如下效果，即，可於源極電極與非晶質矽層之界面、及/或汲極電極與非晶質矽層之界面顯著地抑制接觸電阻。
又，於本發明中，半導體裝置之種類並無特別限定。半導體裝置亦可為例如圖3~圖6所示之薄膜電晶體般之場效型電晶體。
(關於本發明之半導體裝置之製造方法)
繼而，參照圖7對圖3所示之第1半導體裝置100之製造方法之一例進行說明。
於圖7中概略性表示製造第1半導體裝置時之流程之一例。如圖7所示，該製造方法包括：於基板上形成非晶質矽層之步驟(步驟S110)，形成包含鈣原子及鋁原子之非晶質氧化物之電子化物之薄膜之 步驟(步驟S120)，形成源極電極及汲極電極之步驟(步驟S130)，及形成閘極電極之步驟(步驟S140)。
以下，對各步驟進行說明。再者，於以下之說明中，為了明確化而對各構件使用圖3所示之參照符號。
(步驟S110)
首先，於基板110上成膜非晶質矽層105。
非晶質矽層105之成膜方法並無特別限定，亦可利用自先前以來實施之方法於基板110上成膜非晶質矽層105。
非晶質矽層105係藉由例如普通之CVD(Chemical Vapor Deposition，化學氣相沈積)法(電漿CVD法等)、或濺鍍法等而成膜於基板110上。
成膜後之非晶質矽層105被圖案化成所需之圖案。例如，非晶質矽層105可藉由進行光微影法等而圖案化成所需之圖案。
(步驟S120)
繼而，於非晶質矽層105上成膜電子化物之薄膜。該電子化物之薄膜之後成為第1電子化物之薄膜150a及/或第2電子化物之薄膜150b。
作為一例，作為電子化物之薄膜之成膜方法，對如下成膜方法進行說明，該成膜方法包括：準備電子密度為2.0×1017cm-3~2.3×1021cm-3之結晶質C12A7電子化物之靶之步驟(S121)，及使用上述靶，於氧分壓未達0.1Pa之環境下，藉由氣相蒸鍍法於非晶質矽層上進行成膜之步驟(S122)。
(步驟S121)
首先，準備以下之步驟S120所使用之成膜用之靶。
靶包含結晶質C12A7電子化物。
(結晶質C12A7)
於本案中，所謂「結晶質C12A7」係指12CaO‧7Al2O3之結晶、及具有與其同等之結晶結構之同型化合物。本化合物之礦物名為「鈣鋁石(mayenite)」。
本發明中之結晶質C12A7亦可為於保持藉由晶格之骨架而形成之籠結構之範圍內將C12A7結晶骨架之Ca原子及/或Al原子之一部分或全部置換為其他原子之化合物、以及將籠中之自由氧離子之一部分或全部置換為其他陰離子之同型化合物。再者，C12A7有時記為Ca12Al14O33或Ca24Al28O66。
作為同型化合物，並不限定於此，例如，例示下述之(1)~(5)之化合物。
(1)結晶中之Ca原子之一部分或全部被置換為選自由Sr、Mg、及Ba所組成之群中之一種以上之金屬原子之同型化合物。例如，作為Ca原子之一部分或全部被置換為Sr之化合物，有鋁酸鍶Sr12Al14O33，作為Ca與Sr之混合比任意變化之混晶，有鋁酸鈣鍶Ca12-xSrxAl14O33(x為1~11之整數；於平均值之情形時為超過0且未達12之數)等。
(2)結晶中之Al原子之一部分或全部被置換為選自由Si、Ge、Ga、In、及B所組成之群中之一種以上之原子之同型化合物。例如，可列舉Ca12Al10Si4O35等。
(3)12CaO‧7Al2O3之結晶(包含上述(1)、(2)之化合物)中之金屬原子及/或非金屬原子(其中，氧原子除外)之一部分被置換為選自由Ti、V、Cr、Mn、Fe、Co、Ni、及Cu所組成之群中之一種以上之原子、選自由Li、Na、及K所組成之群中之一種以上之鹼金屬原子、或選自由Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、及Yb所組成之群中之一種以上之稀土類原子之同型化合物。
(4)包藏於籠內之自由氧離子之一部分或全部被置換為其他陰離子之化合物。作為其他陰離子，例如有選自由H-、H2 -、H2-、O-、O2 -、OH-、F-、Cl-、及S2-所組成之群中之一種以上之陰離子或氮(N)之陰離子等。
(5)籠之骨架之氧之一部分經氮(N)等置換之化合物。
(結晶質C12A7電子化物)
於本案中，所謂「結晶質C12A7電子化物」係指於上述之「結晶質C12A7」中，包藏於籠內之自由氧離子(於具有包藏於籠內之其他陰離子之情形時為該陰離子)之一部分或全部被置換為電子之化合物。
於結晶質C12A7電子化物中，包藏於籠內之電子被鬆散地束縛於籠內而可於結晶中自由地移動。因此，結晶質C12A7電子化物表現導電性。尤其是，全部自由氧離子經電子置換後之結晶質C12A7有時記為[Ca24Al28O64]4+(4e-)。
結晶質C12A7電子化物包含Ca原子、Al原子、及O原子，Ca：Al之莫耳比為13：13~11：15之範圍，Ca：Al之莫耳比較佳為12.5：13.5~11.5：14.5之範圍，更佳為12.2：13.8~11.8：14.2之範圍。
結晶質C12A7電子化物製造之靶之製造方法並無特別限定。靶亦可使用例如先前之塊狀之結晶質C12A7電子化物之製造方法而製造。例如，亦可藉由於存在Ti、Al、Ca或C等還原劑之情況下將結晶質C12A7之燒結體加熱處理至1150~1460℃左右、較佳為1200~1400℃左右，而製造結晶質C12A7電子化物製造之靶。亦可使用壓縮結晶質C12A7電子化物之粉體而成形之壓粉體作為靶。藉由一面保持為燒結體與金屬鋁不接觸之狀態，一面於存在碳及金屬鋁之情形下以1230~1415℃加熱處理結晶質C12A7之燒結體，可有效率地製作大面積之結晶質C12A7電子化物製造之靶。
此處，該靶、即結晶質C12A7電子化物之電子密度為2.0×1017cm-3~2.3×1021cm-3之範圍。結晶質C12A7電子化物之電子密度較佳為1×1018cm-3以上，較佳為1×1019cm-3以上，更佳為1×1020cm-3以上，進而較佳為5×1020cm-3以上，尤佳為1×1021cm-3以上。構成靶之結晶質C12A7電子化物之電子密度越高，越容易獲得具有較低之功函數之電子化物之薄膜。尤其是，為了獲得功函數為3.0eV以下之電子化物之薄膜，結晶質C12A7電子化物之電子密度更佳為1.4×1021cm-3以上，進而較佳為1.7×1021cm-3以上，尤佳為2×1021cm-3以上。尤其是於全部自由氧離子(於具有其他陰離子之情形時為該陰離子)經電子置換後之情形時，結晶質C12A7電子化物之電子密度成為2.3×1021cm-3。若結晶質C12A7電子化物之電子密度小於2.0×1017cm-3，則藉由成膜而獲得之電子化物之薄膜之電子密度變小。
結晶質C12A7電子化物之電子密度可藉由光吸收測定法而測定。結晶質C12A7電子化物於2.8eV附近具有特有之光吸收，因此藉由測定其吸收係數，可求出電子密度。尤其是於試樣為燒結體之情形時，若於粉碎燒結體而製成粉末後使用擴散反射法，則較為簡便。
所獲得之靶被作為其後之步驟中成膜電子化物之薄膜時之原料源極而使用。
再者，亦可於使用前藉由機械方法對靶之表面進行研磨。通常存在利用先前之方法所獲得之結晶質C12A7電子化物之塊體於表面具有極薄之覆膜(異物)之情形。於直接使用於表面形成有此種覆膜之靶而實施成膜處理之情形時，所獲得之薄膜之組成可能會偏離所需之組成比。然而，藉由預先實施靶表面之研磨處理，可顯著抑制此種問題。
(步驟S122)
繼而，使用於上述之步驟S121中製作之靶並藉由氣相蒸鍍法而 於非晶質矽層上進行成膜。
於本案中，所謂「氣相蒸鍍法」係指包含物理氣相成膜(PVD)法、PLD(Pulsed Laser Deposition，脈衝雷射沈積)法、濺鍍法、及真空蒸鍍法之使靶原料氣化後使該原料堆積於基板上之成膜方法之總稱。
於「氣相蒸鍍法」之中，尤佳為濺鍍法。濺鍍法可於大面積區域相對均勻地成膜薄膜。再者，於濺鍍法中包含DC(Direct Current，直流)濺鍍法、高頻濺鍍法、大喇叭波濺鍍(helicon wave sputtering)法、離子束濺鍍法、及磁控濺鍍法等。
以下，以藉由濺鍍法進行成膜之情形為例，對步驟S122進行說明。
成膜電子化物之薄膜時之被成膜基板之溫度並無特別限定，可採用室溫~例如700℃之範圍之任一溫度。再者，於成膜電子化物之薄膜時，必須注意未必需要「積極地」加熱基板。其中，可能存在因蒸鍍源之輻射熱而使被成膜基板之溫度「附帶地」上升之情形。例如，被成膜基板之溫度可為500℃以下，亦可為200℃以下。
於不「積極地」加熱被成膜基板之情形時，作為基板之材料，可使用例如玻璃或塑膠般之於超過700℃之高溫側耐熱性降低之材料。
成膜時之氧分壓(腔室內之氧分壓)較佳為未達0.1Pa。氧分壓較佳為0.01Pa以下，更佳為1×10-3Pa以下，進而較佳為1×10-4Pa以下，尤佳為1×10-5Pa以下。若氧分壓成為0.1Pa以上，則有氧被取入已成膜之薄膜中而電子密度降低之虞。
另一方面，成膜時之氫分壓較佳為未達0.004Pa。若為0.004Pa以上，則存在氫或OH成分被取入已成膜之薄膜中而電子化物之薄膜之電子密度降低之虞。
作為所使用之濺鍍氣體，並無特別限定。濺鍍氣體可為惰性氣體或稀有氣體。作為惰性氣體，例如可列舉氮氣。又，作為稀有氣體，可列舉He(氦氣)、Ne(氖氣)、Ar(氬氣)、Kr(氪氣)、及Xe(氙氣)。該等可單獨使用，亦可與其他氣體併用。或者，濺鍍氣體亦可為NO(一氧化氮)般之還原性氣體。
濺鍍氣體(腔室內之壓力)之壓力並無特別限定，可以獲得所需之薄膜之方式自由選定。尤其是，濺鍍氣體(腔室內之壓力)之壓力P(Pa)亦可於將基板與靶之間之距離設為t(m)並將氣體分子之直徑設為d(m)時，以滿足下述(3)式之方式選定：8.9×10-22/(td2)<P<4.5×10-20/(td2) (3)式
於該情形時，濺鍍粒子之平均自由行程變成與靶~被成膜基板間之距離大致相等，且濺鍍粒子與殘存氧反應之情況得以抑制。又，於該情形時，作為濺鍍法之裝置，可使用背壓相對較高、廉價且簡易之真空裝置。
以上，以濺鍍法為例，對成膜電子化物之薄膜之方法簡單地進行了說明。然而，電子化物之薄膜之成膜方法並不限定於此，可明確亦可適當變更上述之2個步驟(步驟S121及S122)或者追加各種步驟。
例如，於上述之步驟S122中，亦可於藉由濺鍍法開始成膜電子化物之薄膜之前，對靶實施預濺鍍處理(靶之乾式蝕刻處理)。
藉由實施預濺鍍處理，靶之表面被清潔化，可於其後之成膜處理(本成膜)中容易地形成所需之組成之薄膜。
例如，若長時間使用靶，則存在氧被取入靶之表面而使構成靶之結晶質C12A7電子化物之電子密度降低之情形。於使用此種靶之情形時，即便於成膜後之薄膜中，亦有電子密度降低之虞。又，若長時間使用靶，則有因構成靶(即結晶質C12A7電子化物)之各成分之濺鍍速度不同而使靶之組成偏離最初之組成之虞。於使用此種靶之情形 時，即便於成膜後之薄膜中，亦有組成偏離所需之值之虞。然而，藉由實施預濺鍍處理可抑制此種問題。
再者，預濺鍍處理所使用之氣體可與本成膜時所使用之濺鍍氣體相同，亦可不同。預濺鍍處理所使用之氣體尤佳為He(氦氣)、Ne(氖氣)、N2(氮氣)、Ar(氬氣)、及/或NO(一氧化氮)。
利用此種方法於經圖案化之非晶質矽層105之上部成膜電子化物之薄膜。
其後，藉由光微影法處理等將電子化物之薄膜圖案化為所需之圖案，藉此可形成第1及/或第2電子化物之薄膜150a、150b。
電子化物之薄膜較佳為於圖案化後進行熱處理。熱處理溫度較佳為300℃以上，更佳為500℃以上。設為覆膜及被成膜基板可承受之溫度以下，較佳為700℃以下。特定溫度下之保持時間可為1分鐘~2小時，亦可為10分鐘~1小時。又，進行熱處理之時點可於將電子化物之薄膜圖案化後，亦可於在電子化物之薄膜上形成源極電極及汲極電極後(例如圖3之例)，還可於在電子化物之薄膜上形成非晶質矽層後(例如圖4之例)。藉由熱處理，可於在圖案化時等電子化物之薄膜受到損傷之情形時實現恢復。
(步驟S130)
繼而，於第1及/或第2電子化物之薄膜150a、150b之上部形成源極電極120及汲極電極122。
源極電極120及汲極電極122之形成可利用自先前以來實施之各種方法。
可藉由於成膜形成源極電極120及汲極電極122之導電層之後，進行膜之光微影法處理等，而形成源極電極120及汲極電極122。
此處，源極電極120配置於第1電子化物之薄膜150a上、及/或汲極電極122配置於第2電子化物之薄膜150b上。
藉此，源極電極120與非晶質矽層105之界面、及/或汲極電極122與非晶質矽層105之界面之接觸電阻得以降低。
於圖3之剖面圖中模式性地表示了無非晶質矽層105與源極電極102及/或汲極電極122直接接觸之部分之例。然而，於本發明中，只要可藉由存在電子化物之薄膜而實現接觸電阻之降低，則亦可具有非晶質矽層與源極電極及/或汲極電極直接接觸之部分。例如，連續成膜非晶質矽層與電子化物之薄膜，並藉由光微影法處理總括地進行圖案化。非晶質矽層之圖案之側面容易成為未被電子化物之薄膜覆蓋之構成。繼而，於電子化物之薄膜上形成源極電極及汲極電極。此時，亦可設為非晶質矽層之圖案之側面與源極電極及汲極電極接觸之構成。
(步驟S140)
繼而，以覆蓋源極電極120及汲極電極122之方式形成閘極絕緣膜130。
閘極絕緣膜130亦可藉由浸漬法、旋轉塗佈法、液滴噴出法、澆鑄法、旋轉法、印刷法等塗佈法或CVD法、濺鍍法等方法成膜。
其後，於閘極絕緣膜130上形成閘極電極124。閘極電極124之形成可利用自先前以來實施之各種方法。例如，閘極電極124亦可藉由濺鍍法及蒸鍍法等形成。亦可藉由於成膜形成閘極電極124之導電層之後，進行膜之光微影法處理等，而形成閘極電極124。
藉由以上之步驟，可製造第1半導體裝置100。
再者，於以上之記載中，以圖3所示之第1半導體裝置100為例對製造本發明之半導體裝置之方法之一例進行了說明。
然而，業者應當明白可藉由相同之方法製造半導體裝置400、半導體裝置500、以及半導體裝置600。即，藉由變更圖7所示之各步驟之順序，可製造各構成之半導體裝置。
[產業上之可利用性]
本發明例如可應用於光電裝置般之各種電子器件等所使用之半導體裝置等。例如，可使用於電視等之顯示器、洗衣機或冰箱等電器、行動電話或電腦等資訊處理機器等電子機器。又，本發明之半導體裝置亦可使用於汽車或各種產業機器等所具備之電子機器。
本案係主張基於在2013年12月26日提出申請之日本專利申請2013-268342號之優先權者，並藉由參照將該日本專利申請案之全部內容引用於本案中。
100‧‧‧第1半導體裝置
105‧‧‧非晶質矽層
110‧‧‧基板
120‧‧‧源極電極
122‧‧‧汲極電極
124‧‧‧閘極電極
130‧‧‧閘極絕緣層
150a‧‧‧電子化物之薄膜
150b‧‧‧電子化物之薄膜

Claims (13)

  1. 一種半導體裝置，其特徵在於：其係包括源極電極、汲極電極、閘極電極及非晶質矽層者，且於上述源極電極及上述汲極電極之一者或兩者與上述非晶質矽層之間具有包含鈣原子及鋁原子之非晶質氧化物之電子化物之薄膜。
  2. 如請求項1之半導體裝置，其中於上述電子化物之薄膜中，鋁原子與鈣原子之莫耳比(Ca/Al)為0.3~5.0之範圍。
  3. 如請求項1或2之半導體裝置，其中上述電子化物之薄膜具有2.0×1017cm-3以上之電子密度。
  4. 如請求項1至3中任一項之半導體裝置，其中上述電子化物之薄膜之厚度為100nm以下。
  5. 如請求項1至4中任一項之半導體裝置，其中上述非晶質矽層配置於上述源極電極與上述閘極電極之間，或上述非晶質矽層配置於較上述源極電極距上述閘極電極更遠之側。
  6. 一種半導體裝置之製造方法，其特徵在於：其係製造包括源極電極、汲極電極、閘極電極及非晶質矽層之半導體裝置之方法，且包括如下步驟：於上述源極電極及上述汲極電極之一者或兩者與上述非晶質矽層之間形成包含鈣原子及鋁原子之非晶質氧化物之電子化物之薄膜。
  7. 如請求項6之製造方法，其進而包括：(a)於基板上形成非晶質矽層之步驟；(b)形成源極電極及汲極電極之步驟；及 (c)形成閘極電極之步驟；且於上述(a)之步驟與上述(b)之步驟之間實施如下步驟：於上述源極電極及上述汲極電極之一者或兩者與上述非晶質矽層之間，形成包含鈣原子及鋁原子之非晶質氧化物之電子化物之薄膜。
  8. 如請求項6之製造方法，其進而包括：(a)於基板上形成源極電極及汲極電極之步驟；(b)形成非晶質矽層之步驟；及(c)形成閘極電極之步驟；且於上述(a)之步驟與上述(b)之步驟之間實施如下步驟：於上述源極電極及上述汲極電極之一者或兩者與上述非晶質矽層之間，形成包含鈣原子及鋁原子之非晶質氧化物之電子化物之薄膜。
  9. 如請求項6之製造方法，其進而包括：(a)於基板上形成閘極電極之步驟；(b)形成非晶質矽層之步驟；及(c)形成源極電極及汲極電極之步驟；且於上述(b)之步驟與上述(c)之步驟之間實施如下步驟：於上述源極電極及上述汲極電極之一者或兩者與上述非晶質矽層之間，形成包含鈣原子及鋁原子之非晶質氧化物之電子化物之薄膜。
  10. 如請求項6之製造方法，其進而包括：(a)於基板上形成閘極電極之步驟；(b)形成源極電極及汲極電極之步驟；及(c)形成非晶質矽層之步驟；且於上述(b)之步驟與上述(c)之步驟之間實施如下步驟：於上述 源極電極及上述汲極電極之一者或兩者與上述非晶質矽層之間，形成包含鈣原子及鋁原子之非晶質氧化物之電子化物之薄膜。
  11. 如請求項6至10中任一項之製造方法，其中於上述電子化物之薄膜中，鋁原子與鈣原子之莫耳比(Ca/Al)為0.3~5.0之範圍。
  12. 如請求項6至11中任一項之製造方法，其中上述電子化物之薄膜具有2.0×1017cm-3以上之電子密度。
  13. 如請求項6至12中任一項之製造方法，其中上述電子化物之薄膜之厚度為100nm以下。
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