JP2016157856A - シリコン系薄膜半導体装置、およびシリコン系薄膜半導体装置の製造方法 - Google Patents

Abstract

【課題】リーク電流の低減および低消費電力化を実現する電極構造を備えたシリコン系薄膜半導体装置およびシリコン系薄膜半導体装置の製造方法を得る。
【解決手段】結晶シリコンのバンドギャップの３倍以上のバンドギャップを有し、電子または正孔の移動による電気伝導性を有する物質を、ソース電極およびドレーン電極のそれぞれと、シリコン系薄膜との間に設けており、この物質の具体例として、非晶質エレクトライドＣ１２Ａ７：ｅ⁻を適用することができる。
【選択図】図９

Description

本発明は、リーク電流の低減および低消費電力化を実現する薄膜半導体装置、およびシリコン系薄膜半導体装置の製造方法に関する。

ｎ−ｃｈ動作をするシリコン系薄膜トランジスタ（ＴＦＴ）のソース・ドレーン電極には、いわゆるｎ＋Ｓｉ層が使われている。ここで、ｎ＋Ｓｉ層とは、シリコン（Ｓｉ）にｎ型不純物である燐（Ｐ）やヒ素（Ａｓ）を多量に添加して作製される。

例えば、非晶質Ｓｉであれば、プラズマＣＶＤ成膜工程中にｎ型不純物を多量に添加（ドーピング）して作製した、低抵抗のシリコン層（ｎ＋ａ−Ｓｉ：Ｈ）を指す。また、多結晶Ｓｉであれば、イオンドーピング装置を使って多量の燐を添加して作製した、低抵抗のシリコン層（ｎ＋ｐｏｌｙＳｉ）を指す。

これらのｎ＋Ｓｉ層においては、ｎ−ｃｈ動作時のキャリアの電子に対して、障壁は、きわめて小さく、良好なオーミック接合特性を示す（例えば、非特許文献１参照）。

特許４２４５６０８号公報

SID Information Display, 2014 March/April, Vol.30, No.2 pp26-29 by John Wager

しかしながら、従来技術には、以下のような課題がある。
上述したように、ｎ＋Ｓｉ層は、ｎ−ｃｈ動作時のキャリアの電子に対しては、良好なオーミック接合特性を示す。一方、負のゲートバイアス下でＴＦＴのチャンネル層内に誘起される正孔に対して、ｎ＋Ｓｉ層は、非晶質シリコン、微結晶シリコン、あるいは多結晶シリコンであるがゆえに、正孔に対する障壁が低く、『正孔電流』が流れてしまう。

この『正孔電流』起因の「リーク電流」は、ＴＦＴ液晶ディスプレイの性能を上げるための大きな障害になっている。しかしながら、現在の技術では、正孔電流を低減できる手法はない。

図１７は、従来のシリコン系薄膜半導体電界効果トランジスタの典型である非晶質シリコン半導体薄膜トランジスタ（ａ−Ｓｉ：Ｈ・ＴＦＴ）の模式的縦断面図である。ここで、ソース電極およびドレーン電極の非晶質Ｓｉ層（ｎ＋ａ−Ｓｉ：Ｈ）と、ａ−Ｓｉ：Ｈ層とは、必ず接していなければならない。

微結晶Ｓｉ・ＴＦＴにおいても、チャンネル層Ｓｉとｎ＋Ｓｉ層が接している同じ構造が採用されている。

多結晶Ｓｉの典型である低温多結晶Ｓｉ（いわゆるＬＴＰＳ）・ＴＦＴでは、イオンドーピングが用いられている。このため、ｎ＋ＬＴＰＳ層は、チャンネル層に埋め込まれているが、電子の流入流出に対する原理は、全く同じである。

図１８は、それぞれの半導体ＴＦＴのｎ−ｃｈ動作時における、負のゲートバイアス下のリーク電流の比較を示した図である。公知の現象であるが、図１８に示すように、リーク電流は、ＬＴＰＳ−ＴＦＴがもっとも大きく、順にａ−Ｓｉ：Ｈ・ＴＦＴ、ついでＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）−ＴＦＴになる。

ＩＧＺＯに代表される酸化物半導体ＴＦＴの特徴は、この小さなリーク電流にあり、シャープ株式会社は、このＩＧＺＯ−ＴＦＴを採用することで、液晶ディスプレイの性能を上げることができるとしている。例えば、補助容量が減らせた、結果として開口率が大きくなった、あるいはリフレッシュレートを遅くできた、といった性能が実現できるとしている。

従来技術の問題点は、リーク電流が大きいことであり、ＬＴＰＳ−ＴＦＴやａ−Ｓｉ：Ｈ・ＴＦＴのリーク電流を、一桁でも二桁でも減らすことは、ＴＦＴ液晶ディスプレイの性能向上に貢献する。

ここで、リーク電流が大きいという、従来技術の問題点の発生原因は、公知である。具体的には、非晶質シリコン半導体ＴＦＴに代表されるリーク電流は、負のゲートバイアス下における半導体中のチャンネル層に誘起される正孔電流に起因している。そして、現在のｎ＋Ｓｉ層では、この正孔電流を完全にブロックできないことによる。

正孔が発生する理由は、半導体のバンドギャップの大小と物性に関係している。そして、ＩＧＺＯに代表される半導体は、このギャップがおよそ３．３ｅＶと大きく、正孔が誘起されない。

一方、シリコン系半導体のａ−Ｓｉ：Ｈは、ギャップが１．７ｅＶ、ＬＴＰＳは、ギャップがおよそ１．１ｅＶであり、比較的小さなバンドギャップである。従って、正負のゲート電圧下では、電子や正孔が半導体膜中に容易に誘起され、正孔電流を完全にブロックできない現象となる。図１９は、リーク電流の２つの発生経路を示した説明図である。この現象のうち、チャンネルリーク電流は、半導体の物性そのものであり、回避する手段はない。一方、絶縁層を流れるリーク電流は、電極の重なり領域の最小化技術や膜質の改善によって問題の無い値に治まっている。

以上を要約すれば、ａ−Ｓｉ：Ｈ・ＴＦＴやＬＴＰＳ−ＴＦＴでは、負のゲートバイアス下では正孔が誘起される。しかしながら、従来技術では、この正孔起因の電流、すなわちリーク電流を、ｎ＋ａ−Ｓｉ：Ｈ層やｎ＋ＬＴＰＳ層では、完全にブロックできない。

図２０は、他の要因で正孔電流が流れてしまう問題点を説明するための具体的な非晶質シリコン半導体薄膜トランジスタの模式的縦断面図である。この図２０に示すように、積層された金属層からなる電極は、その電極材料と作製時に使うエッチング材料によっては、例えば、バリア層のＭｏのエッチング速度が速いと、最上部のＡｌが直接ｎ＋Ｓｉ層に触れることが起こる。

Ａｌが直接ｎ＋Ｓｉ層に触れると、熱処理工程を経ることで、ＡｌとＳｉが反応して、ｎ＋Ｓｉ層がｐ＋Ｓｉ層に代わってしまう。この理由は、ＳｉにとってＡｌは、アクセプタ不純物であるからである。電極の一部がｐ＋Ｓｉ層になると、負のゲートバイアス下で発生する「正孔電流」が流れ込み、リーク電流がさらに増加することとなる。

従って、製造に際しては、電極材料の選択とエッチング技術の組合せに高度な技術が要求される。

本発明は、前記のような課題を解決するためになされたものであり、リーク電流の低減および低消費電力化を実現する電極構造を備えたシリコン系薄膜半導体装置、およびシリコン系薄膜半導体装置の製造方法を得ることを目的とする。

本発明に係るシリコン系薄膜半導体装置は、結晶シリコンのバンドギャップの３倍以上のバンドギャップを有し、電子または正孔の移動による電気伝導性を有する物質を、ソース電極およびドレーン電極のそれぞれと、シリコン系薄膜との間に設けたものである。

また、本発明に係るシリコン系薄膜半導体装置の製造方法は、結晶シリコンのバンドギャップの３倍以上のバンドギャップを有し、電子または正孔の移動による電気伝導性を有する物質を、ソース電極およびドレーン電極のそれぞれと、シリコン系薄膜との間に設けたシリコン系薄膜半導体装置の製造方法であって、シリコン系薄膜の上に、非晶質エレクトライドＣ１２Ａ７：ｅ⁻を積層する工程と、非晶質エレクトライドＣ１２Ａ７：ｅ⁻の上に低抵抗電極配線材料を積層するとともに、低抵抗電極配線材料がシリコン系薄膜に接しないようにして、ソース電極およびドレーン電極を形成する工程とを有するものである。

本発明によれば、非晶質エレクトライドＣ１２Ａ７：ｅ⁻に代表される、電子伝導と小さな仕事関数と大きなバンドギャップを持つ物質を、シリコン系ＴＦＴのソース・ドレーン電極の電極材料の一部として使用することで、正孔起因のリーク電流を低減している。このような電極構造を採用することで、ａ−Ｓｉ：Ｈ・ＴＦＴにおいては、ＰＥ−ＣＶＤ装置を使ったｎ＋ａ−Ｓｉ：Ｈ層の製造工程が不要になり、多結晶Ｓｉ・ＴＦＴにおいては、イオンドーピング装置を使ったｎ＋Ｓｉ層の製造工程が不要になる。さらに、リーク電流を減らせることで、ＴＦＴ−ＬＣＤにおいては、開口率の向上、言い換えれば、消費電力の低減を図ることができる。この結果、リーク電流の低減および低消費電力化を実現する電極構造を備えたシリコン系薄膜半導体装置、およびシリコン系薄膜半導体装置の製造方法を実現できる。

本発明の実施の形態１において使用される非晶質Ｃ１２Ａ７：ｅ⁻のバンド構造を、その他の材料との比較として示した図である。 本発明の実施の形態１におけるダイオード特性の検証を行った際の接合の作製方法と電気特性の測定方法を示すための説明図である。 本発明の実施の形態１におけるＰ型シリコンでの第１サンプルおよび第２サンプルを用いて測定した電気特性結果を示す図である。 本発明の実施の形態１におけるＮ型シリコンでの第１サンプルおよび第２サンプルを用いて測定した電気特性結果を示す図である。 本発明の実施の形態１における第２検証で使用したＳＯＩの仕様をまとめた図である。 本発明の実施の形態１における第２検証を行った際のＴＦＴ構造と電気特性の測定方法を示すための説明図である。 本発明の実施の形態１におけるＣ１２Ａ７：ｅ⁻層を有する第３サンプルを用いて測定した電気特性結果を示す図である。 本発明の実施の形態１におけるＣ１２Ａ７：ｅ⁻層を有さない第４サンプルを用いて測定した電気特性結果を示す図である。 本発明の実施の形態１における典型的なａ−Ｓｉ：Ｈ・ＴＦＴの縦断面模式図である。 本発明の実施の形態１におけるシリコン系薄膜半導体装置の、いわゆる伝達特性を示す図である。 本発明の実施の形態１における実施例１の電極構造を有するシリコン系薄膜半導体装置の模式的縦断面図である。 本発明の実施の形態１における実施例２の電極構造を有するシリコン系薄膜半導体装置の模式的縦断面図である。 本発明の実施の形態１における実施例３の電極構造を有するシリコン系薄膜半導体装置の模式的縦断面図である。 本発明の実施の形態１における製法１によるシリコン系薄膜半導体装置の製造工程を示す説明図である。 本発明の実施の形態１における製法２によるシリコン系薄膜半導体装置の製造工程を示す説明図である。 本発明の実施の形態１における製法３によるシリコン系薄膜半導体装置の製造工程を示す説明図である。 従来のシリコン系薄膜半導体電界効果トランジスタの典型である非晶質シリコン半導体薄膜トランジスタ（ａ−Ｓｉ：Ｈ・ＴＦＴ）の模式的縦断面図である。 それぞれの半導体ＴＦＴのｎ−ｃｈ動作時における、負のゲートバイアス下のリーク電流の比較を示した図である。 リーク電流の２つの発生経路を示した説明図である。 正孔電流が流れてしまう問題点を説明するための具体的な非晶質シリコン半導体薄膜トランジスタの模式的縦断面図である。

以下、本発明のシリコン系薄膜半導体装置、およびシリコン系薄膜半導体装置の製造方法の好適な実施の形態につき図面を用いて説明する。

実施の形態１．
初めに、本発明の要旨について説明する。東京工業大学の細野秀雄教授が発明した「エレクトライドＣ１２Ａ７：ｅ⁻」（例えば、特許文献１参照）は、化学的に安定（非活性）なセラミックスである。そして、スパッタ成膜された「非晶質Ｃ１２Ａ７」でも、エレクトライドの物性である、電子伝導と小さな仕事関数と大きなバンドギャップ、を持つ。従って、この「非晶質Ｃ１２Ａ７：ｅ⁻」は、有機ＥＬ発光素子（ＯＬＥＤ）の電子注入層として使うことで、駆動電圧の低いＯＬＥＤが実現できる可能性を持つ新材料である。

そこで、本願発明者らは、Ｃ１２Ａ７：ｅ⁻の物理構造や電気的特性から、非晶質Ｃ１２Ａ７：ｅ⁻をシリコン系（非晶質シリコン、微結晶シリコン、多結晶シリコン）薄膜電界効果トランジスタ（ＴＦＴ）のソース・ドレーン電極材料の一部として使用することで、正孔起因のリーク電流を低減できる可能性を見出した。

このリーク電流の起源は、上述したように、ＴＦＴのｎ−ｃｈ動作時の負のゲートバイアス下でチャンネル中に誘起される正孔による電流が主である。現在、ソース・ドレーン電極に使われているｎ＋Ｓｉ層だけでは、この正孔電流を完全にブロックすることはできない。

本願発明者らは、問題となる正孔電流をブロックできる半導体の接合構造を調査検討した。候補の半導体材料は、バンドギャップがＳｉに比べて３倍以上であり、キャリアは、電子であって、容易にＳｉと半導体接合が形成できることが必要条件である。例えば、窒化ガリウム（ＧａＮ）のバンドギャップは、およそ３．４ｅＶと大きく、Ｎ型ＧａＮが形成できるが、Ｓｉと容易に半導体接合を形成することができない。

そして、本願発明者らは、非晶質Ｃ１２Ａ７：ｅ⁻が、３．１ｅＶという小さな仕事関数と、５ｅＶを超える大きなバンドギャップを持つことから、電子に対しては、オーミック特性を持ち、正孔に対しては、ブロック効果を持つことを実験から見出した。さらに、本願本発明らは、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）を使ったｎ−ｃｈ動作ＴＦＴを実際に作製し、非晶質Ｃ１２Ａ７：ｅ⁻材料により、正孔をブロックできることを確認した。本発明は、これらの検証結果を基に創出されたものである。

そこで、以上のような要旨を踏まえ、本発明に係るシリコン系薄膜半導体装置、およびシリコン系薄膜半導体装置の製造方法について、詳細に説明する。

正孔電流をブロックできる可能性のあるワイドバンドギャップ半導体材料は、例えば、ＧａＮあるいは、β−Ｇａ_２Ｏ_３がある。しかしながら、これらの材料は、スパッタ成膜などの製法では半導体特性が失われた、ただの窒化膜となってしまい、酸化膜でしかない。

図１は、本発明の実施の形態１において使用される非晶質Ｃ１２Ａ７：ｅ⁻のバンド構造を、その他の材料との比較として示した図である。エレクトライドＣ１２Ａ７：ｅ⁻は、スパッタで成膜されても、その非晶質Ｃ１２Ａ７：ｅ⁻（ａ−Ｃ１２Ａ７：ｅ⁻）は、電子を包接したケージ構造を維持し、この図１で示すような、バンド構造を持つと推察される。

具体的には、非晶質状態のエレクトライドは、組成１２ＣａＯ・７Ａｌ_２Ｏ_３の電子を包接したケージ構造が維持され、この結果、エレクトライドとしての物性を持つ電子による電気伝導物質としての機能を維持していると考えられる。

非晶質Ｃ１２Ａ７：ｅ⁻は、仕事関数（ＷＦ）で見れば、ＡｌやＭｏに比べて小さく、およそ３．１ｅＶである。さらに、半導体物理から推察すれば、この非晶質Ｃ１２Ａ７：ｅ⁻をＳｉに適用すれば、電子伝導を持つＮ型Ｓｉに対してはオーミックになるはずである。

一方で、非晶質Ｃ１２Ａ７：ｅ⁻は、仕事関数の値が小さいことと、５ｅＶを超えるワイドバンドギャップ半導体であることから、正孔に対しては、高い障壁（バリア）を持ち、正孔の流れ（正孔電流）をブロックできることが推察される。

ここで、ａ−Ｃ１２Ａ７：ｅ⁻とＳｉを接合させると、どのような現象が起こるかが、本発明のポイントとなる。この接合により、半導体物理によれば、いわゆる『ヘテロ接合』が形成される。そして、仕事関数とバンドギャップから推察される電気的接合特性は、電子の移動に対しては低い障壁、すなわちオーミック特性を示し、正孔の移動に対しては高い障壁、すなわちブロック効果を持つ、いわゆるダイオード特性を示すと考えられる。

本願発明者らは、ａ−Ｃ１２Ａ７：ｅ⁻とＳｉを接合した構造が、このダイオード特性を持つことを、第１検証として実験から明らかにしたとともに、この特性を電界効果薄膜トランジスタに適用し、正孔のブロック効果を有することも、第２検証として実験から明らかにした。

そこで、まずは、ヘテロ接合を形成するであろうＣ１２Ａ７：ｅ⁻／Ｓｉ構造を作製して、正孔ブロック効果、すなわち「ダイオード特性」を示すことを確認した第１検証について、詳細に説明する。

図２は、本発明の実施の形態１におけるダイオード特性の検証を行った際の接合の作製方法と電気特性の測定方法を示すための説明図である。Ｐ型シリコンウエハあるいはＮ型シリコンウエハの裏面側は、Ａｌ−Ｎｄをスパッタ成膜し、その一方で、表面側は、Ｃ１２Ａ７：ｅ⁻の有る第１サンプルと、Ｃ１２Ａ７：ｅ⁻の無い第２サンプルとをそれぞれ作製した。

そして、電圧Ｖｄを、−５Ｖから＋５Ｖまで０．２Ｖステップで変化させ、その際の電流値Ｉｄを測定することで、ダイオード特性の検証を行った。この実験結果が、本発明の原点である。

図３は、本発明の実施の形態１におけるＰ型シリコンでの第１サンプルおよび第２サンプルを用いて測定した電気特性結果を示す図であり、図４は、本発明の実施の形態１におけるＮ型シリコンでの第１サンプルおよび第２サンプルを用いて測定した電気特性結果を示す図である。

なお、図３、図４において、「ＣＡ有」は、表面側にＣ１２Ａ７：ｅ⁻が形成された第１サンプルを意味し、「ＣＡ無」は、表面側にＣ１２Ａ７：ｅ⁻が形成されていない第２サンプルを意味している。また、図３、図４において、横軸が−５Ｖ〜０Ｖの範囲に相当する左半面は、表面側から裏面側に流れる電流を縦軸に示しており、横軸が０Ｖ〜＋５Ｖの範囲に相当する右半面は、裏面側から表面側に流れる電流を縦軸に示している。

図３に示すように、Ｐ型Ｓｉの表面側に対してＣ１２Ａ７：ｅ⁻層を設けることで、良好なダイオード特性（整流性）が得られた。すなわち、正孔の流入に対して、Ｃ１２Ａ７：ｅ⁻は、高い障壁、すなわちブロック効果、を持ち、電子の流入に対しては、オーミック性を持つことが実証できた。

一方、図４に示すように、Ｎ型Ｓｉの表面側に対してＣ１２Ａ７：ｅ⁻層を設けた場合には、ほぼオーミック特性を示した。なお、図３と比較して、図４における電流値が小さい理由は、Ｃ１２Ａ７：ｅ⁻自身の抵抗が、Ａｌ−Ｎｄに比べて高いためである。

上述したように、非晶質Ｃ１２Ａ７：ｅ⁻層は『正孔』をブロックでき、ダイオード特性を有することが、第１検証により確認できた。そこで、次に、このダイオード特性を電界効果薄膜トランジスタに適用し、正孔のブロック効果を確認した第２検証について、詳細に説明する。

この第２検証に当たっては、ＳＩＭＯＸ法で作製されたいわゆるＳＯＩ単結晶シリコン薄膜ウエハを用い、Ｓｉ基板をゲート電極、埋め込みＳｉＯ２層をゲート絶縁層、そして５０ｎｍのＳＯＩ層をチャンネルに使ったＴＦＴを作製して、ＴＦＴの電気的特性を測定評価した。

図５は、本発明の実施の形態１における第２検証で使用したＳＯＩの仕様をまとめた図である。また、図６は、本発明の実施の形態１における第２検証を行った際のＴＦＴ構造と電気特性の測定方法を示すための説明図である。

電極構造としては、Ｃ１２Ａ７：ｅ⁻層の上にＡｌ−Ｎｄが積層されたソース・ドレーン電極を有する第３サンプルと、Ｃ１２Ａ７：ｅ⁻層がなく、Ａｌ−Ｎｄ電極のみで形成されたソース・ドレーン電極を有する第４サンプルとをそれぞれ作製した

そして、電圧Ｖｄｓが１．０Ｖ、１０Ｖの２パターンについて、Ｖｇｓを−１０Ｖから＋２０Ｖまで０．５Ｖステップで変化させ、その際の電流値Ｉｄｓを測定することで、正孔電流のブロック効果の検証を行った。

図７は、本発明の実施の形態１におけるＣ１２Ａ７：ｅ⁻層を有する第３サンプルを用いて測定した電気特性結果を示す図であり、図８は、本発明の実施の形態１におけるＣ１２Ａ７：ｅ⁻層を有さない第４サンプルを用いて測定した電気特性結果を示す図である。

図７と図８の結果を比較すると、Ｃ１２Ａ７：ｅ⁻の有無による電極構造の違いによって、負のゲートバイアス下のドレーン電流に大きな差が認められた。すなわち、図７および図８のＶｇｓがおよそ５Ｖ以下の特性結果を比較すると、Ｃ１２Ａ７：ｅ⁻層を設けたことで、ドレーン電流（＝リーク電流）を劇的に減らすことができていることがわかる。

すなわち、Ｃ１２Ａ７：ｅ⁻のないＡｌ−Ｎｄ電極のＴＦＴでは、図８に示すように、Ｖｇｓがおよそ５Ｖ以下になると、正孔電流が流れる。一方、Ｃ１２Ａ７：ｅ⁻のある電極構造のＴＦＴでは、図７に示すように、わずか２０ｎｍ程度のＣＡ層を挟むだけで、正孔電流をブロックできていることがわかる。

なお、Ｃ１２Ａ７：ｅ⁻層を有する第３サンプルにおける測定結果である図７の点線の円で示す部分では、電極面積が１ｍｍ×３ｍｍと大きいため、電流のほとんどは、ドレーン電極４０からゲート電極へのＤ→Ｇリーク電流である。一方、Ｃ１２Ａ７：ｅ⁻層を有さない第４サンプルにおける測定結果である図８の点線の円で示す部分では、電極面積が１ｍｍ×３ｍｍと大きいため、電流のほとんどは、ゲート電極からドレーン電極４０へのＧ→Ｄリーク電流である。

以上のような第１検証、第２検証の結果を踏まえ、シリコン系薄膜半導体電界効果トランジスタへの適用を例に、本実施の形態１に係るシリコン系薄膜半導体装置について、次に説明する。

図９は、本発明の実施の形態１における典型的なａ−Ｓｉ：Ｈ・ＴＦＴの縦断面模式図である。本実施の形態１におけるシリコン系薄膜半導体装置は、ソース電極３０およびドレーン電極４０であるＡｌあるいはＣｕの下に、Ｃ１２Ａ７：ｅ⁻層２０が設けられている。すなわち、シリコン系薄膜１０とソース電極３０およびドレーン電極４０のそれぞれとの間に、Ｃ１２Ａ７：ｅ⁻層２０が設けられている。

ここで、Ｃ１２Ａ７：ｅ⁻層２０は、厚さが１０〜３０ｎｍと薄く、比較的抵抗が高いゆえに、全面にＣ１２Ａ７：ｅ⁻層２０を残しても、ＴＦＴの電気的特性に何ら影響を与えない。そして、このＣ１２Ａ７：ｅ⁻層２０は、いわゆるｎ＋ａ−Ｓｉ：Ｈ層に代わる層であり、上述した第１検証、第２検証から明らかなように、正孔をブロックする働きをする。

図１０は、本発明の実施の形態１におけるシリコン系薄膜半導体装置の、いわゆる伝達特性を示す図である。従来のように、非晶質エレクトライドＣ１２Ａ７：ｅ⁻層２０が設けられていない場合には、負のゲートバイアス下では、リーク電流が１ｘ１０^−１２台に達する。

これに対して、本発明の効果は、非晶質エレクトライドＣ１２Ａ７：ｅ⁻層２０を設けることで、リーク電流の原因である『正孔の流入』をブロックできることである。そして、図１０における矢印で示したように、リーク電流を１ｘ１０^−１４台に近づく程度まで、劇的に減らすことができる。

微結晶シリコンＴＦＴにおいても、また、ＬＴＰＳ−ＴＦＴにおいても、非晶質エレクトライドＣ１２Ａ７：ｅ⁻層２０を設けることで、同様に正孔起因のリーク電流が減らせることは明らかである。

エレクトライドＣ１２Ａ７：ｅ⁻層２０は、化学的に安定なセラミックスであり、ＴＦＴ製造工程のソース電極３０およびドレーン電極４０の構造として、いくつかの改善が提案できる。そこで、以下では、実施例１〜実施例３として、具体的な電極構造について、図面を用いて詳細に説明する。

＜実施例１：Ｃ１２Ａ７：ｅ⁻層を全面に残す電極構造＞
図１１は、本発明の実施の形態１における実施例１の電極構造を有するシリコン系薄膜半導体装置の模式的縦断面図である。この実施例１は、図１１に示すように、Ｃ１２Ａ７：ｅ⁻層２０を全面に残す電極構造を有しており、すなわちＣ１２Ａ７：ｅ⁻層２０をエッチング除去しない電極構造となっている。

このような構造は、Ｃ１２Ａ７：ｅ⁻層２０がプラズマドライエッチングに対してエッチングされにくい、すなわち、エッチング速度が遅いため、いわゆるサイドエッチが入りにくい。この性質を使うことで、上部Ａｌ電極材料が直接Ｓｉ層に触れない構造が得られる。なお、ソース・ドレーン電極形成は、いわゆるリフトオフでもよい。

＜実施例２：Ｃ１２Ａ７：ｅ⁻層を電極部だけに残す電極構造＞
図１２は、本発明の実施の形態１における実施例２の電極構造を有するシリコン系薄膜半導体装置の模式的縦断面図である。この実施例２は、図１２に示すように、Ｃ１２Ａ７：ｅ⁻層２０を電極部３０、４０だけに残す電極構造を有しており、シリコン系ＴＦＴ全てに適用できる構造である。

なお、電極部の非晶質エレクトライドＣ１２Ａ７：ｅ⁻層２０の幅（広さ）は、非晶質エレクトライドＣ１２Ａ７：ｅ⁻層２０の上に積層される電極配線材料よりも、大きくなるようにする。そして、例えば、電極材料として、一般的なＡｌ−Ｎｄ合金を積層した場合には、エッチング加工に塩素プラズマを使ったドライエッチングを用いることで、図１２のような電極構造が実現できる。

なお、電極材料のエッチング速度は、例えば、エッチングガスとして塩素を用いた場合には、以下のようになる。
非晶質Ｃ１２Ａ７：ｅ⁻：０．１ｎｍ／秒
Ａｌ−Ｎｄ：０．５４ｎｍ／秒
すなわち、Ａｌ系材料のエッチング速度は、Ｃ１２Ａ７に比べて５倍も速い。このため、塩素プラズマドライエッチングを行うことで、Ｃ１２Ａ７層２０は、サイドエッチ・ホールが生じない状態として形成できる。

＜実施例３：一般的なセルフアライン型ＬＴＰＳ−ＴＦＴへ適用した電極構造＞
図１３は、本発明の実施の形態１における実施例３の電極構造を有するシリコン系薄膜半導体装置の模式的縦断面図である。この実施例３は、図１３に示すように、一般的なセルフアライン型ＬＴＰＳ−ＴＦＴへのＣ１２Ａ７：ｅ⁻層２０の適用例を示している。

具体的には、ソース・ドレーンコンタクト形成工程において、例えば、従来のバリアメタルのＭｏに代わってＣ１２Ａ７：ｅ⁻層２０を成膜する。この構造の特徴は、イオンドーピングで形成されたｎ＋ＬＴＰＳ層の上に、Ｃ１２Ａ７：ｅ⁻層２０を設けることで、正孔の流入を阻止していることである。

なお、ソース・ドレーン電極形成は、一般的なウエットエッチングでもよく、塩素系プラズマエッチングでもよい。そして、図１３においては、ゲート絶縁膜とソース電極３０およびドレーン電極４０のそれぞれとの間に、Ｃ１２Ａ７：ｅ⁻層２０が設けられることとなる。

次に、非晶質系シリコン薄膜トランジスタの代表である、ａ−Ｓｉ：Ｈ・ＴＦＴに対して、本発明を適用する場合の具体的な製造方法について、製法１〜製法３として、図面を用いて説明する。

＜製法１：一般的なバックチャンネルエッチング型ａ−Ｓｉ：Ｈ・ＴＦＴへの適用＞
図１４は、本発明の実施の形態１における製法１によるシリコン系薄膜半導体装置の製造工程を示す説明図である。製法１は、以下の３工程からなる。

（工程１）ゲート電極の形成→ゲート絶縁膜の形成→真性非晶質シリコン層（ｉ−ａ−Ｓｉ：Ｈ）形成→ｉ−ａ−Ｓｉ：Ｈ島の形成、の順で、従来技術の工程を実行し、シリコン系薄膜１０を形成する。

（工程２）本発明の技術的特徴である非晶質Ｃ１２Ａ７層２０のスパッタ成膜（例えば、厚さ２０ｎｍ）を実行し、続いて、電極配線用Ａｌ層スパッタ成膜（例えば、厚さ４００ｎｍ）を実行し、電極材料を形成する。

なお、Ｃ１２Ａ７：ｅ⁻層２０のスパッタ成膜は、スパッタターゲットとして結晶質Ｃ１２Ａ７：ｅ⁻を使用し、真空排気したチャンバ内に純アルゴンを流入させ、例えば、ガス圧を２Ｐａに保持しながら、ＲＦマグネトロンスパッタ法により成膜した。

（工程３）レジスト塗布→ソース電極３０およびドレーン電極４０のマスク形成→Ａｌ層並びに非晶質Ｃ１２Ａ７層エッチング（例えば、塩素プラズマエッチング：選択比Ａｌ：ａ−ＣＡ＝５：１を採用）→レジスト剥離→ソース電極３０およびドレーン電極４０の完成、の順で、ソース電極３０およびドレーン電極４０を形成する。なお、ａ−Ｃ１２Ａ７：ｅ⁻層２０は、図１４に示すように、選択比の違いを利用して厚さ数ｎｍ残すことが望ましい。その理由は、塩素プラズマエッチングによるシリコン系薄膜１０への損傷を防ぐためである。

＜製法２：一般的なエッチングストッパ（Ｅ／Ｓ）型ａ−Ｓｉ：Ｈ・ＴＦＴへの適用＞
図１５は、本発明の実施の形態１における製法２によるシリコン系薄膜半導体装置の製造工程を示す説明図である。製法２は、以下の３工程からなる。

（工程１）ゲート電極の形成→ゲート絶縁膜の形成→真性非晶質シリコン層（ｉ−ａ−Ｓｉ：Ｈ）形成→エッチングストッパ絶縁層（ＳｉＮｘ）の形成→エッチングストッパ（Ｅ／Ｓ）の形成→ｉ−ａ−Ｓｉ：Ｈ島の形成、の順で、従来技術の工程を実行し、シリコン系薄膜１０を形成する。

（工程２）本発明の技術的特徴である非晶質Ｃ１２Ａ７層２０のスパッタ成膜（例えば、厚さ２０ｎｍ）を実行し、続いて、電極配線用Ｃｕ層スパッタ成膜（例えば、厚さ４００ｎｍ）を実行し、電極材料を形成する。

なお、Ｃ１２Ａ７：ｅ⁻層２０のスパッタ成膜は、スパッタターゲットとして結晶質Ｃ１２Ａ７：ｅ⁻を使用し、真空排気したチャンバ内に純アルゴンを流入させ、例えば、ガス圧を２Ｐａに保持しながら、ＲＦマグネトロンスパッタ法により成膜した。

（工程３）レジスト塗布→ソース電極３０およびドレーン電極４０のマスク形成→Ｃｕ層並びに非晶質Ｃ１２Ａ７層エッチング（例えば、過酸化水素系ウエットエッチング、塩素系プラズマエッチングを採用）→レジスト剥離→ソース電極３０およびドレーン電極４０の完成、の順で、ソース電極３０およびドレーン電極４０を形成する。Ａｌ層を用いる場合には、Ａｌ層並びに非晶質Ｃ１２Ａ７層エッチングは、燐酸系薬液で行ってもよい。

＜製法３：一般的なセルフアライン型ＬＴＰＳ−ＴＦＴへの適用＞
図１６は、本発明の実施の形態１における製法３によるシリコン系薄膜半導体装置の製造工程を示す説明図である。製法３は、以下の２工程からなる。

（工程１）バッファ層の形成→真性非晶質シリコン層（ｉ−ａ−Ｓｉ：Ｈ）の形成→脱水素工程→ＥＬＡによるＬＴＰＳ層の形成→ＬＴＰＳ島の形成→ゲート絶縁層の形成→ゲート電極の形成→ソース・ドレーン電極用コンタクトホールの形成→イオンドーピング法によるｎ＋ＬＴＰＳ層の形成、の順で、従来技術の工程を実行し、シリコン系薄膜１０を形成する。

（工程２）本発明の技術的特徴である非晶質Ｃ１２Ａ７層２０のスパッタ成膜（例えば、厚さ２０ｎｍ）を実行し、続いて、電極配線用Ｃｕ層スパッタ成膜（例えば、厚さ４００ｎｍ）を実行し、電極材料を形成する。その後、さらに、レジスト塗布→ソース電極３０およびドレーン電極４０のマスク形成→Ｃｕ層並びに非晶質Ｃ１２Ａ７層エッチング（例えば、過酸化水素系ウエットエッチング、塩素系プラズマエッチングを採用）→レジスト剥離→ソース電極３０およびドレーン電極４０の完成、の順で、ソース電極３０およびドレーン電極４０を形成する。

なお、Ｃ１２Ａ７：ｅ⁻層２０のスパッタ成膜は、スパッタターゲットとして結晶質Ｃ１２Ａ７：ｅ⁻を使用し、真空排気したチャンバ内に純アルゴンを流入させ、例えば、ガス圧を２Ｐａに保持しながら、ＲＦマグネトロンスパッタ法により成膜した。

上述した製法１〜２は、ｎ＋ａ−Ｓｉ：Ｈ層を省略した革新的製造プロセスである。このプロセスが可能になる理由は、Ｃ１２Ａ７：ｅ⁻が正孔ブロック効果を有している点にある。Ｃ１２Ａ７：ｅ⁻の加工は、ＡｌやＣｕの加工と同じプロセスとして、塩素プラズマドライエッチングで行ってもよい。

製法１〜２は、ｎ＋ａ−Ｓｉ：Ｈ層が省略できることにより、ｎ＋ａ−Ｓｉ：Ｈ層成膜のプラズマＣＶＤ成膜工程が不要となり、高価なプラズマＣＶＤ装置が不要になる。また、有毒ガスのホスフィンが不要になり、除毒装置も不要になるメリットがある。

さらに、製法１は、いわゆるバックチャンネルエッチング工程が不要になることから真性非晶質シリコン層（ｉ−ａ−Ｓｉ：Ｈ）の厚さを従来の３分の一以下に薄層化できる。このことは、成膜時間の低減、すなわち、生産性の向上につながるメリットがある。

従って、本発明によるシリコン系薄膜半導体装置の製造方法は、製造ラインの生産性向上、および安全管理に対する負担の軽減を図ることができ、生産コストの削減が図れる。

なお、上述した実施の形態１では、非晶質エレクトライドＣ１２Ａ７：ｅ⁻層をソース・ドレーン電極材料の一部に使用した場合を例示したが、本発明は、このような物質に限定されるものではない。バンドギャップが結晶シリコンの３倍以上であって電子伝導を有する物質であれば、正孔電流をブロックできると考えられる。

以上のように、実施の形態１におけるシリコン系薄膜半導体装置は、電子伝導を持ち小さな仕事関数と大きなバンドギャップを持つ非晶質エレクトライドＣ１２Ａ７：ｅ⁻を、シリコン系ＴＦＴのソース・ドレーン電極の金属材料とシリコン系薄膜との間に設けた構造を備えている。この結果、正孔起因のリーク電流を低減し、開口率の向上、消費電力の低減を実現でき、ＴＦＴ液晶ディスプレイの性能を向上させることができる。

さらに、製造プロセスとしても、ａ−Ｓｉ：Ｈ・ＴＦＴにおいては、ＰＥ−ＣＶＤ装置を使ったｎ＋ａ−Ｓｉ：Ｈ層の製造工程が不要になり、成膜時間も減らせる。多結晶Ｓｉ・ＴＦＴにおいては、イオンドーピング装置を使ったｎ＋Ｓｉ層の製造工程が不要になる。この結果、製造工程の簡素化により、製品コストの低減も実現できる。

１０ シリコン系薄膜、２０ 非晶質エレクトライド、３０ ソース電極、４０ ドレーン電極。

Claims (9)

1. 結晶シリコンのバンドギャップの３倍以上のバンドギャップを有し、電子または正孔の移動による電気伝導性を有する物質を、ソース電極およびドレーン電極のそれぞれと、シリコン系薄膜との間に設けたシリコン系薄膜半導体装置。
2. 前記物質は、電子の移動による電気伝導を有する非晶質エレクトライドＣ１２Ａ７：ｅ⁻である請求項１に記載のシリコン系薄膜半導体装置。
3. 前記非晶質エレクトライドＣ１２Ａ７：ｅ⁻は、組成１２ＣａＯ・７Ａｌ_２Ｏ_３の電子を包接したケージ構造が維持され、エレクトライドとしての物性を持つ電気伝導物質である
   請求項２に記載のシリコン系薄膜半導体装置。
4. 前記非晶質エレクトライドＣ１２Ａ７：ｅ⁻は、５ｅＶを超えるバンドギャップを有する
   請求項２または３に記載のシリコン系薄膜半導体装置。
5. 前記非晶質エレクトライドＣ１２Ａ７：ｅ⁻の仕事関数は、２．５ｅＶ〜３．３ｅＶであり、アルミニウムやモリブデンに比較して小さい仕事関数を有する
   請求項２から４のいずれか１項に記載のシリコン系薄膜半導体装置。
6. 前記非晶質エレクトライドＣ１２Ａ７：ｅ⁻は、厚みが１０ｎｍ〜３０ｎｍとして形成される
   請求項２から５のいずれか１項に記載のシリコン系薄膜半導体装置。
7. 前記シリコン系薄膜は、非晶質シリコン、微結晶シリコン、または多結晶シリコンのいずれかである
   請求項１から６のいずれか１項に記載のシリコン系薄膜半導体装置。
8. 結晶シリコンのバンドギャップの３倍以上のバンドギャップを有し、電子または正孔の移動による電気伝導性を有する物質を、ソース電極およびドレーン電極のそれぞれと、シリコン系薄膜との間に設けたシリコン系薄膜半導体装置の製造方法であって、
   前記シリコン系薄膜の上に、前記物質として、非晶質エレクトライドＣ１２Ａ７：ｅ⁻を積層する第１工程と、
   前記非晶質エレクトライドＣ１２Ａ７：ｅ⁻の上に低抵抗電極配線材料を積層するとともに、前記低抵抗電極配線材料が前記シリコン系薄膜に接しないようにして、前記ソース電極および前記ドレーン電極を形成する第２工程と
   を有するシリコン系薄膜半導体装置の製造方法。
9. 前記第２工程において、前記低抵抗電極配線材料としてＡｌ系材料を使用し、塩素プラズマドライエッチングにより前記ソース電極および前記ドレーン電極が形成される
   請求項８に記載のシリコン系薄膜半導体装置の製造方法。

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