JP2012129444A - アクティブマトリックス基板、及び液晶装置 - Google Patents
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Abstract
【課題】ＴＦＴの光リーク電流が低減され、かつ、従来よりも少ないフォトリソフォグラフィ工程で製造することが可能なアクティブマトリックス基板を提供する。
【解決手段】アクティブマトリックス基板２０１は、絶縁性基板１上に、基板１側から、ゲート電極２と、ゲート電極２を覆うゲート絶縁膜６と、互いに離間形成されたドレイン電極９及びソース電極１１と、チャネル層を含む少なくとも１層の半導体膜２１とが順次形成された薄膜トランジスタ１０１と、画素電極１０とが複数対アレイ状に形成されたものである。ドレイン電極９及びソース電極１１は、基板１側から透光性導電膜ＥＭ２と非透光性導電膜ＥＭ３とが順次積層された積層構造を有し、かつ、ドレイン電極９の透光性導電膜ＥＭ２及び／又は非透光性導電膜ＥＭ３が延設され、この延設部分により画素電極１０が形成されたものである。
【選択図】図２
【解決手段】アクティブマトリックス基板２０１は、絶縁性基板１上に、基板１側から、ゲート電極２と、ゲート電極２を覆うゲート絶縁膜６と、互いに離間形成されたドレイン電極９及びソース電極１１と、チャネル層を含む少なくとも１層の半導体膜２１とが順次形成された薄膜トランジスタ１０１と、画素電極１０とが複数対アレイ状に形成されたものである。ドレイン電極９及びソース電極１１は、基板１側から透光性導電膜ＥＭ２と非透光性導電膜ＥＭ３とが順次積層された積層構造を有し、かつ、ドレイン電極９の透光性導電膜ＥＭ２及び／又は非透光性導電膜ＥＭ３が延設され、この延設部分により画素電極１０が形成されたものである。
【選択図】図２
Description
本発明は、画素スイッチング素子として薄膜トランジスタ（Thin Film Transistor、ＴＦＴ）を用いたアクティブマトリックス基板、及びこれを用いた液晶装置に関するものである。
液晶表示装置（Liquid Crystal Display、ＬＣＤ）はその低消費電力及び薄型という特徴を活かして、ＣＲＴ（Cathode Ray Tube）に変わるフラットパネルディスプレイの一つとして製品への応用が盛んになされている。
ＬＣＤとしては、画素スイッチング素子を用いないパッシブマトリックス型ＬＣＤと、薄膜トランジスタ（ＴＦＴ）等の画素スイッチング素子を用いたアクティブマトリックス型ＬＣＤがある。携帯性及び表示品位等の点でＣＲＴ及びパッシブ型ＬＣＤより優れるＴＦＴ−ＬＣＤが、テレビや、パソコン及び携帯電話等のディスプレイ等に広く実用化されている。
ＴＦＴ−ＬＣＤは、マトリックス状に形成された複数の画素電極と画素スイッチング素子としての複数のＴＦＴとを備えたアクティブマトリックス基板（素子基板）と、カラーフィルタ（ＣＦ）とを備えたＣＦ基板（対向基板）とが液晶層を挟持して貼着された液晶セルを基本構造とし、この液晶セルに偏光子等が取り付けられたものである。全透過型ＬＣＤでは、液晶セルの視認側と反対側にバックライト（ＢＬ）が設けられる。
ＴＦＴ−ＬＣＤは、マトリックス状に形成された複数の画素電極と画素スイッチング素子としての複数のＴＦＴとを備えたアクティブマトリックス基板（素子基板）と、カラーフィルタ（ＣＦ）とを備えたＣＦ基板（対向基板）とが液晶層を挟持して貼着された液晶セルを基本構造とし、この液晶セルに偏光子等が取り付けられたものである。全透過型ＬＣＤでは、液晶セルの視認側と反対側にバックライト（ＢＬ）が設けられる。
ＴＦＴ−ＬＣＤとして、ＣＦ基板側に対向電極を設けた縦電界駆動方式の視野角を改善するために、ＴＦＴ基板側に対向電極を設けた横電界駆動方式の１つであるＩＰＳ（inplane switching）モードが提案されている。
ＩＰＳモードでは、縦電界駆動方式よりも広い視野角が得られる一方、縦電界駆動方式よりも画素表示部の開口率と透過率が低く、明るい表示特性を得ることが難しい。ＩＰＳ−ＬＣＤにおける表示特性の問題は、櫛歯形状の画素電極上において、液晶を駆動させる電界が有効に働かず、櫛歯形状の画素電極上の一部の液晶が良好に動作しないことに起因する。
ＩＰＳモードの上記問題を改善するため、横電界駆動方式の１つとして、フリンジ電界駆動方式（fringe field switching：ＦＦＳ）モードも提案されている（特許文献１等）。
ＩＰＳモードでは、縦電界駆動方式よりも広い視野角が得られる一方、縦電界駆動方式よりも画素表示部の開口率と透過率が低く、明るい表示特性を得ることが難しい。ＩＰＳ−ＬＣＤにおける表示特性の問題は、櫛歯形状の画素電極上において、液晶を駆動させる電界が有効に働かず、櫛歯形状の画素電極上の一部の液晶が良好に動作しないことに起因する。
ＩＰＳモードの上記問題を改善するため、横電界駆動方式の１つとして、フリンジ電界駆動方式（fringe field switching：ＦＦＳ）モードも提案されている（特許文献１等）。
特許文献１等に記載の一般的なＦＦＳ−ＬＣＤのアクティブマトリックス基板は、ゲート電極を形成する工程、画素電極を形成する工程、チャネル層を含む半導体膜を形成する工程、ドレイン・ソース電極を形成する工程、保護絶縁膜にコンタクトホールを開孔する工程、及び櫛歯状の対向電極を形成する工程の少なくとも６回のフォトリソグラフィ工程を経て製造される。
１回のフォトリソグラフィ工程には通常、基板の洗浄工程、フォトレジストの塗布工程、フォトレジストの露光工程、フォトレジストの現像工程、パターニング対象膜のエッチング工程、及びフォトレジスト除去工程と、多数の工程が含まれる。そのため、フォトリソグラフィ工程の回数が多くなる程、パターン欠陥等の不良が多くなって歩留が低下し、それによって生産効率が低下し製造コストが増加する傾向にある。したがって、フォトリソグラフィ工程はなるべく少ないことが好ましい。
図１６に、特許文献１の図１に記載の全透過型のＦＦＳ−ＬＣＤ用のアクティブマトリックス基板の断面図を示す。この断面図及び符号は、後記の本発明に係る第１実施形態の図２等に対応している。
図１６に示すＴＦＴ３０１及びアクティブマトリックス基板４０１では、ゲート電極２からはみ出した半導体膜２１にバックライト（ＢＬ）光が直接入射するため、光リーク電流によってＴＦＴ３０１のオフ電流が増大して、クロストーク及び焼き付き等の表示ムラが発生する恐れがある。
図１６に示すＴＦＴ３０１及びアクティブマトリックス基板４０１では、ゲート電極２からはみ出した半導体膜２１にバックライト（ＢＬ）光が直接入射するため、光リーク電流によってＴＦＴ３０１のオフ電流が増大して、クロストーク及び焼き付き等の表示ムラが発生する恐れがある。
図１７に示すＴＦＴ３０２及びアクティブマトリックス基板４０２のように、半導体膜２１をゲート電極２からはみ出さないパターンとしても、ＢＬ光がドレイン電極９及びソース電極１１の下面で反射されて生成する散乱光ＢＬＲ（ＢＬ反射光）によって光リーク電流が生成して、ＴＦＴ３０２のオフ電流が増大し、表示ムラが生じる恐れがある。
半導体膜２１に対するＢＬ直接光及びＢＬ反射光の入射を抑制するために、これらを遮蔽する遮光層を設けることが考えられるが、画素開口率が低下してしまう。
ＢＬ光に起因する上記の光リーク電流の問題は、半透過半反射型ＬＣＤにおいても同様である。また、縦電界駆動方式でも同様である。
本発明は上記事情に鑑みてなされたものであり、画素開口率を低下させることなくＴＦＴの光リーク電流が低減され、かつ、従来よりも少ないフォトリソフォグラフィ工程で製造することが可能なアクティブマトリックス基板、及びこれを用いた液晶装置を提供することを目的とするものである。
本発明のアクティブマトリックス基板は特に、光リーク電流の問題が生じるバックライトを備えた全透過型装置用あるいは半透過半反射型装置用として好適なものであるが、全反射型装置用としても利用できる。
本発明のアクティブマトリックス基板は特に、光リーク電流の問題が生じるバックライトを備えた全透過型装置用あるいは半透過半反射型装置用として好適なものであるが、全反射型装置用としても利用できる。
本発明のアクティブマトリックス基板は、
絶縁性基板上に、当該絶縁性基板側から、ゲート電極と、当該ゲート電極を覆うゲート絶縁膜と、互いに離間形成されたドレイン電極及びソース電極と、チャネル層を含む少なくとも１層の半導体膜とが順次形成された画素スイッチング素子である薄膜トランジスタと、画素電極とが複数対アレイ状に形成されたアクティブマトリックス基板であって、
前記ドレイン電極及び前記ソース電極は、前記基板側から透光性導電膜と非透光性導電膜とが順次積層された積層構造を有し、かつ、前記ドレイン電極の前記透光性導電膜及び／又は前記非透光性導電膜が延設され、当該延設部分により前記画素電極が形成されたものである。
絶縁性基板上に、当該絶縁性基板側から、ゲート電極と、当該ゲート電極を覆うゲート絶縁膜と、互いに離間形成されたドレイン電極及びソース電極と、チャネル層を含む少なくとも１層の半導体膜とが順次形成された画素スイッチング素子である薄膜トランジスタと、画素電極とが複数対アレイ状に形成されたアクティブマトリックス基板であって、
前記ドレイン電極及び前記ソース電極は、前記基板側から透光性導電膜と非透光性導電膜とが順次積層された積層構造を有し、かつ、前記ドレイン電極の前記透光性導電膜及び／又は前記非透光性導電膜が延設され、当該延設部分により前記画素電極が形成されたものである。
本発明のアクティブマトリックス基板は、前記薄膜トランジスタ及び前記画素電極を覆う保護絶縁膜と、当該保護絶縁膜上に形成され前記画素電極と対向する対向電極とを備えた横電界駆動方式用の基板に好ましく適用できる。
本発明の液晶装置は、上記の本発明のアクティブマトリックス基板と対向基板とが液晶層を挟持して対向配置された液晶セルを備えたものである。
本発明によれば、画素開口率を低下させることなくＴＦＴの光リーク電流が低減され、かつ、従来よりも少ないフォトリソフォグラフィ工程で製造することが可能なアクティブマトリックス基板、及びこれを用いた液晶装置を提供することができる。
本発明のアクティブマトリックス基板は特に、光リーク電流の問題が生じるバックライトを備えた全透過型装置用あるいは半透過半反射型装置用として好適なものであるが、全反射型装置用としても利用できる。
本発明のアクティブマトリックス基板は特に、光リーク電流の問題が生じるバックライトを備えた全透過型装置用あるいは半透過半反射型装置用として好適なものであるが、全反射型装置用としても利用できる。
「第１実施形態」
図面を参照して、本発明に係る第１実施形態のアクティブマトリックス基板について説明する。本実施形態のアクティブマトリックス基板は、アクティブマトリックス型の液晶（表示）装置や有機ＥＬ（表示）装置等の電気光学装置に好適に用いられるものである。
本実施形態では、フリンジ電界駆動方式（fringe field switching：ＦＦＳ）モードの透過型液晶表示装置を例として説明する。
図面を参照して、本発明に係る第１実施形態のアクティブマトリックス基板について説明する。本実施形態のアクティブマトリックス基板は、アクティブマトリックス型の液晶（表示）装置や有機ＥＬ（表示）装置等の電気光学装置に好適に用いられるものである。
本実施形態では、フリンジ電界駆動方式（fringe field switching：ＦＦＳ）モードの透過型液晶表示装置を例として説明する。
図１は本実施形態のアクティブマトリックス基板の要部平面図であり、図２は要部断面図である。図面上は視認しやすくするため、各構成要素の縮尺や位置等は適宜実際のものとは異ならせてある。図２においては、実際には同じ断面上にない複数の構成要素を同じ断面上に図示してある。具体的には、図２は図１のＸ−Ｘ断面図（画素部）、Ｙ−Ｙ断面図（ゲート端子部）、及びＺ−Ｚ断面図（ソース端子部）を同一断面上に示してある。断面図においてはハッチングを省略してある。
本実施形態のアクティブマトリックス基板２０１は絶縁性基板１上に画素スイッチング素子である薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）１０１と画素電極１０とが複数対アレイ状に多数形成されたものである。
本実施形態において、絶縁性基板１はガラスやプラスチック等からなる透光性基板である。この基板１上に、第１の電極膜ＥＭ１によって、ゲート電極２、ゲート電極２に接続されたゲート配線３、ゲート配線３に接続され、映像の走査信号を入力するためのゲート端子４、及び補助容量共通電極５が形成されている。
上記の第１の電極膜ＥＭ１上に、これを覆うように、第１の絶縁膜からなるゲート絶縁膜６が形成されている。
上記の第１の電極膜ＥＭ１上に、これを覆うように、第１の絶縁膜からなるゲート絶縁膜６が形成されている。
ゲート絶縁膜６上に、透光性導電膜からなる第２の電極膜ＥＭ２と非透光性導電膜からなる第３の電極膜ＥＭ３の積層電極膜によって、互いに離間したドレイン電極９とソース電極１１、ソース電極１１に接続されたソース配線１２、及びソース配線１２に接続され、映像のソース信号が入力されるソース端子１３が形成されている。ゲート絶縁膜６上にはまた、第２の電極膜ＥＭ２によって透過画素電極１０Ｐからなる画素電極１０が形成されている。
本実施形態において、透光性導電膜からなる第２の電極膜ＥＭ２は、ＩＴＯ（インジウム錫酸化物）等からなり、非透光性導電膜からなる第３の電極膜ＥＭ３はＡｌ合金等の反射性金属からなる。
本実施形態において、透光性導電膜からなる第２の電極膜ＥＭ２は、ＩＴＯ（インジウム錫酸化物）等からなり、非透光性導電膜からなる第３の電極膜ＥＭ３はＡｌ合金等の反射性金属からなる。
ドレイン電極９は、第２の電極膜ＥＭ２からなるドレイン電極下層９ａと、第３の電極膜ＥＭ３からなるドレイン電極上層９ｂとの積層構造を有している。
ソース電極１１は、第２の電極膜ＥＭ２からなるソース電極下層１１ａと、第３の電極膜ＥＭ３からなるソース電極上層１１ｂとの積層構造を有している。
ソース配線１２は、第２の電極膜ＥＭ２からなるソース配線下層１２ａと、第３の電極膜ＥＭ３からなるソース配線上層１２ｂとの積層構造を有している。
ソース端子１３は、第２の電極膜ＥＭ２からなるソース端子下層１３ａと、第３の電極膜ＥＭ３からなるソース端子上層１３ｂとの積層構造を有している。
透過画素電極１０Ｐは、ドレイン電極下層９ａより延設された第２の電極膜ＥＭ２の単層構造を有している。
ソース電極１１は、第２の電極膜ＥＭ２からなるソース電極下層１１ａと、第３の電極膜ＥＭ３からなるソース電極上層１１ｂとの積層構造を有している。
ソース配線１２は、第２の電極膜ＥＭ２からなるソース配線下層１２ａと、第３の電極膜ＥＭ３からなるソース配線上層１２ｂとの積層構造を有している。
ソース端子１３は、第２の電極膜ＥＭ２からなるソース端子下層１３ａと、第３の電極膜ＥＭ３からなるソース端子上層１３ｂとの積層構造を有している。
透過画素電極１０Ｐは、ドレイン電極下層９ａより延設された第２の電極膜ＥＭ２の単層構造を有している。
本実施形態では、「背景技術」の項で挙げた特許文献１と異なり、チャネル層を含む半導体膜２１が、ドレイン電極９及びソース電極１１上、及びこれら電極間のゲート絶縁膜６上に形成されている。半導体膜２１は単層構造でも積層構造でもよい。
本実施形態では、半導体膜２１が、ドレイン電極９及びソース電極１１とゲート電極２の上層に形成されているため、半導体膜２１の形成領域に関係なく、バックライト（ＢＬ）光がドレイン電極９及びソース電極１１とゲート電極２に遮蔽されて、ＢＬ光が半導体膜２１に直接入射しない。したがって、半導体膜２１の形成領域はゲート電極２より大きくても小さくても構わない。本実施形態では、半導体膜２１の形成領域に関係なく、ＴＦＴ１０１のＢＬ光に起因する光リーク電流が低減された構造になっている。
本実施形態では、半導体膜２１はゲート電極２の形成領域内に形成されている。図示する例では、半導体膜２１とゲート電極２の形成領域はほぼ一致している。
本実施形態では、半導体膜２１が、ドレイン電極９及びソース電極１１とゲート電極２の上層に形成されているため、半導体膜２１の形成領域に関係なく、バックライト（ＢＬ）光がドレイン電極９及びソース電極１１とゲート電極２に遮蔽されて、ＢＬ光が半導体膜２１に直接入射しない。したがって、半導体膜２１の形成領域はゲート電極２より大きくても小さくても構わない。本実施形態では、半導体膜２１の形成領域に関係なく、ＴＦＴ１０１のＢＬ光に起因する光リーク電流が低減された構造になっている。
本実施形態では、半導体膜２１はゲート電極２の形成領域内に形成されている。図示する例では、半導体膜２１とゲート電極２の形成領域はほぼ一致している。
半導体膜２１においてドレイン電極９及びソース電極１１に挟まれた領域は、チャネル領域２２となっている。
半導体膜２１は、ドレイン電極下層９ａとドレイン電極上層９ｂの側面、ソース電極下層１１ａとソース電極上層１１ｂの側面、ドレイン電極上層９ｂの表面、及びソース電極上層１１ｂの表面に接して、ドレイン電極９及びソース電極１１と電気的に接続されている。
半導体膜２１は、ドレイン電極下層９ａとドレイン電極上層９ｂの側面、ソース電極下層１１ａとソース電極上層１１ｂの側面、ドレイン電極上層９ｂの表面、及びソース電極上層１１ｂの表面に接して、ドレイン電極９及びソース電極１１と電気的に接続されている。
ＴＦＴ１０１は、ゲート電極２と、ゲート絶縁膜６と、ドレイン電極９、ソース電極１１、及びチャネル層を含む半導体膜２１とから構成されている。
半導体膜２１が形成された絶縁性基板１上の全体に、第２の絶縁膜により保護絶縁膜（パッシベーション膜）２３が形成されている。上述した各種電極や配線パターン等がこの保護絶縁膜２３により保護されている。
ゲート端子４上には、ゲート絶縁膜６及び保護絶縁膜２３に開孔されたコンタクトホールによってゲート端子開口部２４が形成されている。ソース端子１３上には、保護絶縁膜２３に開孔されたコンタクトホールによってソース端子開口部２５が形成されている。
ゲート端子４上には、ゲート絶縁膜６及び保護絶縁膜２３に開孔されたコンタクトホールによってゲート端子開口部２４が形成されている。ソース端子１３上には、保護絶縁膜２３に開孔されたコンタクトホールによってソース端子開口部２５が形成されている。
保護絶縁膜２３上には、ＩＴＯ等の透光性導電膜からなる第４の電極膜ＥＭ４によって、透過画素電極１０Ｐと対向する対向電極２６が形成されている。
第４の電極膜ＥＭ４によって、ゲート端子開口部２４内及びその近傍の保護絶縁膜２３上にゲート端子パッド２７が形成され、ソース端子開口部２５内及びその近傍の保護絶縁膜２３上にソース端子パッド２８が形成されている。
第４の電極膜ＥＭ４によって、ゲート端子開口部２４内及びその近傍の保護絶縁膜２３上にゲート端子パッド２７が形成され、ソース端子開口部２５内及びその近傍の保護絶縁膜２３上にソース端子パッド２８が形成されている。
対向電極２６は平面視、平面電極に複数のスリット２６Ｓが開口された構造を有している。
対向電極２６を上記平面視形状とすることで、下層の画素電極１０との間で基板面に対して略水平方向（横方向）の電界を発生させることができる。対向電極２６は上記平面視形状に限らず、図３に示すストライプ状電極が折り返し部分で繋がって１本の電極をなした構造、あるいは図４に示す櫛歯型構造等、画素電極１０との間で横電界を発生できる形状であればよい。
対向電極２６を上記平面視形状とすることで、下層の画素電極１０との間で基板面に対して略水平方向（横方向）の電界を発生させることができる。対向電極２６は上記平面視形状に限らず、図３に示すストライプ状電極が折り返し部分で繋がって１本の電極をなした構造、あるいは図４に示す櫛歯型構造等、画素電極１０との間で横電界を発生できる形状であればよい。
次に、図５Ａ〜図５Ｅ及び図６Ａ〜図６Ｇを参照して、本実施形態のアクティブマトリックス基板２０１の製造方法について説明する。
はじめに、図５Ａに示す工程を実施する。
ガラス基板などの透光性絶縁性基板１を純水などを用いて洗浄し、この基板１上に第１の電極膜ＥＭ１として金属薄膜を成膜する。続いて、この第１の電極膜ＥＭ１に対して第１回目のフォトリソグラフィ工程を実施してパターニングを行い、ゲート電極２、ゲート配線３、ゲート端子４、及び補助容量共通電極５を形成する。
第１の電極膜ＥＭ１としては特に制限なく、電気的比抵抗の低いＡｌ、Ｍｏ、Ｃｒ、及びこれらを主成分とする合金等を用いることが好ましい。
第１の電極膜ＥＭ１としては、８族〜１０族から群より選ばれる少なくとも１種の元素が添加されたＡｌ合金膜が特に好ましい。詳細については後述するが、第１の電極膜ＥＭ１としてかかるＡｌ合金膜を用いることで、配線抵抗を下げることができ、またゲート端子４とＩＴＯ膜からなるゲート端子パッド２７との接触抵抗を下げることができる。
ガラス基板などの透光性絶縁性基板１を純水などを用いて洗浄し、この基板１上に第１の電極膜ＥＭ１として金属薄膜を成膜する。続いて、この第１の電極膜ＥＭ１に対して第１回目のフォトリソグラフィ工程を実施してパターニングを行い、ゲート電極２、ゲート配線３、ゲート端子４、及び補助容量共通電極５を形成する。
第１の電極膜ＥＭ１としては特に制限なく、電気的比抵抗の低いＡｌ、Ｍｏ、Ｃｒ、及びこれらを主成分とする合金等を用いることが好ましい。
第１の電極膜ＥＭ１としては、８族〜１０族から群より選ばれる少なくとも１種の元素が添加されたＡｌ合金膜が特に好ましい。詳細については後述するが、第１の電極膜ＥＭ１としてかかるＡｌ合金膜を用いることで、配線抵抗を下げることができ、またゲート端子４とＩＴＯ膜からなるゲート端子パッド２７との接触抵抗を下げることができる。
実施例１−１として、まず、公知のＡｒガスを用いたＤＣマグネトロンスパッタリング法によりＡｌにＮｉを約２ａｔ％添加したＡｌ−２ａｔ％Ｎｉ膜を２００ｎｍの厚さで成膜した。その後、フォトレジストパターンを形成し、公知のリン酸と硝酸と酢酸とを含むエッチング液を用いてＡｌ−２ａｔ％Ｎｉ膜をエッチングした後に、フォトレジストパターンを除去して、ゲート電極２、ゲート配線３、ゲート端子４、及び補助容量共通電極５を形成した。
次に、図５Ｂに示す工程を実施する。
窒化シリコン（Ｓｉ３Ｎ４）等からなる第１の絶縁膜を成膜してゲート絶縁膜６を形成する。
次に、第２の電極膜ＥＭ２及び第３の電極膜ＥＭ３として透光性導電膜及び非透光性導電膜を続けて成膜する。これら第２の電極膜ＥＭ２及び第３の電極膜ＥＭ３に対して第２回目のフォトリソグラフィ工程を実施してパターニングを行い、ドレイン電極９（９ａ、９ｂ）、ドレイン電極下層９ａから延在された透過画素電極１０Ｐ、ソース電極１１（１１ａ、１１ｂ）、ソース配線１２（１２ａ、１２ｂ）、及びソース端子１３（１３ａ、１３ｂ）を形成する。
窒化シリコン（Ｓｉ３Ｎ４）等からなる第１の絶縁膜を成膜してゲート絶縁膜６を形成する。
次に、第２の電極膜ＥＭ２及び第３の電極膜ＥＭ３として透光性導電膜及び非透光性導電膜を続けて成膜する。これら第２の電極膜ＥＭ２及び第３の電極膜ＥＭ３に対して第２回目のフォトリソグラフィ工程を実施してパターニングを行い、ドレイン電極９（９ａ、９ｂ）、ドレイン電極下層９ａから延在された透過画素電極１０Ｐ、ソース電極１１（１１ａ、１１ｂ）、ソース配線１２（１２ａ、１２ｂ）、及びソース端子１３（１３ａ、１３ｂ）を形成する。
実施例１−１では、図５Ｂに示す工程を図６Ａ〜図６Ｇに示す複数の工程で実施した。
はじめに図６Ａに示す工程を実施した。
公知の化学的気相成膜（chemical Vapor Deposition；ＣＶＤ）法によりゲート絶縁膜６としてＳｉ３Ｎ４膜を４００ｎｍの厚さで成膜した。
次に、公知のＡｒガスを用いたスパッタリング法により、ターゲットとして酸化インジウム（Ｉｎ２Ｏ３）と酸化スズ（ＳｎＯ２）とを混合したＩＴＯ材を用い、第２の電極膜ＥＭ２としてＩＴＯ膜からなる透光性導電膜を１００ｎｍの厚さで成膜した。
次に、公知のＡｒガスを用いたＤＣマグネトロンスパッタリング法により、第３の電極膜ＥＭ３として、Ａｌ−２ａｔ％Ｎｉ膜を２００ｎｍの厚さで成膜した。
はじめに図６Ａに示す工程を実施した。
公知の化学的気相成膜（chemical Vapor Deposition；ＣＶＤ）法によりゲート絶縁膜６としてＳｉ３Ｎ４膜を４００ｎｍの厚さで成膜した。
次に、公知のＡｒガスを用いたスパッタリング法により、ターゲットとして酸化インジウム（Ｉｎ２Ｏ３）と酸化スズ（ＳｎＯ２）とを混合したＩＴＯ材を用い、第２の電極膜ＥＭ２としてＩＴＯ膜からなる透光性導電膜を１００ｎｍの厚さで成膜した。
次に、公知のＡｒガスを用いたＤＣマグネトロンスパッタリング法により、第３の電極膜ＥＭ３として、Ａｌ−２ａｔ％Ｎｉ膜を２００ｎｍの厚さで成膜した。
次に図６Ｂに示す工程を実施した。
上記の第２の電極膜ＥＭ２及び第３の電極膜ＥＭ３に対して、第２回目のフォトリソグラフィ工程を実施した。
具体的には、ノボラック樹脂系のポジ型フォトレジスト１４をスリットコータもしくはスピンコータにより約１．６μｍの厚さで塗布し、１２０℃で約９０秒のプリベークを行った。
次に上記フォトレジスト１４に対して、第１の露光部１５、第２の露光部１６、及び遮光部１７を有するフォトマスク１８を用いて、複数階調露光を実施した。
ここで、第１の露光部１５は、フォトレジスト１４が完全に露光されるために必要な露光量が透過する透過率を有している。第２の露光部１６は、第１の露光部１５の約２０〜４０％に相当する露光量が透過する透過率を有している。遮光部１７は、フォトレジスト１４が露光されない透過率を有している。
このようなフォトマスク１８としては、ハーフトーンマスクやグレートーンマスクが一般的に知られている。ハーフトーンマスクにおいては、露光に用いる波長領域（通常３５０〜４５０ｎｍ）の光の透過量を減少させるフィルタ膜が第２の露光部１６に形成されている。グレートーンマスクでは、光回折現象を利用しながら露光量を減少させるために、第２の露光部１６には解像度以下のスリットパターンが設けられている。
上記の第２の電極膜ＥＭ２及び第３の電極膜ＥＭ３に対して、第２回目のフォトリソグラフィ工程を実施した。
具体的には、ノボラック樹脂系のポジ型フォトレジスト１４をスリットコータもしくはスピンコータにより約１．６μｍの厚さで塗布し、１２０℃で約９０秒のプリベークを行った。
次に上記フォトレジスト１４に対して、第１の露光部１５、第２の露光部１６、及び遮光部１７を有するフォトマスク１８を用いて、複数階調露光を実施した。
ここで、第１の露光部１５は、フォトレジスト１４が完全に露光されるために必要な露光量が透過する透過率を有している。第２の露光部１６は、第１の露光部１５の約２０〜４０％に相当する露光量が透過する透過率を有している。遮光部１７は、フォトレジスト１４が露光されない透過率を有している。
このようなフォトマスク１８としては、ハーフトーンマスクやグレートーンマスクが一般的に知られている。ハーフトーンマスクにおいては、露光に用いる波長領域（通常３５０〜４５０ｎｍ）の光の透過量を減少させるフィルタ膜が第２の露光部１６に形成されている。グレートーンマスクでは、光回折現象を利用しながら露光量を減少させるために、第２の露光部１６には解像度以下のスリットパターンが設けられている。
次に図６Ｃに示す工程を実施した。
フォトレジスト１４の上記露光後、有機アルカリ系の現像液を用いてフォトレジスト１４を現像した。その後、１２０℃で約１８０秒間のポストベークを行った。以上の工程後に図６Ｃに示す異なる膜厚のフォトレジストパターン１９、２０が同時に形成された。
フォトレジストパターン１９は相対的に厚い厚膜部であり、フォトレジストパターン２０は相対的に薄い薄膜部である。
本実施例では、ドレイン電極９、ソース電極１１、ソース配線１２、及びソース端子１３を設ける領域に約１．６μｍの厚膜のフォトレジストパターン１９を形成し、透過画素電極１０Ｐを設ける領域に約０．４μｍの薄膜のフォトレジストパターン２０を形成した。
フォトレジスト１４の上記露光後、有機アルカリ系の現像液を用いてフォトレジスト１４を現像した。その後、１２０℃で約１８０秒間のポストベークを行った。以上の工程後に図６Ｃに示す異なる膜厚のフォトレジストパターン１９、２０が同時に形成された。
フォトレジストパターン１９は相対的に厚い厚膜部であり、フォトレジストパターン２０は相対的に薄い薄膜部である。
本実施例では、ドレイン電極９、ソース電極１１、ソース配線１２、及びソース端子１３を設ける領域に約１．６μｍの厚膜のフォトレジストパターン１９を形成し、透過画素電極１０Ｐを設ける領域に約０．４μｍの薄膜のフォトレジストパターン２０を形成した。
次に図６Ｄに示す工程を実施した。
フォトレジストパターン１９、２０をマスクとして第３の電極膜ＥＭ３の１回目のウェットエッチングを行った。本実施例では、公知のリン酸と硝酸と酢酸とを含むエッチング液を用い、Ａｌ−２ａｔ％Ｎｉ膜からなる第３の電極膜ＥＭ３をエッチングした。
さらに、フォトレジストパターン１９、２０をマスクとして、第２の電極膜ＥＭ２のウェットエッチングを行った。本実施例では、公知の蓚酸を含む溶液を用いて第２の電極膜ＥＭ２をエッチングした。
本工程では、第１の露光部１５に対応する第２の電極膜ＥＭ２及び第３の電極膜ＥＭ３がエッチング除去された。
フォトレジストパターン１９、２０をマスクとして第３の電極膜ＥＭ３の１回目のウェットエッチングを行った。本実施例では、公知のリン酸と硝酸と酢酸とを含むエッチング液を用い、Ａｌ−２ａｔ％Ｎｉ膜からなる第３の電極膜ＥＭ３をエッチングした。
さらに、フォトレジストパターン１９、２０をマスクとして、第２の電極膜ＥＭ２のウェットエッチングを行った。本実施例では、公知の蓚酸を含む溶液を用いて第２の電極膜ＥＭ２をエッチングした。
本工程では、第１の露光部１５に対応する第２の電極膜ＥＭ２及び第３の電極膜ＥＭ３がエッチング除去された。
次に図６Ｅに示す工程を実施した。
酸素プラズマを用いてフォトレジストのアッシングを行った。これにより、薄膜のフォトレジストパターン２０が除去され、厚膜のフォトレジストパターン１９は薄膜化され、フォトレジストパターン１９ａとして残存した。
酸素プラズマを用いてフォトレジストのアッシングを行った。これにより、薄膜のフォトレジストパターン２０が除去され、厚膜のフォトレジストパターン１９は薄膜化され、フォトレジストパターン１９ａとして残存した。
次に図６Ｆに示す工程を実施した。
フォトレジストパターン１９ａをマスクとして第３の電極膜ＥＭ３の２回目のウェットエッチングを行った。１回目のウェットエッチングと同様に、リン酸と硝酸と酢酸とを含むエッチング液を用いた。これにより、第３の電極膜ＥＭ３のフォトレジストパターン２０が除去された部分がエッチングされ、この部分の第２の電極膜ＥＭ２が露出して、透過画素電極１０Ｐが形成された。
フォトレジストパターン１９ａをマスクとして第３の電極膜ＥＭ３の２回目のウェットエッチングを行った。１回目のウェットエッチングと同様に、リン酸と硝酸と酢酸とを含むエッチング液を用いた。これにより、第３の電極膜ＥＭ３のフォトレジストパターン２０が除去された部分がエッチングされ、この部分の第２の電極膜ＥＭ２が露出して、透過画素電極１０Ｐが形成された。
次に図６Ｇに示す工程を実施した。
フォトレジストパターン１９ａを剥離除去し、基板１を純水洗浄した。以上の工程後に、ドレイン電極９（９ａ、９ｂ）、透過画素電極１０Ｐ、ソース電極１１（１１ａ、１１ｂ）、ソース配線１２（１２ａ、１２ｂ）、及びソース端子１３（１３ａ、１３ｂ）が、１回のフォトリソグラフィ工程で形成された。
フォトレジストパターン１９ａを剥離除去し、基板１を純水洗浄した。以上の工程後に、ドレイン電極９（９ａ、９ｂ）、透過画素電極１０Ｐ、ソース電極１１（１１ａ、１１ｂ）、ソース配線１２（１２ａ、１２ｂ）、及びソース端子１３（１３ａ、１３ｂ）が、１回のフォトリソグラフィ工程で形成された。
以上のようにして図５Ｂに示す工程を実施した後、図５Ｃに示す工程を実施する。
図５Ｂに示した工程後の基板１に半導体膜を成膜し、第３回目のフォトリソグラフィ工程を実施してこれをパターニングして半導体膜２１を形成する。
実施例１−１では、半導体膜としてアモルファスシリコン（ａ−Ｓｉ）膜をＣＶＤ法により厚さ１５０ｎｍ成膜した。その上にフォトレジストパターンを形成した後に、弗素系ガスを用いたドライエッチング法により、アモルファスシリコン膜をエッチングした。その後、フォトレジストパターンを剥離除去し、基板１を純水洗浄した。以上の工程後に、チャネル領域２２を有する半導体膜２１が形成された。
図５Ｂに示した工程後の基板１に半導体膜を成膜し、第３回目のフォトリソグラフィ工程を実施してこれをパターニングして半導体膜２１を形成する。
実施例１−１では、半導体膜としてアモルファスシリコン（ａ−Ｓｉ）膜をＣＶＤ法により厚さ１５０ｎｍ成膜した。その上にフォトレジストパターンを形成した後に、弗素系ガスを用いたドライエッチング法により、アモルファスシリコン膜をエッチングした。その後、フォトレジストパターンを剥離除去し、基板１を純水洗浄した。以上の工程後に、チャネル領域２２を有する半導体膜２１が形成された。
次に、図５Ｄに示す工程を実施する。
半導体膜２１を形成した基板１の全面に第２の絶縁膜である保護絶縁膜２３を成膜した後に、第４回目のフォトリソグラフィ工程を実施してゲート端子開口部２４、及びソース端子開口部２５を形成した。
実施例１−１では、保護絶縁膜２３として、３００ｎｍ厚さの窒化シリコン膜（Ｓｉ３Ｎ４膜）をＣＶＤ法により成膜した。その上にフォトレジストパターンを形成した後に、公知の弗素系ガスを用いたドライエッチングにより保護絶縁膜２３をエッチングした。保護絶縁膜２３にソース端子１３の表面まで貫通するコンタクトホールを開孔して、ソース端子開口部２５を形成した。保護絶縁膜２３とゲート絶縁膜６にゲート端子４の表面まで貫通するコンタクトホールを開孔して、ゲート端子開口部２４を形成した。その後、レジストパターンを剥離除去し、基板１を純水洗浄した。
半導体膜２１を形成した基板１の全面に第２の絶縁膜である保護絶縁膜２３を成膜した後に、第４回目のフォトリソグラフィ工程を実施してゲート端子開口部２４、及びソース端子開口部２５を形成した。
実施例１−１では、保護絶縁膜２３として、３００ｎｍ厚さの窒化シリコン膜（Ｓｉ３Ｎ４膜）をＣＶＤ法により成膜した。その上にフォトレジストパターンを形成した後に、公知の弗素系ガスを用いたドライエッチングにより保護絶縁膜２３をエッチングした。保護絶縁膜２３にソース端子１３の表面まで貫通するコンタクトホールを開孔して、ソース端子開口部２５を形成した。保護絶縁膜２３とゲート絶縁膜６にゲート端子４の表面まで貫通するコンタクトホールを開孔して、ゲート端子開口部２４を形成した。その後、レジストパターンを剥離除去し、基板１を純水洗浄した。
次に、図５Ｅに示す工程を実施する。
保護絶縁膜２３上に第４の電極膜ＥＭ４を成膜した後に、第５回目のフォトリソグラフィ工程を実施して対向電極２６、ゲート端子パッド２７、及びソース端子パッド２８を形成する。
実施例１−１では、ターゲットとして酸化インジウム（Ｉｎ２Ｏ３）と酸化スズ（ＳｎＯ２）とを混合したＩＴＯ材を用い、公知のＡｒガスを用いたスパッタリング法により、第４の電極膜ＥＭ４として１００ｎｍの厚さでＩＴＯ膜を成膜した。その上にフォトレジストパターンを形成した後に、蓚酸を含むエッチング液を用いてＩＴＯ膜をエッチングした。その後、フォトレジストパターンを剥離除去し、基板１を純水洗浄した。以上の工程後に、保護絶縁膜２３上に透過画素電極１０Ｐと対向するように対向電極２６が形成され、同時に、ゲート端子開口部２４内及びその近傍の保護絶縁膜２３上にゲート端子パッド２７が形成され、ソース端子開口部２５内及びその近傍の保護絶縁膜２３上にソース端子パッド２８が形成された。対向電極２６、ゲート端子パッド２７、及びソース端子パッド２８は透光性導電膜であるＩＴＯ膜により形成された。
以上の工程により、本実施形態のアクティブマトリックス基板２０１が完成する。
保護絶縁膜２３上に第４の電極膜ＥＭ４を成膜した後に、第５回目のフォトリソグラフィ工程を実施して対向電極２６、ゲート端子パッド２７、及びソース端子パッド２８を形成する。
実施例１−１では、ターゲットとして酸化インジウム（Ｉｎ２Ｏ３）と酸化スズ（ＳｎＯ２）とを混合したＩＴＯ材を用い、公知のＡｒガスを用いたスパッタリング法により、第４の電極膜ＥＭ４として１００ｎｍの厚さでＩＴＯ膜を成膜した。その上にフォトレジストパターンを形成した後に、蓚酸を含むエッチング液を用いてＩＴＯ膜をエッチングした。その後、フォトレジストパターンを剥離除去し、基板１を純水洗浄した。以上の工程後に、保護絶縁膜２３上に透過画素電極１０Ｐと対向するように対向電極２６が形成され、同時に、ゲート端子開口部２４内及びその近傍の保護絶縁膜２３上にゲート端子パッド２７が形成され、ソース端子開口部２５内及びその近傍の保護絶縁膜２３上にソース端子パッド２８が形成された。対向電極２６、ゲート端子パッド２７、及びソース端子パッド２８は透光性導電膜であるＩＴＯ膜により形成された。
以上の工程により、本実施形態のアクティブマトリックス基板２０１が完成する。
実施例１−１においては、第１の電極膜ＥＭ１及び第３の電極膜ＥＭ３として、２ａｔ％のＮｉを添加したＡｌ−２ａｔ％Ｎｉ膜を用いた。
透光性導電膜である第２の電極膜ＥＭ２として、酸化物導電膜であるＩＴＯ膜を用いる場合、第３の電極膜ＥＭ３としてＡｌ膜を適用すると、フォトリソグラフィ工程におけるフォトレジストの有機アルカリ現像液による現像時に、上層のＡｌ膜と下層のＩＴＯ膜の間で電池反応が生じて下層のＩＴＯ膜が還元腐食し、その結果、下層のＩＴＯ膜が黒色化してその透光性が低減したり、下層のＩＴＯ膜にパターン不良が発生するなどの問題がある。
また、第１の電極膜ＥＭ１により形成されるゲート端子４が、ゲート端子開口部２４を介してＩＴＯ膜からなるゲート端子パッド２７と電気的に接続される構造では、ゲート端子４にＡｌ膜を用いると、上層のＩＴＯ膜と下層のＡｌ膜との界面でＡｌが酸化反応を起こして酸化アルミニウム層が形成され、その結果、界面接続抵抗が高くなって良好な導電特性が得られなくなるという問題がある。
また、第１の電極膜ＥＭ１により形成されるゲート端子４が、ゲート端子開口部２４を介してＩＴＯ膜からなるゲート端子パッド２７と電気的に接続される構造では、ゲート端子４にＡｌ膜を用いると、上層のＩＴＯ膜と下層のＡｌ膜との界面でＡｌが酸化反応を起こして酸化アルミニウム層が形成され、その結果、界面接続抵抗が高くなって良好な導電特性が得られなくなるという問題がある。
上記の問題を解消するためには、ＡｌにＮｉを添加したＡｌ−Ｎｉ合金膜を用いることが好ましい。添加元素はＮｉに限ることなく、周期律表の８族、９族、及び１０族のから選ばれる１種類以上の元素を用いることができる。これらの中でも特に、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、及び白金（Ｐｔ）のうち少なくとも１種類以上の元素を添加したＡｌ合金膜を用いることが好ましい。かかるＡｌ合金膜を用いることで、ＩＴＯ膜との現像液中での電池反応を抑制することができるとともに、Ａｌ合金膜とＩＴＯ膜とを直接接合した場合の接続界面の電気抵抗を低減することができる。
下層のＩＴＯ膜との現像液中での電池反応を抑制するために、Ａｌに添加する上記元素の量は０．５ａｔ％以上であることが好ましい。一方で元素添加量を増やしていくと、Ａｌ合金膜の電気的比抵抗が増大する傾向にある。添加量の上限は、適用するＬＣＤ用アクティブマトリックス基板に要求される比抵抗値によって決めることができ、例えば比抵抗が小さいことが特長であるＡｌ合金膜を、その特長を損なわずに従来公知の配線材料であるＣｒ膜及びＭｏ膜よりも低い配線抵抗で用いたい場合には、上記元素の添加量は１５ａｔ％を超えないことが好ましい。添加量を１５ａｔ％以下に抑えることによって、比抵抗値を２０μΩｃｍ以下にすることができ、Ｃｒ膜及びＭｏ膜の比抵抗値よりも低くすることができる。
図１６に示した特許文献１に記載の構造では、半導体膜２１がドレイン電極９とソース電極１１の下層に、ゲート電極２のパターンよりもはみ出して形成されている。かかる構造ではＢＬ光が直接半導体膜２１に入射するため、光リーク電流によってＴＦＴのオフ電流が増大して、クロストーク及び焼き付き等の表示ムラが発生しやすい。この問題は特に、光励起の電流効果の大きいシリコン系の半導体膜を使用した場合に顕著である。
従来の構成でも、図１７に示したように、半導体膜２１のパターンをゲート電極２のパターンからはみ出さないようにすることで、半導体膜２１にＢＬ光が直接入射するのを防止することができる。しかしながら、このような構成でも半導体膜２１には、ゲート電極２から外側にはみ出したドレイン電極９及びソース電極の下面で反射した散乱光ＢＬＲが半導体膜２１に入射され、光リーク電流による表示ムラを発生させる恐れがある。この問題は、単に半導体膜２１をドレイン電極９とソース電極１１の上に形成するＴＦＴ構成でも避けられない場合がある。
本実施形態では、半導体膜２１が、ドレイン電極９及びソース電極１１とゲート電極２の上に形成されているため、半導体膜２１の形成領域に関係なく、ＢＬ光がドレイン電極９及びソース電極１１とゲート電極２に遮蔽されて、ＢＬ光が半導体膜２１に直接入射しない。したがって、図７に示すように、本実施形態では、半導体膜２１の形成領域に関係なく、ＴＦＴ１０１におけるＢＬ直接光に起因する光リーク電流が低減され、クロストーク及び焼き付き等の表示ムラが低減される。
本実施形態ではさらに、ドレイン電極９及びソース電極１１を透光性導電膜の下層９ａ、１１ａと非透光性導電膜の上層９ｂ、１１ｂとの積層構造としている。
図７に示すように、本実施形態の構成では、ドレイン電極９及びソース電極１１の下面側でのバックライト反射光ＢＬＲは透光性導電膜の下層９ａ、１１ａで減衰されるため、バックライト反射光ＢＬＲによる光リーク電流についても低減され、これに起因するクロストーク及び焼き付き等の表示ムラも低減される。
図７に示すように、本実施形態の構成では、ドレイン電極９及びソース電極１１の下面側でのバックライト反射光ＢＬＲは透光性導電膜の下層９ａ、１１ａで減衰されるため、バックライト反射光ＢＬＲによる光リーク電流についても低減され、これに起因するクロストーク及び焼き付き等の表示ムラも低減される。
本実施形態では、半導体膜２１に対してＢＬ直接光及びＢＬ反射光の入射がいずれも抑制されているので、これらを遮蔽する遮光層を別途設ける必要がなく、高い画素開口率と透過率を確保できる。
図８に、本発明に係る実施例１−１と、図１７に示した構成の比較例１についてのＢＬ光の反射率の実測結果の例を示す。図８の縦軸はＢＬ入射光を１００％としたときのドレイン電極９あるいはソース電極１１からの反射光の強度を示している。
実施例１−１及び比較例１における主な設計事項を以下に示す。
＜実施例１−１＞
絶縁性基板１：０．６ｍｍ厚のガラス基板、ゲート絶縁膜６：４００ｎｍ厚のＳｉ３Ｎ４膜、ドレイン・ソース電極の下層（透光性導電膜）９ａ、１１ａ：１００ｎｍ厚のＩＴＯ膜、ドレイン・ソース電極の上層（非透光性導電膜）９ｂ、１１ｂ：２００ｎｍ厚のＡｌ−２ａｔ％Ｎｉ膜。
＜比較例１＞
絶縁性基板１：０．６ｍｍ厚のガラス基板、ゲート絶縁膜６：４００ｎｍ厚のＳｉ３Ｎ４膜、ドレイン・ソース電極９、１１：２００ｎｍ厚のＡｌ−２ａｔ％Ｎｉ膜。
実施例１−１では、反射光は、比較例１に比べて波長４００〜８００ｎｍの可視光領域に渡って１０％以上低減されていることが分かる。波長５５０ｎｍでは、比較例１の反射率９０％に対して、実施例１−１の反射率は７５％にまで低減されている。
実施例１−１及び比較例１における主な設計事項を以下に示す。
＜実施例１−１＞
絶縁性基板１：０．６ｍｍ厚のガラス基板、ゲート絶縁膜６：４００ｎｍ厚のＳｉ３Ｎ４膜、ドレイン・ソース電極の下層（透光性導電膜）９ａ、１１ａ：１００ｎｍ厚のＩＴＯ膜、ドレイン・ソース電極の上層（非透光性導電膜）９ｂ、１１ｂ：２００ｎｍ厚のＡｌ−２ａｔ％Ｎｉ膜。
＜比較例１＞
絶縁性基板１：０．６ｍｍ厚のガラス基板、ゲート絶縁膜６：４００ｎｍ厚のＳｉ３Ｎ４膜、ドレイン・ソース電極９、１１：２００ｎｍ厚のＡｌ−２ａｔ％Ｎｉ膜。
実施例１−１では、反射光は、比較例１に比べて波長４００〜８００ｎｍの可視光領域に渡って１０％以上低減されていることが分かる。波長５５０ｎｍでは、比較例１の反射率９０％に対して、実施例１−１の反射率は７５％にまで低減されている。
上記は、下層透光性導電膜を１００ｎｍ厚のＩＴＯ膜で形成し、上層非透光性導電膜を２００ｎｍ厚のＡｌ−２ａｔ％Ｎｉ膜で形成した場合の一評価結果を示したものである。下層透光性導電膜あるいは上層透光性導電膜の材質及び／又は膜厚を変更して組み合わせることによって、さらに大きな効果を得ることも可能である。
例えば、上層非透光性導電膜として、光反射率の高いＡｌ系金属膜（一般的に可視光領域で９０％以上の反射率を有する。）を用いる代わりに、チタン（Ｔｉ）、クロム（Ｃｒ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、及びタングステン（Ｗ）などの金属膜あるいはこれらを主成分とする合金膜を用いてもよい。これらの合金の光反射率は一般的に６０％以下と低いため、下層透光性導電膜と合わせて、ＢＬ反射光をより一層低減することができる。ただし、これらの金属膜はもともとの反射率が低いために、後述するような全反射型あるいは半透過半反射型のＬＣＤには、明るい画素表示特性を得ることが難しく適用は難しい。全反射型あるいは半透過半反射型のＬＣＤに適用する場合、反射率が低い上記金属膜の上にさらに反射率の高いＡｌ系金属膜を形成して表側から入射する外光の反射率を高くすることが考えられるが、この場合は、用いる金属の種類が増えるためコストが増大し、生産効率も低下してしまう。
用いる金属種を多くすることなく、ＢＬ反射光を低減する構成として、図９に示す態様が挙げられる。
図９に示す態様では、第３の電極膜ＥＭ３を、基板１側からＡｌ系金属膜に窒素を添加した導電性Ａｌ−Ｎ膜ＥＭ３Ｘと、Ａｌ−Ｎｉ膜ＥＭ３Ｙとの積層構造としている。
Ａｌ−Ｎ膜ＥＭ３Ｘとしては、上層に用いるＡｌ−Ｎｉ膜にＮを添加したものが特に好ましい。
図９に示す態様では、第３の電極膜ＥＭ３を、基板１側からＡｌ系金属膜に窒素を添加した導電性Ａｌ−Ｎ膜ＥＭ３Ｘと、Ａｌ−Ｎｉ膜ＥＭ３Ｙとの積層構造としている。
Ａｌ−Ｎ膜ＥＭ３Ｘとしては、上層に用いるＡｌ−Ｎｉ膜にＮを添加したものが特に好ましい。
図９に示す態様では、ドレイン電極９は、ＩＴＯ膜ＥＭ２（第２の電極膜ＥＭ２）からなるドレイン電極下層９ａと、Ａｌ−Ｎｉ膜ＥＭ３Ｙからなるドレイン電極上層９ｂと、Ａｌ−Ｎ膜ＥＭ３Ｘからなるドレイン電極中間層９ｃとの積層構造を有している。
ソース電極１１は、ＩＴＯ膜ＥＭ２からなるソース電極下層１１ａと、Ａｌ−Ｎｉ膜ＥＭ３Ｙからなるからなるソース電極上層１１ｂと、Ａｌ−Ｎ膜ＥＭ３Ｘからなるソース電極中間層１１ｃの積層構造を有している。
ソース配線１２は、ＩＴＯ膜ＥＭ２からなるソース配線下層１２ａと、Ａｌ−Ｎｉ膜ＥＭ３Ｙからなるソース配線上層１２ｂと、Ａｌ−Ｎ膜ＥＭ３Ｘからなるソース配線中間層１２ｃの積層構造を有している。
ソース端子１３は、ＩＴＯ膜ＥＭ２からなるソース端子下層１３ａと、Ａｌ−Ｎｉ膜ＥＭ３Ｙからなるソース端子上層１３ｂと、Ａｌ−Ｎ膜ＥＭ３Ｘからなるソース端子中間層１３ｃの積層構造を有している。
ソース電極１１は、ＩＴＯ膜ＥＭ２からなるソース電極下層１１ａと、Ａｌ−Ｎｉ膜ＥＭ３Ｙからなるからなるソース電極上層１１ｂと、Ａｌ−Ｎ膜ＥＭ３Ｘからなるソース電極中間層１１ｃの積層構造を有している。
ソース配線１２は、ＩＴＯ膜ＥＭ２からなるソース配線下層１２ａと、Ａｌ−Ｎｉ膜ＥＭ３Ｙからなるソース配線上層１２ｂと、Ａｌ−Ｎ膜ＥＭ３Ｘからなるソース配線中間層１２ｃの積層構造を有している。
ソース端子１３は、ＩＴＯ膜ＥＭ２からなるソース端子下層１３ａと、Ａｌ−Ｎｉ膜ＥＭ３Ｙからなるソース端子上層１３ｂと、Ａｌ−Ｎ膜ＥＭ３Ｘからなるソース端子中間層１３ｃの積層構造を有している。
実施１−２として、下層の透光性導電膜として１００ｎｍ厚のＩＴＯ膜を成膜し、中間層のＡｌ−Ｎ膜としてＡｌ−２ａｔ％Ｎｉ合金に６ａｔ％のＮを添加したＡｌ−２ａｔ％Ｎｉ−６ａｔ％Ｎ膜を５０ｎｍの厚さで成膜し、上層のＡｌ合金膜としてＡｌ−２ａｔ％Ｎｉ膜を２００ｎｍの厚さで成膜した。
下層のＩＴＯ膜及び上層のＡｌ−２ａｔ％Ｎｉ膜は、公知のＡｒガスを用いたスパッタリング法により成膜した。中間層のＡｌ−２ａｔ％Ｎｉ−６ａｔ％Ｎ膜は、ターゲットとして上層と同じＡｌ−２ａｔ％Ｎｉを用い、Ａｒ＋Ｎ２ガスを用いてスパッタリングすることで成膜した。
中間層として上層と主成分が同じで、それに窒素を添加した金属膜を成膜する場合は、上層と同じターゲットを用い、ＡｒガスにＮ２ガスを添加するだけで従来公知のスパッタリング法により成膜することができる。この方法では、Ｎ２ガス量を変えることによって膜中のＮ組成を変えることが可能である。かかる方法では、中間層と上層を同一の装置で続けて成膜できるので、コストを増大させたり、生産効率を低下させることがない。さらに、上層は高い反射率を有するＡｌ合金膜で構成されるので、後述するようにドレイン電極９から延在された上層の金属膜を反射画素電極１０Ｒとして用いる全反射型あるいは半透過半反射型のＬＣＤ用のアクティブマトリックス基板にも適用可能である。
下層のＩＴＯ膜及び上層のＡｌ−２ａｔ％Ｎｉ膜は、公知のＡｒガスを用いたスパッタリング法により成膜した。中間層のＡｌ−２ａｔ％Ｎｉ−６ａｔ％Ｎ膜は、ターゲットとして上層と同じＡｌ−２ａｔ％Ｎｉを用い、Ａｒ＋Ｎ２ガスを用いてスパッタリングすることで成膜した。
中間層として上層と主成分が同じで、それに窒素を添加した金属膜を成膜する場合は、上層と同じターゲットを用い、ＡｒガスにＮ２ガスを添加するだけで従来公知のスパッタリング法により成膜することができる。この方法では、Ｎ２ガス量を変えることによって膜中のＮ組成を変えることが可能である。かかる方法では、中間層と上層を同一の装置で続けて成膜できるので、コストを増大させたり、生産効率を低下させることがない。さらに、上層は高い反射率を有するＡｌ合金膜で構成されるので、後述するようにドレイン電極９から延在された上層の金属膜を反射画素電極１０Ｒとして用いる全反射型あるいは半透過半反射型のＬＣＤ用のアクティブマトリックス基板にも適用可能である。
上層のＡｌ−２ａｔ％Ｎｉ膜は、膜単体での比抵抗値が５μΩ・ｃｍ、光反射率（波長５５０ｎｍでの値）が９３％である。中間層のＡｌ−２ａｔ％Ｎｉ−５ａｔ％Ｎ膜は、比抵抗値が２７μΩ・ｃｍにまで上昇するものの良好な導電体であり、反射率は７４％にまで低下する。このようにＡｌ合金膜にＮを添加することによって、導電特性を維持しつつ、膜の光反射率を低下させることができる。
図１０に、本発明に係る実施例１−１、実施例１−２、及び比較例１についてのＢＬ光の反射率の実測結果の例を示す。実施例１−１及び比較例１は図８に示したものである。
実施例１−２では、反射光は、実施例１−１に比べて、波長４００〜８００ｎｍの可視光領域に渡ってさらに約１０％低減されていることが分かる。波長５５０ｎｍでは、比較例１の反射率９０％に対して、実施例１−１では７５％、さらに実施例１−２では６３％にまで低減されていた。図９に示す態様では、ＢＬ反射光に起因する光リーク電流がさらに低減され、表示不良の発生がより効果的に抑制されることが示された。
実施例１−２では、反射光は、実施例１−１に比べて、波長４００〜８００ｎｍの可視光領域に渡ってさらに約１０％低減されていることが分かる。波長５５０ｎｍでは、比較例１の反射率９０％に対して、実施例１−１では７５％、さらに実施例１−２では６３％にまで低減されていた。図９に示す態様では、ＢＬ反射光に起因する光リーク電流がさらに低減され、表示不良の発生がより効果的に抑制されることが示された。
実施例１−２では、中間層としてＡｌ−２ａｔ％Ｎｉ膜に６ａｔ％のＮを添加したＡｌ−２ａｔ％Ｎｉ−６ａｔ％Ｎ膜を用いたが、これに限ることはない。Ｎ元素の添加の目的と効果は上述のように、電気的な導電特性を維持しつつ光反射率を低下させることである。ＡｌにＮを添加していくと４０ａｔ％のＮ組成までは、比抵抗値は約５μΩ・ｃｍから約２５０μΩ・ｃｍまで単調に増加し、４０ａｔ％を超えると、一気に増大して４５ａｔ％では約２８００μΩ・ｃｍ、さらに４６ａｔ％では約１００００μΩ・ｃｍにまで跳ね上がる。したがって、Ｎ量が４０ａｔ％以下の組成比の範囲内であれば、下層のＩＴＯ膜との間の導体特性も良好である。Ｎ組成比を０ａｔ％から４０ａｔ％まで添加することによって、膜単体の光反射率値（波長５５０ｎｍの値）を約９０％から約４０％にまで連続的に低下させることが可能である。
実施例１−２では中間層及び上層において２ａｔ％のＮｉ添加としたが、これに限ることはない。上層のＡｌ合金膜に、Ｎｉをはじめとして周期律表の８族、９族、及び１０族から選ばれる元素を添加することによって、ＩＴＯ膜との現像液中での電池反応を防止することができるとともに、ＩＴＯ膜との界面接続抵抗を低下させることができることを上述した。Ｎを添加する中間層においても、同様の金属を添加することで、同様の効果が得られる。
実施例１−２では中間層があるため、上層のＡｌ合金膜に、８族、９族、及び１０族から選ばれる１種類以上の元素を添加する必要はなく、純Ａｌ膜を用いてもよいし、他の元素を添加したＡｌ合金膜を用いてもよい。
実施例１−２では中間層があるため、上層のＡｌ合金膜に、８族、９族、及び１０族から選ばれる１種類以上の元素を添加する必要はなく、純Ａｌ膜を用いてもよいし、他の元素を添加したＡｌ合金膜を用いてもよい。
周期律表の８族、９族、及び１０族から選ばれる１種類以上の元素を添加したＡｌ合金膜からなる中間層は２層以上設けてもよい。かかる中間層を２層以上設けることによって、ＢＬ反射光の低減効果は大きくなる。
上層はＡｌ合金膜に限ることはなく、Ｔｉ、Ｃｒ、Ｃｕ、Ｍｏ、Ｔａ、及びＷ等の金属膜またはこれらを主成分とする合金膜を用いてもよい。この場合でも中間層にこれら合金膜に窒素を添加した中間層を設けることによって、上記と同様の効果を得ることが可能である。
以上説明したように、本実施形態及びその設計変更例によれば、画素開口率を低下させることなく半導体膜２１への遮光が良好に実現されて、ＴＦＴ１０１の光リーク電流が低減され、かつ、従来よりも少ないフォトリソフォグラフィ工程で製造することが可能なアクティブマトリックス基板２０１を提供することができる。
本実施形態の構成と製造方法によれば、高い開口率を有する横電界駆動方式のＬＣＤ用アクティブマトリックス基板２０１を、従来よりもフォトリソグラフィ工程の回数が少ない５回のフォトリソグラフィ工程で製造することが可能である。
本実施形態の構成と製造方法によれば、高い開口率を有する横電界駆動方式のＬＣＤ用アクティブマトリックス基板２０１を、従来よりもフォトリソグラフィ工程の回数が少ない５回のフォトリソグラフィ工程で製造することが可能である。
本実施形態のアクティブマトリックス基板２０１の最表面に配向膜を形成し、このアクティブマトリックス基板２０１とカラーフィルタ（ＣＦ）及び配向膜を形成した対向基板とを液晶層を挟持させて貼着した液晶セルを得、これに偏光子及び位相差補償素子、及びバックライト（ＢＬ）等を取り付けることで、全透過型の液晶表示装置が得られる。
本実施形態の液晶表示装置は横電界駆動方式の１つであるＦＦＳモードであるので、縦電界駆動方式よりも広い視野角が得られ、かつ、他の横電界駆動方式であるＩＰＳモードよりも画素表示部の開口率と透過率が大きく確保され、明るい表示特性を得ることが可能である。
「第２実施形態」
図面を参照して、本発明に係る第２実施形態のアクティブマトリックス基板について説明する。本実施形態のアクティブマトリックス基板は、ＦＦＳモードの半透過半反射型ＬＣＤ用のアクティブマトリックス基板である。
図１１は本実施形態のアクティブマトリックス基板の要部平面図であり、図１２は要部断面図である。これらの図は、第１実施形態の図１及び図２に対応する図である。第１実施形態と同じ要素については同じ参照符号を付して説明を省略する。
図面を参照して、本発明に係る第２実施形態のアクティブマトリックス基板について説明する。本実施形態のアクティブマトリックス基板は、ＦＦＳモードの半透過半反射型ＬＣＤ用のアクティブマトリックス基板である。
図１１は本実施形態のアクティブマトリックス基板の要部平面図であり、図１２は要部断面図である。これらの図は、第１実施形態の図１及び図２に対応する図である。第１実施形態と同じ要素については同じ参照符号を付して説明を省略する。
本実施形態のＴＦＴ１０２及びアクティブマトリックス基板２０２の基本構成は第１実施形態と同様であり、画素電極の構成のみが異なっている。
本実施形態では、画素電極１０が、反射金属膜からなる第３の電極膜ＥＭ３をドレイン電極上層９ｂから延設した反射画素電極１０Ｒと、透光性導電膜からなる第２の電極膜ＥＭ２をドレイン電極下層９ａから延設した透過画素電極１０Ｐとから構成されている。反射画素電極１０Ｒの面積は透過画素電極１０Ｐよりも小さく設計されている。
反射画素電極１０Ｒが形成された領域は外光を利用する反射画素部ＰＲ、反射画素電極１０Ｒが形成されておらず、透過画素電極１０Ｐのみが形成された領域はＢＬ光を利用する透過画素部ＰＴとなっている。
本実施形態では、画素電極１０が、反射金属膜からなる第３の電極膜ＥＭ３をドレイン電極上層９ｂから延設した反射画素電極１０Ｒと、透光性導電膜からなる第２の電極膜ＥＭ２をドレイン電極下層９ａから延設した透過画素電極１０Ｐとから構成されている。反射画素電極１０Ｒの面積は透過画素電極１０Ｐよりも小さく設計されている。
反射画素電極１０Ｒが形成された領域は外光を利用する反射画素部ＰＲ、反射画素電極１０Ｒが形成されておらず、透過画素電極１０Ｐのみが形成された領域はＢＬ光を利用する透過画素部ＰＴとなっている。
第１実施形態において第３の電極膜ＥＭ３のパターンを変更するだけで、半透過半反射型のＬＣＤに適用できる。
本実施形態のアクティブマトリックス基板２０２は、第１実施形態と同様の基本構成を有しており、同様の効果を奏する。
本実施形態によっても、画素開口率を低下させることなく半導体膜２１への遮光が良好に実現されて、ＴＦＴ１０２の光リーク電流が低減され、かつ、従来よりも少ないフォトリソフォグラフィ工程で製造することが可能なアクティブマトリックス基板２０２を提供することができる。
本実施形態のアクティブマトリックス基板２０２は、第３の電極膜ＥＭ３のパターンを変更するだけであるので、第１実施形態と同様のプロセスで製造でき、従来よりもフォトリソグラフィ工程の回数が少ない５回のフォトリソグラフィ工程で製造することが可能である。
本実施形態のアクティブマトリックス基板２０２は、第１実施形態と同様の基本構成を有しており、同様の効果を奏する。
本実施形態によっても、画素開口率を低下させることなく半導体膜２１への遮光が良好に実現されて、ＴＦＴ１０２の光リーク電流が低減され、かつ、従来よりも少ないフォトリソフォグラフィ工程で製造することが可能なアクティブマトリックス基板２０２を提供することができる。
本実施形態のアクティブマトリックス基板２０２は、第３の電極膜ＥＭ３のパターンを変更するだけであるので、第１実施形態と同様のプロセスで製造でき、従来よりもフォトリソグラフィ工程の回数が少ない５回のフォトリソグラフィ工程で製造することが可能である。
「第３実施形態」
図面を参照して、本発明に係る第３実施形態のアクティブマトリックス基板について説明する。本実施形態のアクティブマトリックス基板は、ＦＦＳモードの全反射型ＬＣＤ用のアクティブマトリックス基板である。
図１３は本実施形態のアクティブマトリックス基板の要部平面図であり、図１４は要部断面図である。これらの図は、第１実施形態の図１及び図２に対応する図である。第１実施形態と同じ要素については同じ参照符号を付して説明を省略する。
図面を参照して、本発明に係る第３実施形態のアクティブマトリックス基板について説明する。本実施形態のアクティブマトリックス基板は、ＦＦＳモードの全反射型ＬＣＤ用のアクティブマトリックス基板である。
図１３は本実施形態のアクティブマトリックス基板の要部平面図であり、図１４は要部断面図である。これらの図は、第１実施形態の図１及び図２に対応する図である。第１実施形態と同じ要素については同じ参照符号を付して説明を省略する。
本実施形態のＴＦＴ１０３及びアクティブマトリックス基板２０３の基本構成は第１実施形態と同様であり、画素電極の構成のみが異なっている。
本実施形態では、画素電極１０が、反射金属膜からなる第３の電極膜ＥＭ３をドレイン電極上層９ｂから延設した反射画素電極１０Ｒと、透光性導電膜からなる第２の電極膜ＥＭ２をドレイン電極下層９ａから延設した透過画素電極１０Ｐとから構成されている。
本実施形態では、画素電極１０全体に反射画素電極１０Ｒが形成されており、画素電極１０全体が反射画素部となっている。
図示する例では、画素電極１０全体に透過画素電極１０Ｐが形成されているが、透過画素電極１０Ｐはなくてもよいし、一部の領域だけあってもよい。
本実施形態では、画素電極１０が、反射金属膜からなる第３の電極膜ＥＭ３をドレイン電極上層９ｂから延設した反射画素電極１０Ｒと、透光性導電膜からなる第２の電極膜ＥＭ２をドレイン電極下層９ａから延設した透過画素電極１０Ｐとから構成されている。
本実施形態では、画素電極１０全体に反射画素電極１０Ｒが形成されており、画素電極１０全体が反射画素部となっている。
図示する例では、画素電極１０全体に透過画素電極１０Ｐが形成されているが、透過画素電極１０Ｐはなくてもよいし、一部の領域だけあってもよい。
第１実施形態において第３の電極膜ＥＭ３のパターンを変更するだけで、全反射型のＬＣＤに適用できる。
本実施形態のアクティブマトリックス基板２０３は、第１実施形態と同様の基本構成を有しており、同様の効果を奏する。
本実施形態によっても、画素開口率を低下させることなく、半導体膜２１への遮光が良好に実現されて、ＴＦＴ１０３の光リーク電流が低減され、かつ、従来よりも少ないフォトリソフォグラフィ工程で製造することが可能なアクティブマトリックス基板２０３を提供することができる。
本実施形態のアクティブマトリックス基板２０３は、第３の電極膜ＥＭ３のパターンを変更するだけであるので、第１実施形態と同様のプロセスで製造でき、従来よりもフォトリソグラフィ工程の回数が少ない５回のフォトリソグラフィ工程で製造することが可能である。
本実施形態では透過画素電極１０Ｐはなくてもよいので、この場合、第２回目のフォトリソグラフィ工程において、複数階調露光による透過画素電極領域形成の工程を省略することができる。
本実施形態ではＢＬ光がないため、従来構成でも光リーク電流の問題は大きくはない。本発明は特に、第１及び第２実施形態に有効である。
本実施形態のアクティブマトリックス基板２０３は、第１実施形態と同様の基本構成を有しており、同様の効果を奏する。
本実施形態によっても、画素開口率を低下させることなく、半導体膜２１への遮光が良好に実現されて、ＴＦＴ１０３の光リーク電流が低減され、かつ、従来よりも少ないフォトリソフォグラフィ工程で製造することが可能なアクティブマトリックス基板２０３を提供することができる。
本実施形態のアクティブマトリックス基板２０３は、第３の電極膜ＥＭ３のパターンを変更するだけであるので、第１実施形態と同様のプロセスで製造でき、従来よりもフォトリソグラフィ工程の回数が少ない５回のフォトリソグラフィ工程で製造することが可能である。
本実施形態では透過画素電極１０Ｐはなくてもよいので、この場合、第２回目のフォトリソグラフィ工程において、複数階調露光による透過画素電極領域形成の工程を省略することができる。
本実施形態ではＢＬ光がないため、従来構成でも光リーク電流の問題は大きくはない。本発明は特に、第１及び第２実施形態に有効である。
「第４実施形態」
図面を参照して、本発明に係る第４実施形態のアクティブマトリックス基板について説明する。本実施形態のアクティブマトリックス基板は、ＦＦＳモードの全透過型ＬＣＤ用のアクティブマトリックス基板である。
図１５は本実施形態のアクティブマトリックス基板の要部断面図である。この図は、第１実施形態の図２に対応する図である。第１実施形態と同じ要素については同じ参照符号を付して説明を省略する。
図面を参照して、本発明に係る第４実施形態のアクティブマトリックス基板について説明する。本実施形態のアクティブマトリックス基板は、ＦＦＳモードの全透過型ＬＣＤ用のアクティブマトリックス基板である。
図１５は本実施形態のアクティブマトリックス基板の要部断面図である。この図は、第１実施形態の図２に対応する図である。第１実施形態と同じ要素については同じ参照符号を付して説明を省略する。
本実施形態のＴＦＴ１０４及びアクティブマトリックス基板２０４の基本構成は第１実施形態と同様であり、半導体膜２１がドレイン電極９及びソース電極１１の上層の非透光性導電膜９ｂ、１１ｂの上に形成されるのではなく、下層のＩＴＯ膜等からなる透光性導電膜９ａ、１１ａ上に形成されている。
図示する例では、半導体膜２１は、下層の透光性導電膜９ａ、１１ａの側面と表面、及び上層の非透光性導電膜９ｂ、１１ｂの側面に接している。
半導体膜２１は上層の非透光性導電膜９ｂ、１１ｂの側面及び表面に接するように形成してもよい。
本実施形態では、半導体膜２１がＩＴＯ等からなる下層の透光性導電膜９ａ、１１ａ上に形成されるので、半導体膜２１とドレイン電極９及びソース電極１１との接続部の電気特性をより向上させることができ、表示特性を向上させることができる。本実施形態の構成は第１実施形態だけでなく、第２〜第３実施形態にも適用可能である。
図示する例では、半導体膜２１は、下層の透光性導電膜９ａ、１１ａの側面と表面、及び上層の非透光性導電膜９ｂ、１１ｂの側面に接している。
半導体膜２１は上層の非透光性導電膜９ｂ、１１ｂの側面及び表面に接するように形成してもよい。
本実施形態では、半導体膜２１がＩＴＯ等からなる下層の透光性導電膜９ａ、１１ａ上に形成されるので、半導体膜２１とドレイン電極９及びソース電極１１との接続部の電気特性をより向上させることができ、表示特性を向上させることができる。本実施形態の構成は第１実施形態だけでなく、第２〜第３実施形態にも適用可能である。
「その他の設計変更」
本発明は上記実施形態に限らず、本発明の趣旨を逸脱しない範囲内において、設計変更可能である。
本発明は上記実施形態に限らず、本発明の趣旨を逸脱しない範囲内において、設計変更可能である。
上記の実施形態では、半導体膜２１にアモルファスシリコン膜を用いる例について説明したが、これに限らず、微結晶あるいは多結晶のシリコン膜、あるいは酸化物及び／又は窒化物を含む化合物半導体膜を用いてもよい。
例えば、酸化亜鉛（ＺｎＯ）膜、あるいはこれに酸化ガリウム（Ｇａ２Ｏ３）及び／又は酸化インジウム（Ｉｎ２Ｏ３）を添加したＩＧＺＯ系のような酸化物半導体膜を用いると、シリコン膜に比べて移動度が大きく高い性能をもつＴＦＴを得ることができる。かかる酸化物半導体膜は、一般的に酸薬液に対する耐性が小さく、ＴＦＴの電極膜として一般公知のＡｌ、Ｔｉ、Ｃｒ、Ｃｕ、Ｍｏ、Ｔａ、及びＷといった金属膜をウエットエッチング加工するときの酸系薬液で激しく腐食してしまうという問題がある。しかしながら、本発明では、ゲート電極２、及びドレイン・ソース電極９、１１の金属膜を形成した後に半導体膜２１を形成する構成となっているので、製造工程上、酸化物半導体膜を腐食させることがない。したがって、高い開口率と優れた表示性能を有する横電界駆動方式のＬＣＤ用アクティブマトリックス基板を、従来より高い歩留で製造することが可能となる。
例えば、酸化亜鉛（ＺｎＯ）膜、あるいはこれに酸化ガリウム（Ｇａ２Ｏ３）及び／又は酸化インジウム（Ｉｎ２Ｏ３）を添加したＩＧＺＯ系のような酸化物半導体膜を用いると、シリコン膜に比べて移動度が大きく高い性能をもつＴＦＴを得ることができる。かかる酸化物半導体膜は、一般的に酸薬液に対する耐性が小さく、ＴＦＴの電極膜として一般公知のＡｌ、Ｔｉ、Ｃｒ、Ｃｕ、Ｍｏ、Ｔａ、及びＷといった金属膜をウエットエッチング加工するときの酸系薬液で激しく腐食してしまうという問題がある。しかしながら、本発明では、ゲート電極２、及びドレイン・ソース電極９、１１の金属膜を形成した後に半導体膜２１を形成する構成となっているので、製造工程上、酸化物半導体膜を腐食させることがない。したがって、高い開口率と優れた表示性能を有する横電界駆動方式のＬＣＤ用アクティブマトリックス基板を、従来より高い歩留で製造することが可能となる。
本発明は、ＦＦＳモード以外のＩＰＳモード等の横電界駆動方式にも適用可能である。本発明は、縦電界駆動方式にも適用可能である。
２０１〜２０４ アクティブマトリックス基板
１０１〜１０４ ＴＦＴ
１ 絶縁性基板
２ ゲート電極
３ ゲート配線
４ ゲート端子
５ 補助容量共通電極
６ ゲート絶縁膜
９ ドレイン電極
９ａ ドレイン電極下層
９ｂ ドレイン電極上層
９ｃ ドレイン電極中間層
１０ 画素電極
１０Ｐ 透過画素電極
１０Ｒ 反射画素電極
１１ ソース電極
１１ａ ソース電極下層
１１ｂ ソース電極上層
１１ｃ ソース電極中間層
１２ ソース配線
１２ａ ソース配線下層
１２ｂ ソース配線上層
１２ｃ ソース配線中間層
１３ ソース端子
１３ａ ソース端子下層
１３ｂ ソース端子上層
１３ｃ ソース端子中間層
２１ 半導体膜
２２ チャネル領域
２３ 保護絶縁膜
２４ ゲート端子開口部
２５ ソース端子開口部
２６ 対向電極
２６Ｓ スリット
２７ ゲート端子パッド
２８ ソース端子パッド
ＥＭ１ 第１の電極膜
ＥＭ２ 第２の電極膜
ＥＭ３ 第３の電極膜
ＥＭ４ 第４の電極膜
１０１〜１０４ ＴＦＴ
１ 絶縁性基板
２ ゲート電極
３ ゲート配線
４ ゲート端子
５ 補助容量共通電極
６ ゲート絶縁膜
９ ドレイン電極
９ａ ドレイン電極下層
９ｂ ドレイン電極上層
９ｃ ドレイン電極中間層
１０ 画素電極
１０Ｐ 透過画素電極
１０Ｒ 反射画素電極
１１ ソース電極
１１ａ ソース電極下層
１１ｂ ソース電極上層
１１ｃ ソース電極中間層
１２ ソース配線
１２ａ ソース配線下層
１２ｂ ソース配線上層
１２ｃ ソース配線中間層
１３ ソース端子
１３ａ ソース端子下層
１３ｂ ソース端子上層
１３ｃ ソース端子中間層
２１ 半導体膜
２２ チャネル領域
２３ 保護絶縁膜
２４ ゲート端子開口部
２５ ソース端子開口部
２６ 対向電極
２６Ｓ スリット
２７ ゲート端子パッド
２８ ソース端子パッド
ＥＭ１ 第１の電極膜
ＥＭ２ 第２の電極膜
ＥＭ３ 第３の電極膜
ＥＭ４ 第４の電極膜
Claims (11)
- 絶縁性基板上に、当該絶縁性基板側から、ゲート電極と、当該ゲート電極を覆うゲート絶縁膜と、互いに離間形成されたドレイン電極及びソース電極と、チャネル層を含む少なくとも１層の半導体膜とが順次形成された画素スイッチング素子である薄膜トランジスタと、画素電極とが複数対アレイ状に形成されたアクティブマトリックス基板であって、
前記ドレイン電極及び前記ソース電極は、前記基板側から透光性導電膜と非透光性導電膜とが順次積層された積層構造を有し、かつ、前記ドレイン電極の前記透光性導電膜及び／又は前記非透光性導電膜が延設され、当該延設部分により前記画素電極が形成されたアクティブマトリックス基板。 - 前記少なくとも１層の半導体膜は、前記ドレイン電極及び前記ソース電極を構成する前記透光性導電膜及び前記非透光性導電膜の双方に接している請求項１に記載のアクティブマトリックス基板。
- 前記画素電極が前記透光性導電膜からなる全透過型装置用の基板である請求項１又は２に記載のアクティブマトリックス基板。
- 前記非透光性導電膜が光反射材料からなり、前記画素電極が当該非透光性導電膜を含む全反射型装置用又は半透過半反射型装置用の基板である請求項１又は２に記載のアクティブマトリックス基板。
- 前記薄膜トランジスタ及び前記画素電極を覆う保護絶縁膜と、当該保護絶縁膜上に形成され前記画素電極と対向する対向電極とを備えた横電界駆動方式用の基板である請求項１〜４のいずれかに記載のアクティブマトリックス基板。
- 前記対向電極は平面視、ストライプ状電極が折り返し部分で繋がって１本の電極をなした構造、櫛歯型構造、及び平面電極に複数のスリットが開口された構造のうちいずれかの構造を有する請求項５に記載のアクティブマトリックス基板。
- 前記非透光性導電膜は、８族〜１０族からなる群より選ばれる少なくとも１種の元素が添加されたＡｌ合金膜である請求項１〜６のいずれかに記載のアクティブマトリックス基板。
- 前記ゲート電極は、８族〜１０族から群より選ばれる少なくとも１種の元素が添加されたＡｌ合金膜である請求項１〜７のいずれかに記載のアクティブマトリックス基板。
- 前記ドレイン電極及び前記ソース電極は、前記透光性導電膜と前記非透光性導電膜との間に、窒素を添加した導電膜をさらに備えた請求項１〜８のいずれかに記載のアクティブマトリックス基板。
- 請求項１〜９のいずれかに記載のアクティブマトリックス基板と対向基板とが液晶層を挟持して対向配置された液晶セルを備えた液晶装置。
- 請求項１〜９のいずれかに記載のアクティブマトリックス基板と対向基板とが液晶層を挟持して対向配置された液晶セルと、バックライトとを備えた全透過型又は半透過半反射型の液晶装置。
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