KR0139371B1 - 박막 트랜지스터 액정표시소자 및 그 제조방법 - Google Patents

박막 트랜지스터 액정표시소자 및 그 제조방법

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Abstract

본 발명은 박막 트랜지스터 액정 표시 소자 및 그 제조 방법에 관한 것으로서, 에치스토퍼와 반도체층을 게이트 전극에 자기정렬하고 콘택층을 소스전극 및 드레인 전극에 정렬시키는 단순한 공정 순서와 설계의 변화만으로써 기생 용량과 광누설 전류를 줄일 수 있는 효과를 제공하는 장치 및 그 방법에 관한 것이다.

Description

박막 트랜지스터 액정 표시 소자 및 그 제조 방법
제1도는 종래의 비정질 규소를 이용한 박막 트랜지스터 액정 표시 소자 중 ISI 형 또는 에치스토퍼형의 단면도,
제2도의 a 및 b는 종래 기술에 따른 박막 트랜지스터의 단면도 및 평면도,
제3도의 a 및 b는 또다른 종래 기술에 따른 박막 트랜지스터의 단면도 및 평면도,
제4도의 a 내지 g는 본 발명의 실시예에 따른 박막 트랜지스터 액정표시 소자의 제조 방법을 공정 순서에 따라 도시한 단면도,
제5도는 본 발명의 또다른 실시예에 따른 박막 트랜지스터 액정 표시 소자의 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
1 : 기판2 : 게이트 전극3 : 게이트 산화막
4 : 게이트 절연층5 : 비정질 규소층 또는 반도체층
6 : 채널 보호층 또는 에치스토퍼7 : 콘택층
8 : 소스전극9 : 드레인 전극10 : 화소전극
본 발명은 박막 트랜지스터 액정 표시 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게 말하자면, 에치스토퍼와 반도체층을 게이트 전극에 자기정렬하고 콘택층을 소스 전극 및 드레인 전극에 정렬시킨 박막 트랜지스터 액정 표시 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 비정질 규소(amorphous Si ; a-Si)를 이용한 박막 트랜지스터(thin film transistor : TFT) 액정 표시 소자(liquid crystal display : LCD)는 오프(OFF) 상태에 상당하는 암저항이 높아 스위칭(switching) 능력이 뛰어나고, 350℃ 이하의 저온 영역에서 형성이 가능하여 대형 유리 기판에 적합하므로 현재 주력 소자가 되고 있다.
제1도는 종래의 비정질 규소를 이용한 박막 트랜지스터 액정 표시 소자 중 ISI(insulator semiconductor insulator)형 또는 에치스토퍼(etchstopper)형의 단면도로서, 1은 기판, 2는 게이트(gate) 전극, 3은 게이트 산화막, 4는 게이트 절연층, 5는 비정질 규소층, 6은 채널(channel) 보호층 또는 에치스토퍼, 7은 콘택(contact)층, 8은 소스(source) 전극, 9는 드레인(drain) 전극, 10는 화소전극을 나타낸다.
그러나, 이러한 종래의 비정질 규소를 이용한 박막 트랜지스터 액정 표시소자는 일반적으로 다음과 같은 단점을 가지고 있다.
첫째, 소스와 게이트 간, 드레인과 게이트 간 등의 기생 용량 때문에 소자의 특성이 저하된다.
둘재, 박막 트랜지스터의 액티브(active)층으로 사용되는 비정질 규소는 빛에 조사되면 전기 전도도가 증가하는 성질이 있기 때문에 누설전류가 발생하여 소자의 특성을 저하시킨다. 특히, OHP(over head projector)나 프로젝터(projector)용의 기판에는 강한 후광(backlight)이 사용되므로 더욱 큰 광누설전류가 발생하여 표시특성이 매우 저하된다.
이러한 종래 기술의 단점을 극복하기 위하여 이른바 자기 정렬(self-aligned)공정을 이용한다. 먼저 에치스토퍼를 게이트 전극에 자기 정렬하는 부분 자기 정렬을 실시하여 기생 용량을 줄이고(이는 현재 일반적으로 이용되고 있는 방법으로서 제1도에도 부분 자기 정렬된 에치스토퍼를 도시하고 있다), 다음으로 비정질 규소층을 게이트 전극에 자기 정렬하여 광누설전류를 줄이는데, 다음과 같은 두 가지 방법이 제시되고 있다.
제2도의 a 및 b는 1991년에 IEEE에 발표된 OHP 시스템을 위한 새로운 자기 정렬 비정질 규소 박막 트랜지스터를 구비한 10.4 인치 전색 박막 트랜지스터 액정 표시 장치(A 10.4 diagonal full color TFT-LCD with new self-aligned a-Si TFTs for OHP system)에서 제시하고 있는 공정에 의한 박막 트랜지스터의 단면도 및 평면도를 도시한 것이다. 제2도의 a에 도시한 바와 같이 비정질 규소층(5), 콘택층(7) 및 에치스토퍼(6)를 완전히 자기정렬시킴으로써, 게이트 전극(2)과 소스 전극(8) 및 드레인 전극(9) 사이의 겹치는 부분을 감소시켜 기생용량을 줄이고, 박막 트랜지스터의 뒷면으로 부터의 빛이 비정질 규소층(5)에 미치지 않도록 완전히 차단하여 광누설전류를 줄이고있다. 그러나 상기한 바와 같이 콘택층(7)을 게이트 전극(2)에 자기 정렬시키면 상기 콘택층(7)과 소스 전극(8) 및 드레인 전극(9)과의 접촉 면적이 줄어들어 접촉 저항에 따른 박막 트랜지스터의 온(ON) 특성이 저하하므로, 이를 보완하기 위하여 상기 콘택층(7)의 n+-a-Si를 미소결정화(micro-crystallization)하여 콘택층(7)의 저항을 감소시켜 온 특성을 유지하도록 하고 있다.
제3도의 a 및 b는 SID 93 Digest에 게재된 완전히 자기정렬된 비정질 규소 박막 트랜지스터(A Completely Self-aligned a-Si TFT)에서 제시하고 있는 공정에 의한 박막 트랜지스터의 단면도 및 평면도를 도시한 것이다. 이 논문에 따르면, 먼저 에치스토퍼(6)를 게이트 전극(2)에 자기 정렬하여 기생용량을 조절하고, 다음으로 에치스토퍼(6)를 마스크로 하여 게이트 전극(2) 바깥에 노출된 비정질 규소층(5)에 n+형 불순물을 주입, 확산하여 a-Si를 n+-a-Si로 변환시킴으로써 상기 게이트 전극(2) 바깥으로 노출된 비정질 규소층(5)을 최소화함으로써 광누설전류를 최소화한다. 이때 도면의 부호 71은 규소화합물(silicide)층으로서, 소스/드레인 전극(8)과 채널부 사이를 연결하는 콘택층(7)의 전기 저항이 크기 때문에 콘택층(7) 위에 몰리브덴(molybdenum;Mo)등의 금속을 적층하여 전기 저항이 작은 규소화합물을 생성한 뒤 식각하여 형성한 것이다.
그러나, 이러한 종래의 자기 정렬 방법에 의한 박막 트랜지스터 액정 표시소자의 제조 방법은, 박막 트랜지스터의 특성을 유지하기 위하여 미소결정화라는 새로운 공정을 도입하거나, 불순물을 주입, 확산하는 공정을 추가함으로써, 공정이 복잡해진다는 단점이 있다.
본 발명의 목적은 이러한 종래 기술의 단점을 해결하기 위한 것으로서, 공정을 추가하거나 새로운 공정을 도입하지 않고 단지 설계 및 공정 순서를 변화시킴으로써 기생 용량을 줄이고 광누설 전류를 없애는 박막 트랜지스터 액정 표시 소자 및 그 제조 방법을 제공하는 데 있다.
이러한 목적을 달성하고자 하는 본 발명에 의한 박막 트랜지스터 액정 표시소자는, 에치스토퍼형의 박막 트랜지스터로서, 반도체층 및 그 위의 에치스토퍼 양단 간의 거리가 게이트 전극 양단 간의 거리보다 작게 하여 반도체층에서 발생하는 누설 전류를 줄이고, 도핑된 반도체층으로 이루어진 콘택층과 소스전극 및 드레인 전극의 형태가 동일한 구조를 가지도록 하여 접촉 면적을 넓힌다.
여기에서 드레인 전극에 연결되는 화소 전극은 드레인 전극 하부의 콘택층 아래에 위치하거나, 드레인 전극 위에 형성되어 있다.
이러한 목적을 달성하고자 하는 본 발명에 의한 박막 트랜지스터 액정 표시 소자의 제조 방법에서는 게이트 전극을 덮는 게이트 절연층 위에 반도체층과 절연층을 잇달아 적층하고 게이트 전극에 자기 정렬시킨 후, 도핑된 반도체층 및 금속층을 연달아 적층하고 패터닝하여 콘택층 및 소스, 드레인 전극을 형성한다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 설치할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다.
제4도의 a 내지 g는 본 발명의 실시예에 따른 박막 트랜지스터 액정표시 소자의 제조 방법을 공정 순서에 따라 도시한 도면이다.
제4도에 도시한 같이, 본 실시예는 ISI형의 박막 트랜지스터이다.
먼저, 제4도의 a에 도시한 바와 같이, 투명한 기판 상에 게이트 금속을 증착하고 패터닝(patterning)하여 게이트 전극(2)을 형성한다. 게이트 금속으로는 탄탈륨(tantalum : Ta), 탄탈륨/몰리브덴 또는 알루미늄(aluminum : A1)이 주로 사용된다.
다음 제4도의 b에 도시한 바와 같이, 게이트 절연층(4), 반도체층(5') 절연층(6')을 차례로 적층한다. 이 때 각 층의 두께는 각각 3000Å, 500Å, 2500Å으로서 에치스토퍼형의 전형적인 두께를 적용한다.
게이트 절연층(4)은 질화규소(silicon nitride : SiNx) 또는 산화규소(siliconoxide : SiOx)의 단일층일 수도 있지만, 게이트 전극(2)을 양극 산화한 다음 질화규소 또는 산화규소를 적층한 2층 구조를 채용하는 것이 일반적이다. 게이트 전극(2)을 양극산화하는 경우, 게이트 전극이 Ta나 Ta/Mo이면 Ta2O5가 형성되고, 게이트 전극이 A1이면 Al2O3가 형성된다.
반도체층(5')은 비정질 규소를 적층한 것으로서, 광누설전류를 최소화하기 위하여 게이트 절연층(4)이나 제2 절연층(6')보다 그 두께를 얇게 하는 것이 일반적이다.
제2 절연층(6')은 식각되어 에치스토퍼가 되는 부분으로서 질화규소 또는 산화규소로 이루어진다.
다음 제4도의 c에 도시한 것처럼, 포토레지스트(photoresist)를 코팅(coating)한 다음, 상기 게이트 전극(2)을 마스크로 사용하여 기판의 후면(즉, 게이트가 증착된 면의 반대면)으로부터 빛을 조사하고, 즉 배면노광하고, 현상한다. 이어 제2 절연층(6')을 습식 식각하고 포토레지스트를 스트립(strip)하여 게이트 전극(2)에 자기정렬된 에치스토퍼(6)를 형성한다. 이때, 노광 시간에 따라 게이트선으로부터 에치스토퍼 양단까지의 거리(a)가 달라지는 바, 원하는 거리에 따라 정당한 시간 동안 노광하여 기생용량을 조절해야 한다. 한편, 배면노광을 하기 전에 적정한 마스크를 이용하여 패터닝하는 수도 있는데, 이는 n + -a-Si를 형성하는 후속 공정에서 불량이 발생하는 것을 줄이는 등 보다 정밀한 제조를 위해서이다.
다음 제4도의 (d)에 도시한 것처럼, 종래의 공정과는 달리, 반도체층(5')역시 자기정렬시킨다. 즉, 포토레지스트를 코팅한 다음, 게이트 전극(2)을 마스크로 하여 배면노광하고 현상한다. 이어 반도체층(5')을 건식식각하고 포토레지스트를 스트립하여 도면과 같은 형태의 자기 정렬 반도체층(5)을 형성한다. 상기한 바와 같이 형성된 자기 정렬 반도체층(5) 양단 간의 거리는 게이트 전극(2) 양단 간의 거리보다 짧아 후광으로부터 비정질 규소가 보호된다. 또한, 에치스트퍼(6)의 길이보다 자기정렬 반도체층(5)의 길이가 길도록, 노광시간을 에치스토퍼(6)의 형성시의 시간보다 짧게 한다. 이는 다음 공정에서 적층되는 콘택층(7)과 자기정렬 반도체층(5)과의 접촉면적을 넓히기 위해서이다.
다음으로 콘택층 및 소스 전극 및 드레인 전극과 화소 전극을 형성해야 하는데, 콘택층 및 소스 전극 및 드레인 전극을 먼저 형성하고 화소 전극을 형성하는 경우를 제4도의 (e) 내지 (g)에 도시하였다. 화소 전극을 먼저 형성하는 경우에도 공정 상의 본질적인 차이는 없으며 완성된 박막 트랜지스터의 형태를 제5도에 도시하였다.
제4도의 (e) 내지 (g)에 도시한 바와 같이, 소스 전극 및 드레인 전극을 먼저 형성하는 경우에는, 먼저 자기정렬 반도체층(5) 상의 천연 산화물을 제거하기 위하여 비정질 규소 세정을 실시한다.
다음 제4도의 (e)에 도시한 바와 같이, 도핑된 반도체층(7')과 금속층(8')을 연속하여 적층한다. 도핑된 반도체층(7')은 인(P) 등으로 도핑(doping)된 n+-a-Si로 이루어져 있으며, 식각되어 소스 전극 및 드레인 전극과 자기정렬 반도체층(5) 사이의 콘택층(7)을 형성한다.
단, 소스/드레인 금속이 크롬(chrome : Cr)이나 몰리브덴인 경우에는 n+-a-Si와 결합하여 규소화합물이 생성되기 쉬우므로, 도핑된 반도체층(7')의 채널부 식각에 어려움이 발생할 수 있다. 이 경우에는 도핑된 반도체층(7')을 적층한 후에 탈이온화(DI : deionized)수를 이용한 세정을 실시하여 표면에 천연산화물을 형성하거나, 산소 플라스마(plasma)를 이용하여 접촉 저항이 크지 않은 범위 내로 산화물층을 얇게 형성하여, 규모화합물이 채널에 형성되지 않도록 한다.
다음 제4도의 (f)에 도시한 바와 같이, 소스 및 드레인을 패터닝한 후 금속층(8')을 식각하여 소스 전극(8) 및 드레인 전극(9)을 형성하고, 소스전극(8) 및 드레인 전극(9)을 마스크로 하여 도핑된 반도체층(7')을 식각하여 콘택층(7)을 형성한다. 이때, 소스 전극 및 드레인 전극과 콘택층(7)을 동일한 마스크로 동시에 패터닝하는 것이 본 발명의 특징인 바, 이는 소스 전극(8) 및 드레인 전극(9)과 접촉하는 콘택층(7)의 면적을 넓혀 접촉 저항을 줄이기 위해서이다.
마지막으로, 제4도의 g에 도시한 바와 같이, ITO(indium tin oxide)를 적층하여 화소전극(10)을 형성하면 본 공정은 완성된다.
이상에서 설명한 바와 같이 본 발명에 따른 박막 트랜지스터 액정 표시 소자 및 그 제조 방법에 의하면, 에치스토퍼와 반도체층을 게이트 전극에 자기정렬하고 콘택층을 소스 전극 및 드레인 전극에 정렬시키는 단순한 공정순서와 설계의 변화만으로써 기생용량과 광누설전류를 줄일 수 있는 효과를 제공한다.

Claims (24)

  1. 투명한 기판,
    상기 기판 위에 형성되어 있는 게이트 전극,
    상기 게이트 전극을 덮는 게이트 절연층,
    상기 게이트 전극에 자기 정렬되어 있고 그 양단 간의 거리가 상기 게이트 전극 양단 간의 거리보다 작으며, 상기 게이트 절연층 상에 형성되어 있는 반도체층,
    상기 게이트 전극에 자기정렬되어 있고 그 양단 간의 거리가 상기 게이트 전극 양단 간의 거리보다 작으며, 상기 반도체층 상에 절연 물질로 형성되어 있는 에치스토퍼,
    상기 에치스토퍼의 상부 표면의 양단부의 일부로부터 상기 게이트 절연층의 일정 영역에 이르는 거리에 형성되어 있으며 도핑된 반도체로 이루어진 콘택층, 상기 콘택층의 상부에 상기 콘택층과 동일한 형태로 형성되어 있는 소스 전극 및 드레인 전극,
    상기 드레인 전극과 연결되어 있는 화소 전극을 포함하는 박막 트랜지스터 액정 표시 소자.
  2. 제1항에서, 상기 반도체층은 비정질 규소로 이루어지고, 상기 콘택층은 n+형 비정질 규소로 이루어져 있는 박막 트랜지스터 액정 표시 소자.
  3. 제1항 또는 제2항에서, 상기 반도체층 양단 간의 거리는 상기 에치스토퍼 양단 간의 거리보다 큰 박막 트랜지스터 액정 표시 소자.
  4. 투명한 기판,
    상기 기판 위에 형성되어 있는 게이트 전극,
    상기 게이트 전극을 덮는 게이트 절연층,
    상기 게이트 전극에 자기정렬되어 있고 그 양단 간의 거리가 상기 게이트 전극 양단 간의 거리보다 작으며, 상기 게이트 절연층 상에 형성되어 있는 반도체층,
    상기 게이트 전극에 자기정렬되어 있고 그 양단 간의 거리가 상기 게이트 전극 양단 간의 거리보다 작으며, 상기 자기정렬 반도체층 상에 절연 물질로 형성되어 있는 에치스토퍼,
    상기 게이트 절연층 상에 형성되어 있는 화소 전극,
    상기 에치스토퍼의 상부 표면의 양단부의 일부로부터 화소 전극의 일부에 이르는 거리에 형성되어 있는 도핑된 반도체로 이루어져 있는 콘택층과,
    상기 콘택층의 상부에 상기 콘택층과 동일한 형태로 형성되어 있는 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터 액정 표시 소자.
  5. 제4항에서, 상기 반도체층은 비정질 규소로 이루어져 있고, 상기 콘택층은 n+형 비정질 규소로 이루어져 있는 박막 트랜지스터 액정 표시 소자.
  6. 제4항 또는 제5항에서, 상기 반도체층 양단 간의 거리는 상기 에치스토퍼 양단 간의 거리보다 큰 박막 트랜지스터 액정 표시 소자.
  7. 투명한 기판 상에 게이트 전극을 형성하는 단계,
    상기 기판 상에 상기 게이트 전극을 덮는 게이트 절연층을 형성하는 단계,
    상기 게이트 절연층 위에 반도체층을 적층하는 단계,
    상기 반도체층 위에 에치스토퍼용 절연층을 적층하는 단계,
    상기 에치스토퍼용 절연층 및 반도체층을 부분적으로 노광하고 식각하여 상기 게이트 전극에 자기정렬되며 그 양단 간의 거리가 상기 게이트 전극 양단 간의 거리보다 짧은 에치스토퍼 및 자기정렬 반도체층을 형성하는 단계,
    상기한 게이트 절연층 상에 상기 에치스토퍼와 상기 자기정렬 반도체층을 덮는 도핑된 반도체층을 적층하는 단계,
    상기한 도핑된 반도체층 상에 금속층을 적층하는 단계,
    상기 금속층을 식각하여 소스 전극 및 드레인 전극을 형성하는 단계,
    상기 소스 전극 및 드레인 전극을 마스크로 하여 도핑된 반도체층을 식각하여 콘택층을 형성하는 단계,
    상기 게이트 절연층 상에 상기 드레인 적극의 일부를 덮는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 액정 표시 소자의 제조 방법.
  8. 제7항에서, 상기 반도체층은 비정질 규소로 이루어지고, 상기한 도핑된 반도체층은 n+형 비정질 규소인 박막 트랜지스터 액정 표시 소자의 제조 방법.
  9. 제7항 또는 제8항에서, 상기 자기정렬 반도체층의 양단 간의 거리가 상기 에치스토퍼 양단 간의 거리보다 길도록 형성하는 박막 트랜지스터 액정 표시 소자의 제조 방법.
  10. 제7항에서, 상기 에치스토퍼 및 자기정렬 반도체층을 형성하는 단계는,
    상기 에치스토퍼용 절연층 상에 제1 포토레지스트를 도포하는 단계,
    원하는 에치스토퍼의 길이에 따라 상기 제1 포토레지스트를 적정 시간 동안 배면 노광하는 단계,
    상기 제1 포토레지스트를 현상하는 단계,
    상기 에치스토퍼용 절연층을 상기 제1 포토레지스트를 마스크로 식각하여 에치스토퍼를 형성하는 단계,
    상기 반도체층 및 에치스토퍼 상에 제2 포토레지스트를 도포하는 단계,
    원하는 자기정렬 반도체층의 길이에 따라 상기 제2 포토레지스트를 적정 시간 동안 배면노광하는 단계,
    상기 제2 포토레지스트를 현상하는 단계,
    상기 제2 포토레지스트를 마스크로 하여 상기 반도체층을 식각하여 자기정렬 반도체층을 형성하는 단계를 포함하는 박막 트랜지스터 액정 표시 소자의 제조 방법.
  11. 제10항에서, 상기 제1 포토레지스트 노광 단계에서, 원하는 에치스토퍼의 길이에 따라 제1 마스크를 이용하여 패터닝한 후, 상기 배면노광을 하는 박막 트랜지스터 액정 표시 소자의 제조 방법.
  12. 제10항 또는 제11항에서, 상기 제1 포토레지스트 노광 단계에서, 원하는 자기정렬 반도체층의 길이에 따라 제2 마스크를 이용하여 패터닝한 후, 상기한 배면노광을 하는 박막 트랜지스터 액정 표시 소자의 제조 방법.
  13. 제12항에서, 제11항을 인용하는 경우 상기 제1 마스크와 제2 마스크는 동일한 마스크인 박막 트랜지스터 액정 표시 소자의 제조 방법.
  14. 제7항에서, 상기 도핑된 반도체층을 적층하는 단계와 상기 금속층을 적층하는 단계의 사이에, 탈이온화수를 이용한 세정을 실시하여 천연 산화물을 생성하는 단계를 더 포함하는 박막 트랜지스터 액정 표시 소자의 제조방법.
  15. 제7항에서, 상기 도핑된 반도체층을 적충하는 단계와 상기 금속층을 적충하는 단계의 사이에, 산소 플라스마를 이용하여 산화막을 생성하는 단계를 더 포함하는 박막 트랜지스터 액정 표시 소자의 제조 방법.
  16. 투명한 기판 상에 게이트 전극을 형성하는 단계,
    상기 기판 상에 상기 게이트 전극을 덮는 게이트 절연층을 형성하는 단계,
    상기 게이트 절연층 상에 반도체층을 적층하는 단계,
    상기 반도체층 상에 에치스토퍼용 절연층을 적층하는 단계,
    상기 에치스토퍼용 절연층 및 반도체층을 부분적으로 노광하고 식각하여, 상기 게이트 전극에 자기정렬되며 그 양단 간의 거리가 상기 게이트 전극의 거리보다 짧은 에치스토퍼 및 자기정렬 반도체층을 형성하는 단계,
    상기 게이트 절연층 위에 화소 전극을 형성하는 단계,
    상기 게이트 절연층 위에 상기 에치스토퍼 및 자기정렬 반도체층과 상기 화소 전극을 덮는 도핑된 반도체층을 적층하는 공정과,
    상기 도핑된 반도체층 위에 금속층을 적층하는 공정과,
    상기 금속층을 식각하여 소스 전극 및 드레인 전극을 형성하는 단계,
    상기 소스 전극 및 드레인 전극을 마스크로 하여 도핑된 반도체층을 식각하여 상기 화소 전극의 한쪽 끝을 덮는 콘택층을 형성하는 단계를 포함하는 박막 트랜지스터 액정 표시 소자의 제조 방법.
  17. 제16항에서, 상기 반도체층에 적층되는 반도체는 비정질 규소로 이루어지고, 상기 도핑된 반도체층은 n+형 비정질 규소인 박막 트랜지스터 액정 표시 소자의 제조 방법.
  18. 제16항 또는 제17항에 있어서, 상기 자기정렬 반도체층의 양단간의 거리가 상기 에치스토퍼 양단 간의 거리보다 길도록 형성하는 박막 트랜지스터 액정 표시 소자의 제조 방법.
  19. 제16항에서, 상기 에치스토퍼 및 자기정렬 반도체층을 형성하는 단계는,
    상기 에치스토퍼용 절연층 상에 제1 포토레지스트를 도포하는 단계, 원하는 에치스토퍼의 길이에 따라 상기 제1 포토레지스트를 적정 시간 동안 배면 노광하는 단계.
    상기 제1 포토레지스트를 현상하는 단계,
    상기 에치스토퍼용 절연층을 상기 제1 포토레지스트를 마스크로 식각하여 에치스토퍼를 형성하는 단계,
    상기 반도체층 및 에치스토퍼 상에 제2 포토레지스트를 도포하는 단계,
    원하는 자기정렬 반도체층의 길이에 따라 상기 제2 포토레지스트를 적정 시간 동안 배면노광하는 단계,
    상기 제2 포토레지스트를 현상하는 단계,
    상기 제2 포토레지스트를 마스크로 하여 상기 반도체층을 식각하여 자기정렬 반도체층을 형성하는 단계를 포함하는 박막 트랜지스터 액정 표시 소자의 제조 방법.
  20. 제19항에서, 상기 제1 포토레지스트 노광 단계에서, 원하는 에치스토퍼의 길이에 따라 제1 마스크를 이용하여 패터닝한 후, 상기 배면노광을 하는 박막 트랜지스터 액정 표시 소자의 제조 방법.
  21. 제19항 또는 제20항에서, 상기 제1 포토레지스트 노광 단계에서, 원하는 자기정렬 반도체층의 길이에 따라 제2 마스크를 이용하여 패터닝한 후, 상기한 배면노광을 하는 박막 트랜지스터 액정 표시 소자의 제조 방법.
  22. 제21항에서, 제19항을 인용하는 경우 상기 제1 마스크와 제2 마스크는 동일한 마스크인 박막 트랜지스터 액정 표시 소자의 제조 방법.
  23. 제16항에서, 상기 도핑된 반도체층을 적층하는 단계와 상기 금속층을 적층하는 단계의 사이에, 탈이온화수를 이용한 세정을 실시하여 천연산화물을 생성하는 단계를 더 포함하는 박막 트랜지스터 액정 표시 소자의 제조방법.
  24. 제16항에서, 상기 도핑된 반도체층을 적층하는 단계와 상기 금속층을 적층하는 단계의 사이에, 산소 플라스마를 이용하여 산화막을 생성하는 단계를 더 포함하는 박막 트랜지스터 액정 표시 소자의 제조 방법.
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