JP2011119451A - 薄膜トランジスタおよびその製造方法 - Google Patents

薄膜トランジスタおよびその製造方法 Download PDF

Info

Publication number
JP2011119451A
JP2011119451A JP2009275492A JP2009275492A JP2011119451A JP 2011119451 A JP2011119451 A JP 2011119451A JP 2009275492 A JP2009275492 A JP 2009275492A JP 2009275492 A JP2009275492 A JP 2009275492A JP 2011119451 A JP2011119451 A JP 2011119451A
Authority
JP
Japan
Prior art keywords
film
semiconductor
insulating film
semiconductor film
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009275492A
Other languages
English (en)
Other versions
JP5466933B2 (ja
Inventor
Isao Suzumura
功 鈴村
Yoshiaki Toyoda
善章 豊田
Mieko Matsumura
三江子 松村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Liquid Crystal Display Co Ltd
Japan Display Inc
Original Assignee
Panasonic Liquid Crystal Display Co Ltd
Hitachi Displays Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Liquid Crystal Display Co Ltd, Hitachi Displays Ltd filed Critical Panasonic Liquid Crystal Display Co Ltd
Priority to JP2009275492A priority Critical patent/JP5466933B2/ja
Priority to US12/958,605 priority patent/US8357940B2/en
Publication of JP2011119451A publication Critical patent/JP2011119451A/ja
Application granted granted Critical
Publication of JP5466933B2 publication Critical patent/JP5466933B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1281—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor by using structural features to control crystal growth, e.g. placement of grain filters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】チャネル抵抗の増大を回避させた薄膜トランジスタの提供。
【解決手段】ボトムゲート型の薄膜トランジスタであって、ゲート絶縁膜上にゲート電極の形成領域に開口を有する層間絶縁膜が形勢され、半導体膜は前記開口を被って層間絶縁膜上に形成され、
前記層間絶縁膜は前記ゲート絶縁膜よりも窒化物を多く含み、前記半導体膜は、前記ゲート絶縁膜および前記層間絶縁膜面に形成された少なくともＧｅを含む半導体結晶核上に形成された微結晶半導体膜あるいは多結晶半導体膜によって構成されている。
【選択図】図１

Description

本発明は薄膜トランジスタおよびその製造方法に係り、たとえば表示装置等の基板上に形成される薄膜トランジスタおよびその製造方法に関する。
近年、携帯電話やデジタル一眼レフカメラの市場拡大に伴い、高精細な液晶ディスプレイ（液晶表示装置）や有機ＥＬディスプレイ（有機ＥＬ表示装置）等の開発が活発化している。これらの開発では、いわゆるバックプレーン駆動用薄膜トランジスタの高性能化と低コスト化の両立が大きな課題となっている。
しかし、従来のアモルファスＳｉ（ａ−Ｓｉ）の薄膜トランジスタは、低コストで形成できるが、移動度が０．５ ｃｍ２／Ｖｓ程度と低く、さらにしきい値電圧（Ｖｔｈ）は１００時間で１ Ｖ以上シフトしてしまう不都合を有する。また、従来の低温多結晶Ｓｉ（ＬＴＰＳ）の薄膜トランジスタは高性能であるが、レーザアニールを行うことから製造工程数が多く低コスト化が困難となっている。これらのことから、ａ−Ｓｉの薄膜トランジスタよりも高い移動度と低いしきい値電圧シフトを期待でき、さらにＬＴＰＳの薄膜トランジスタよりも低コストで形成できるいわゆる微結晶Ｓｉの薄膜トランジスタが近年注目を集めている。
微結晶Ｓｉの形成方法としては、たとえば熱やレーザによるアニール法、及びプラズマＣＶＤ法を用いる方法がある。しかし、アニール法では、ＬＴＰＳの薄膜トランジスタと同様に製造工程が多いという不都合を有する。また、プラズマＣＶＤ法では、成膜初期に結晶性の悪い初期層が形成されることから、この方法による微結晶Ｓｉを適用した薄膜トランジスタでは移動度の向上やＶｔｈシフトの低減が困難となる。これらの方法に対し、原料ガスの酸化還元反応を利用することによって５００℃程度の温度で絶縁膜上に結晶核を直接形成できる、反応性熱ＣＶＤ法が微結晶Ｓｉの成膜技術として期待されている。この技術が実用化されれば、ａ−Ｓｉプロセス互換であることから、少ない製造工程で薄膜トランジスタを形成できるようになる。さらに、良質な微結晶Ｓｉの適用により、薄膜トランジスタの移動度向上やＶｔｈシフトの低減が見込まれるようになる。
なお、本願発明に関連する文献としてはたとえば下記特許文献１が挙げられる。特許文献１には、熱ＣＶＤ法により、まず基板上へ結晶核の形成を行った後、この結晶核を利用して、低温結晶成長技術を用いて結晶成長を行うようにしている。これにより、高い結晶性と結晶粒径および配向性が制御された多結晶膜を容易にかつ低温で形成できるようになる。
特開２００７−１６５９２１号公報
たとえば多結晶Ｓｉ（微結晶Ｓｉであっても同様）の薄膜トランジスタにおいて、通常のボトムゲート型の構造を適用した際に、アモルファスＳｉよりもチャネル層の結晶性が良くなることからオフ電流が増加しやすいという不都合を生じる。この課題を解決するには、チャネル層のドレイン端に印加される強電界を緩和することが必要である。これには、ゲート電極とソース・ドレイン電極を離間させ、さらにこれに伴う寄生容量の増大を抑制するため、薄膜トランジスタの縦方向（基板の面に対して）にオフセット領域を設けることが有効となる。また、多結晶Ｓｉの薄膜トランジスタでは、アモルファスＳｉの薄膜トランジスタと同様に光照射によりオフリーク電流が発生しやすい。この対策には、多結晶Ｓｉを遮光することが重要となる。
このような事情に基づき、図２６は、本発明者等によって提案された薄膜トランジスタの構造である。図２６に示す薄膜トランジスタは、いわゆるボトムゲート型と称され、半導体膜５に対してゲート電極２が下層に配置されて構成されている。この場合、ゲート絶縁膜３上に層間絶縁膜４がゲート電極２の形成領域内に開口ＯＰを有して形成されており、前記半導体膜５は、前記開口ＯＰをも被って層間絶縁膜４上に形成されている。このため、半導体膜５は層間絶縁膜４の開口ＯＰによって反映された屈曲形状をなし、これによって形成される半導体膜５の凹陷部の側壁面の部分をオフセット領域１００として構成することができる。なお、図２６に示した薄膜トランジスタは、本発明の実施例である図１に示す薄膜トランジスタの構成に対応づけて描画しており、上述した構成以外の構成においては図１の構成の説明を参照されたい。
しかしながら、上述した構成の薄膜トランジスタは、屈曲による凹陷部を有する半導体膜５において、底面に比べて側壁面の層が薄くなってしまっていた。その理由は、まず、半導体層として多結晶Ｓｉ（微結晶Ｓｉであっても同様）を用いていることによる。多結晶Ｓｉ膜は、通常、アモルファスＳｉからなる非晶質半導体膜をＣＶＤ法により堆積し、これをレーザアニールや熱アニールで結晶化するようにして形成している。この場合、熱ＣＶＤ法やプラズマＣＶＤ法で成膜されるアモルファスＳｉの膜厚は、下地の絶縁膜の種類に拘わらず均一となる。このことから、アモルファスＳｉをレーザアニールによって結晶化した後の多結晶Ｓｉ膜では、開口部の底面と側壁面における膜厚は均一となる。しかし、その後、ソース・ドレイン電極を形成するため、半導体膜上に形成された金属膜をフォトリソグラフィによる選択エッチング法によって除去する際に、通常のドライエッチング法では、エッチング対象の膜だけを除去するのが難しく、同膜の下地膜についても表面側が若干除去されやすく、開口部におけるテーパのついた側壁面では、その底面よりもエッチングレートが高くなり易くなる。
なお、アモルファスＳｉの結晶化の際、レーザアニールの条件によってはアモルファスＳｉの溶融が生じ、開口部の側壁面では、同部の底面よりも多結晶Ｓｉ膜の膜厚が薄くなることがある。この場合、ソース・ドレイン電極の形成のための選択エッチング後、ポリシリコン膜の膜厚は開口部の側壁面でさらに薄くなりやすい。
このように、薄膜トランジスタにおいて、屈曲による凹陷部を有する半導体膜５が、底面に比べて側壁面の層が薄くなってしまう場合、チャネル抵抗の増大を招き、たとえば移動度の向上に限界が生じるという不都合が生じる。
本発明の目的は、チャネル抵抗の増大を回避させた薄膜トランジスタを提供することにある。
また、本発明の目的は、半導体膜において、所望の箇所において膜厚を大きくすることのできる薄膜トランジスタの製造方法を提供することにある。
本発明の構成は、たとえば、以下のようなものとすることができる。
（１）本発明の薄膜トランジスタは、絶縁基板と、この絶縁基板の上面に形成されたゲート電極と、前記絶縁基板の表面に前記ゲート電極をも被って形成されたゲート絶縁膜と、このゲート絶縁膜の上面に形成され、平面的に観て前記ゲート電極の形成領域内に開口が設けられた層間絶縁膜と、前記開口の部分を被い前記開口の周辺の層間絶縁膜上に形成された半導体膜と、この半導体膜上に形成され前記開口を間にして対向配置されるドレイン電極およびソース電極とからなる薄膜トランジスタであって、
前記層間絶縁膜は前記ゲート絶縁膜よりも窒化物を多く含み、前記半導体膜は、前記ゲート絶縁膜および前記層間絶縁膜面に形成された少なくともＧｅを含む半導体結晶核上に形成された微結晶半導体膜あるいは多結晶半導体膜によって構成されていることを特徴とするものである。
（２）本発明の薄膜トランジスタの製造方法は、異なる領域に第１絶縁膜とこの第１絶縁膜よりも窒化物を多く含む第２絶縁膜を形成する工程と、
前記第１絶縁膜と第２絶縁膜のそれぞれの表面に少なくともＧｅを含む半導体結晶核を形成する工程と、
前記半導体結晶核が形成された前記第１絶縁膜と第２絶縁膜のそれぞれの表面に微結晶半導体膜あるいは多結晶半導体膜を形成する工程とを備えることを特徴とするものである。
なお、上記した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、上記した構成以外の本発明の構成の例は、本願明細書全体の記載または図面から明らかにされる。
上述のように構成された薄膜トランジスタは、チャネル抵抗の増大を回避させる構成とすることができる。
また、上述のように構成された薄膜トランジスタの製造方法は、半導体膜において、所望の箇所において膜厚を大きくすることができる構成とすることができる。
本発明のその他の効果については、明細書全体の記載から明らかにされる。
本発明の薄膜トランジスタの一実施例を示す断面図である。 図１に示す薄膜トランジスタの製造方法の一実施例を示す図で、図３ないし図９とともに一連の工程を示す図である。 図１に示す薄膜トランジスタの製造方法の一実施例を示す図で、図２、図４ないし図９とともに一連の工程を示す図である。 図１に示す薄膜トランジスタの製造方法の一実施例を示す図で、図２および図３、図５ないし図９とともに一連の工程を示す図である。 図１に示す薄膜トランジスタの製造方法の一実施例を示す図で、図２ないし図４、図６ないし図９とともに一連の工程を示す図である。 図１に示す薄膜トランジスタの製造方法の一実施例を示す図で、図２ないし図５、図７および図９とともに一連の工程を示す図である。 図１に示す薄膜トランジスタの製造方法の一実施例を示す図で、図２ないし図６、図９とともに一連の工程を示す図である。 図１に示す薄膜トランジスタの製造方法の一実施例を示す図で、図２ないし図７、図９とともに一連の工程を示す図である。 図１に示す薄膜トランジスタの製造方法の一実施例を示す図で、図２ないし図８とともに一連の工程を示す図である。 窒化シリコン上と酸化シリコン上とにおいてＳｉＧｅ結晶核の大きさと半導体膜の成膜時間の相違を示したグラフである。 ゲート絶縁膜上の半導体膜の深さ方向におけるＧｅ組成比を示したグラフである。 層間絶縁膜上の半導体膜の深さ方向におけるＧｅ組成比を示したグラフである。 有機ＥＬ表示装置における薄膜トランジスタを示した断面図である。 液晶表示装置における薄膜トランジスタを示した断面図である。 本発明の薄膜トランジスタの他の実施例を示す断面図である。 本発明の薄膜トランジスタの他の実施例を示す断面図である。 図１６に示す薄膜トランジスタの製造方法の一実施例を示す図で、図１８ないし図２１とともに一連の工程を示す図である。 図１６に示す薄膜トランジスタの製造方法の一実施例を示す図で、図１７、図１９および図２１とともに一連の工程を示す図である。 図１６に示す薄膜トランジスタの製造方法の一実施例を示す図で、図１７ないし図１８、図２０ないし図２１とともに一連の工程を示す図である。 図１６に示す薄膜トランジスタの製造方法の一実施例を示す図で、図１７ないし図１９、図２１とともに一連の工程を示す図である。 図１６に示す薄膜トランジスタの製造方法の一実施例を示す図で、図１７ないし図２０とともに一連の工程を示す図である。 窒化シリコン上、酸化シリコン上、およびシリコン上とにおいてＳｉＧｅ結晶核の大きさと半導体膜の成膜時間の相違を示したグラフである。 本発明の薄膜トランジスタの他の実施例を示す断面図である。 本発明の薄膜トランジスタを備える有機ＥＬ表示装置の概略外観図である。 本発明の薄膜トランジスタを備える液晶表示装置の概略外観図である。 従来の薄膜トランジスタの不都合を示す説明図である。
本発明の実施例を図面を参照しながら説明する。なお、各図および各実施例において、同一または類似の構成要素には同じ符号を付し、説明を省略する。
〈構成〉
図１は、本発明による薄膜トランジスタの実施例１を示す断面図である。図１において、絶縁基板１があり、この絶縁基板１の表面にパターニングされたゲート電極２が形成されている。絶縁膜１の表面に、ゲート電極２をも被ってゲート絶縁膜３が形成されている。このゲート絶縁膜３はたとえば酸化シリコン（ＳｉＯ）膜によって形成されている。さらに、ゲート絶縁膜３上には層間絶縁膜４が形成されている。この層間絶縁膜４はたとえば窒化シリコン（ＳｉＮ）膜によって形成されている。この層間絶縁膜４には、ゲート電極２に重畳する領域内に開口ＯＰが形成されている。開口ＯＰの側壁面は、層間絶縁膜４の側において、開口ＯＰの面積を小さくするようにしてテーパが形成されている。層間絶縁膜４の開口ＯＰには島状の微結晶Ｓｉ（あるいは多結晶Ｓｉ）からなる半導体膜５が形成され、この半導体膜５の周辺は前記開口ＯＰの周辺の前記層間絶縁膜４上に形成されている。これにより、半導体膜５は、平坦でない屈曲形状に形成され、層間絶縁膜４の開口ＯＰが反映された凹陷部を有するようにして形成される。そして、半導体膜５は、層間絶縁膜４の開口ＯＰのテーパ部に形成される部分をオフセット領域１００とするように形成される。層間絶縁膜４の開口ＯＰを間にして互いに対向して配置されるドレイン電極７ａおよびソース電極７ｂが半導体膜５に重畳して形成されている。ドレイン電極７ａは半導体層５との間にコンタクト層６ａを介して重畳され層間絶縁膜４上を延在して形成されている。同様に、ソース電極７ｂは半導体層５との間にコンタクト層６ｂを介して重畳され層間絶縁膜４上を延在して形成されている。コンタクト層６ａ、６ｂは、半導体膜５の表面にたとえば高濃度のｎ型不純物をドープさせることによって形成されている。なお、薄膜トランジスタＴＦＴのドレイン電極およびソース電極は、バイアスの印加状態によって、それらが入れ替わるが、この明細書においては、説明の便宜上、図中左側の電極をドレイン電極７ａ、図中右側の電極をソース電極７ｂと称する。
そして、このように構成される薄膜トランジスタＴＦＴの図中点線枠に示す部分の拡大図に示すように、ゲート絶縁膜３上には半導体結晶核５ａが形成され、この半導体結晶核５ａを被うようにして半導体膜５ｃが形成され、層間絶縁膜４上には半導体結晶核５ｂが形成され、この半導体結晶核５ｂを被うようにして半導体膜５ｃが形成されている。これら半導体結晶核５ａ、５ｂは、それぞれ、たとえばＳｉＧｅ結晶核あるいはＧｅ結晶核によって形成されている。また、半導体膜５ｃは微結晶Ｓｉあるいは多結晶Ｓｉによって形成されている。この場合、ゲート絶縁膜３上に形成される半導体結晶核５ａは核径が小さく（半導体結晶核５ｂと比較して）形成され、層間絶縁膜４上に形成される半導体結晶核５ｂは核径が大きく（半導体結晶核５ａと比較して）形成されるようになっている。このため、ゲート絶縁膜３上の半導体膜５ｃの膜厚Ｔ１は小さく形成され、層間絶縁膜４上の半導体膜５ｃの膜厚Ｔ２は大きく形成されるようになっている。
〈製造方法〉
図２ないし図９は、本発明の薄膜トランジスタの製造方法を示す工程図で、図１と同箇所における断面で示している。以下、工程順に説明する。
工程１．（図２）
絶縁基板１を用意し、この絶縁基板１の表面にゲート電極２を形成する。ゲート電極２は、材料としてたとえばＮｂ、Ｍｏ、Ｗ、Ｔａ、Ｃｒ、Ｔｉ、Ｆｅ、Ｎｉ、Ｃｏ等の金属、それらの合金、それらの積層膜を用いる。また、本発明では薄膜トランジスタの作製の上限温度をトータルプロセスにおいて低下できることから、ＡｌやＣｕ等の低抵抗金属を用いることもできる。成膜は例えばスパッタリング法で行う。膜厚は、配線抵抗が大きくならないようにし、たとえば約１００ｎｍとする。パターン加工は周知のフォトリソグラフィ技術を用いて行う。
工程２．（図３）
絶縁基板１の表面に、ゲート電極２をも被って、ゲート絶縁膜３、層間絶縁膜４を順次形成する。ゲート絶縁膜３は、たとえば酸化シリコン（ＳｉＯ）膜となっており、層間絶縁膜４は、たとえば窒化シリコン（ＳｉＮ）膜となっている。しかし、ゲート絶縁膜３として、たとえばＳｉＯＮ膜を用いることができる。この場合、層間絶縁膜４は、ゲート絶縁膜３よりも窒化物が多く含まれた構成とすればよい。これらの成膜は、タクト短縮のため、たとえばプラズマＣＶＤ法により連続で行うのが好適である。しかし、スパッタリング法、プラズマ酸化、光酸化などを使用してもよい。ゲート絶縁膜３の膜厚は、薄膜トランジスタの耐圧を確保し、さらにゲート電極２上での膜段切れ防止のため、ゲート電極２と同等以上であることが望ましく、たとえば５０ｎｍ〜３００ｎｍとする。層間絶縁膜４の膜厚は、薄膜トランジスタの半導体膜５の縦方向にオフセット領域（図１において符号１００で示す）を設け、さらに、ゲート電極３とドレイン電極７ａとの間、ゲート電極３とソース電極７ｂとの間における寄生容量を低減するために、５００ｎｍ程度とすることが望ましい。
工程３．（図４）
層間絶縁膜４のゲート電極２に重畳する領域内に開口ＯＰを形成する。この開口ＯＰは、フォトリソグラフィ技術によるウェットエッチングによって形成する。そして、このウェットエッチングによって開口ＯＰの側壁面にテーパが形成されるようにする。このテーパは、層間絶縁膜４の側において、開口ＯＰの面積を小さくなる方向に傾きを有する。また、このウェットエッチングでは、ゲート絶縁膜３と層間絶縁膜４のエッチングレートが異なる性質を利用して、ゲート絶縁膜３をできるだけ除去しないようにすることが望ましい。
工程４．（図５）
層間絶縁間４の表面、および層間絶縁膜４の開口ＯＰから露出されたゲート絶縁膜３の表面に、それぞれ、半導体結晶核５ｂ、５ａを形成する。ここで、層間絶縁膜４上の半導体結晶核５ｂは、ゲート絶縁膜３上の半導体結晶核５ａと比較して、核径が大きく形成されるようになる。
半導体結晶核５ａ、５ｂとしては、たとえばＳｉＧｅ結晶核、あるいはＧｅ結晶核によって形成する。すくなくとも、Ｇｅが含まれていればよい。たとえばＳｉＧｅ結晶核の形成には、半導体ガス（例えば、モノシラン（ＳｉＨ４）やジシラン（Ｓｉ２Ｈ６）とモノゲルマン（ＧｅＨ４））の熱分解反応による通常の減圧ＣＶＤ法を利用することができる。また、他の方法として、ガラス基板上などでプロセス温度の低減が必要な場合に、半導体水素化ガスとハロゲン化ガスの酸化還元反応による反応性熱ＣＶＤ法を利用することができる。反応性熱ＣＶＤ法では、半導体水素化ガスとしてＳｉｎＨ２ｎ＋２（ｎ＞１）や、これらのＨ２、Ｈｅ、Ｎ２、Ａｒ等による希釈ガスを利用することができる。例えば、ガスコストの低減には工業的によく使用されるＳｉＨ４が好都合である。ただし、反応性熱ＣＶＤ法により形成する膜の結晶性向上には原料ガスの気相反応を抑制する必要があることから、低温での成膜を実現するには、たとえば反応性の高い高次のＳｉ２Ｈ６の使用が望ましい。ハロゲン化ガスとしてはたとえばフッ化ゲルマン（ＧｅＦ４）や、これらのＨｅ、Ｎ２、Ａｒ等による希釈ガスを使用すればよい。また、たとえばシラン類とＧｅＨ４とＦ２、さらにＧｅＨ４とフッ化シラン（ＳｉＦ４）等を使用することもできる。さらに反応性熱ＣＶＤ法では、上記の半導体水素化ガスとハロゲン化ガスに加えて、例えばＨｅ、Ｎ２、Ａｒ等のキャリアガスを供給することができる。ガス流量比は、たとえばＳｉ２Ｈ６とＧｅＦ４を用いた場合、Ｓｉ２Ｈ６が１に対してＧｅＦ４を例えば０．００５〜２とする。キャリアガスを流す場合、たとえばＨｅを供給するのであれば、Ｓｉ２Ｈ６流量：Ｈｅ流量＝１：１０〜５０００と設定することができる。成膜圧力は、一般に反応性熱ＣＶＤ法で用いる条件よりも限定されるのが好適である。反応熱性ＣＶＤでは、１０Ｐａから１００００Ｐａ程度が利用可能である。しかし、本発明の場合、ゲート絶縁膜３上と層間絶縁膜４上にサイズ１０ｎｍから１００ｎｍ程度の結晶核を形成するのが望ましく、結晶性の悪い初期層や１００ｎｍ以上のアイランド状の結晶が形成されるのは回避されなければならない（サイズ１００ｎｍ以下を結晶核、１００ｎｍ以上をアイランドと称する場合がある）。さらにゲート絶縁膜３上よりも層間絶縁膜上４で成膜開始時間を早くする必要がある。このため、本発明では、実用的な成膜速度を確保できる程度で、出来るだけ低圧であるのが好適である。よって、例えば１０Ｐａから１３３０Ｐａとするのが望ましい。
成膜温度は、核形成の生じる３００℃以上とし、気相反応による膜結晶性の悪化を防ぐため６５０℃以下とすればよい。ただし、反応性熱ＣＶＤ法では、Ｓｉの成膜種が生成され難い低い温度では、Ｇｅ成膜種生成とＦのエッチング効果により大サイズのアイランドが形成されやすく、また高い温度では、絶縁膜上に結晶性の悪い初期層が形成されやすい。このため、結晶核の形成が必要な本発明では、４００℃以上６００℃以下がさらに望ましい。
成膜条件は、たとえばＳｉ２Ｈ６流量：４ｓｃｃｍ、１０％−ＧｅＦ４／Ｈｅ流量：０．４ｓｃｃｍ、Ｈe流量：１０００ｓｃｃｍ、基板温度５００℃、全圧１３３Ｐａ（成膜条件例１）とする。ただし、この条件は一例であり、成膜条件を好都合に変化させることが可能である。
ゲート絶縁膜３上や層間絶縁膜４上に形成されるＳｉＧｅからなる半導体結晶核５ａ、５ｂの大きさは、次の工程で成膜する半導体膜５ｃにおいて良好な結晶性を実現するために下限は１０ｎｍであり、一方、膜がアイランド状に成長するのを抑制するために上限は１００ｎｍ以下とするのが好適である。
また、ＳｉとＧｅは全率固溶であることから、反応性熱ＣＶＤ法としてはＳｉＧｅ結晶核のＧｅ組成比を０〜１００％の間にすることができるが、本発明では、上述したように、ゲート絶縁膜３上と層間絶縁膜４上にサイズ１０ｎｍから１００ｎｍ程度の結晶核を形成し、さらにゲート絶縁膜３上よりも層間絶縁膜上４で成膜開始時間を早くする必要があることから、Ｇｅ組成比は５％〜５０％程度であることが望ましい。
図１０は、窒化シリコン膜上と酸化シリコン膜上におけるＳｉＧｅ結晶核サイズの成膜時間依存性を示したグラフである。同グラフは、横軸に成膜時間（分）、縦軸にＳｉＧｅ結晶核サイズ（ｎｍ）をとっている。成膜時間が０分とは、基板上に成膜の原料ガスを供給し始める時間のことをいう。ＳｉＧｅ結晶核の形成には、上述した成膜条件例１を用いればよい。ＳｉＧｅ結晶核は、窒化シリコン膜上では成膜時間０．５分から形成され始め、その後成膜時間に比例してサイズが増大していく。一方、酸化シリコン膜上では成膜時間１．５分からＳｉＧｅ結晶核の形成が始まり、その後は成膜時間とともに結晶核サイズは増大していく。これにより、ＳｉＧｅ結晶核を形成する下地基板が絶縁膜の場合、成膜条件によっては、原料ガスの供給開始とともに核形成が始まるのではなく、成膜開始時間（薄膜分野では、インキュベーション時間と称する）を経過後に核の成長が始まることが分かる。また、成膜開始時間は、窒化シリコン膜上の方が酸化シリコン膜上よりも短いことが分かる。なお、核形成のこのような性質には、原料ガスから生じた成膜種が核形成する素過程への下地絶縁膜種の影響が反映されていると考えられる。
工程５．（図６）
引き続き、微結晶の半導体膜５ｃを形成する。この半導体膜５ｃは半導体結晶核５ａ、５ｂをシードとして結晶成長することによって形成される。ここで、微結晶の半導体膜は粒径１〜１００ｎｍの微小な結晶粒から構成された半導体膜とする。
半導体膜５ｃの材料としてはたとえばＳｉＧｅが望ましい。ＳｉＧｅであれば、下地絶縁膜上に膜堆積させずに、半導体結晶核５ａ上に選択的に結晶成長させることが可能であるからである。ただし、Ｇｅ組成比については、半導体結晶核５ａ中の値と少なくとも同じか、できれば低いのが望ましい。Ｇｅ組成比が高ければ膜がアイランド状に成長しやすくなり、形成される半導体膜５ｃの表面凹凸が増大してしまうからである。また、Ｇｅ組成比が高いＳｉＧｅ層をチャネル層として有する薄膜トランジスタではｐ型の特性が現れやすいという特徴があり、ｎ型の薄膜トランジスタの形成には不利となってしまうからである。この点で言え半導体膜５ｃの材料はＳｉがよく、本発明でも適用可能である。しかし、Ｓｉでは半導体結晶核５ａ、５ｂ上と下地絶縁膜上では選択成長が生じないことから、微結晶を成長させるには半導体結晶核５ａ、５ｂの形成密度を高める等などの工夫が必要となる。このことから、半導体膜５ｃにおけるＧｅ組成比は０〜５０％の範囲が好ましい。
半導体膜５ｃの成膜条件は、半導体結晶核５ａ、５ｂの場合と全く同じでもよいが、よりＧｅ組成比が小さいＳｉＧｅ膜を成長させるには、例えばＳｉ２Ｈ６流量：４ｓｃｃｍ、１０％−ＧｅＦ４／Ｈｅ流量：０．２ｓｃｃｍ、Ｈe流量：１０００ｓｃｃｍ、基板温度５００℃、全圧１３３Ｐａとすればよい。ただし、この条件は一例であり、成膜条件を好都合に変化させることは可能である。半導体膜５ｃの膜厚は、半導体結晶核５ａ、５ｂの膜厚と併せて３０ｎｍ以上となるように調整するのが好適である。これは、後段の工程で薄膜トランジスタのドレイン電極７ａ、ソース電極７ｂを形成する際にドライエッチングを実施するが、それによって薄膜トランジスタの特性を維持できないほど半導体膜５ｃが薄くなるのを回避するためである。また、成膜時間の増大にともなうタクトの低下や薄膜トランジスタの表面側にバックチャネルが形成されるのを回避するには３００ｎｍ以下とするのが好適である。
なお、以上では微結晶の半導体膜５ｃを形成したが、これに代えて多結晶半導体としてもよい。ここで、多結晶膜とは粒径１００ｎｍ以上の結晶粒から構成された半導体膜とする。多結晶半導体膜の材料には、微結晶半導体膜とした場合と同様にＳｉＧｅ、あるいはＧｅを用いることができるが、多結晶膜は微結晶膜よりも表面凹凸が増大しやすいことから、これを抑制するため、Ｇｅ組成比は例えば０〜３０％とするのが望ましい。成膜条件の一例は、例えばＳｉ２Ｈ６流量：４ｓｃｃｍ、１０％−ＧｅＦ４／Ｈｅ流量：０．４ｓｃｃｍ、Ｈe流量：１０００ｓｃｃｍ、基板温度５２０℃、全圧６７Ｐａである。多結晶の半導体膜とする場合の膜厚は、微結晶半導体膜５ｂである場合と同様に３０ｎｍ〜３００ｎｍとすればよい。
このように構成した半導体結晶核５ａ、５ｂ、及び半導体膜５ｃにおけるＧｅ組成比プロファイルを図１１および図１２に示す。図１１は、図１の拡大図において、ゲート絶縁膜３上の半導体結晶核５ａと半導体膜５ｃのＡ−Ａ'線に沿ったＧｅ組成比（％）を示したグラフである。同グラフの横軸は、半導体結晶核５ａと半導体膜５ｃの深さ（ｎｍ）をとっている。一方、図１２は、図１の拡大図において、層間絶縁膜４上の半導体結晶核５ｂと半導体膜５ｃのＢ−Ｂ'線に沿ったＧｅ組成比（％）を示したグラフである。同グラフの横軸は、半導体結晶核５ｂと半導体膜５ｃの深さ（ｎｍ）をとっている。図１１、図１２のいずれも、Ｇｅ組成比は、半導体結晶核５ａ、５ｂ中では２０％、微結晶半導体膜５ｃ中では５％となっており、半導体結晶核５ａ、５ｂ中よりも微結晶半導体膜５ｃ中の方が低くなっている。さらに、図１１と図１２を比較すると、層間絶縁膜４上においてゲート絶縁膜３上よりも半導体結晶核サイズが大きく、半導体膜５のトータルとしても膜厚が厚くなっていることが明らかとなる。
なお、半導体膜５ｃは、その膜中における欠陥準位を水素終端するため、水素が５ｘ１０１９ｃｍ３〜１ｘ１０２２ｃｍ３の濃度範囲で含まれていることが望ましい。これは、半導体膜５ｃを形成後に、炉体での水素アニール処理、金属フィラメントに水素ガスを吹き付けて発生させた原子状水素による処理、あるいはプラズマを用いて発生させた水素ラジカル処理等をすることによって行うことができる。このようにした場合、水素化処理された半導体膜５ｃを薄膜トランジスタのチャネル層に適用でき、移動度の向上、Ｖｔｈの低減、伝達特性におけるドレイン電流の立ち上がりの改善を実現できる。
工程６．（図７）
半導体膜５の上面に高濃度半導体膜６を形成する。この高濃度半導体膜６は後述するドレイン電極７ａおよびソース電極７ｂと前記半導体膜５との界面に形成されるコンタクト層６ａ、６ｂとして機能するようになる。
高濃度半導体膜６は、たとえばプラズマＣＶＤ法により堆積した高濃度ｎ型アモルファスＳｉ膜が用いられている。成膜条件は、たとえばプラズマ周波数１３．５６ＭＨｚを用い、水素希釈した１０％のＳｉＨ４を１００ｓｃｃｍで供給し、基板の温度を２００℃、ガス圧力を１３３Ｐａと設定し、ｎ型のドーピングガスとしてホスフィン（ＰＨ３）、またはその水素希釈ガス（ＰＨ３／Ｈ２）を供給すればよい。ドーピング濃度は、低抵抗なコンタクト層を形成するために１ｘ１０１７ｃｍ−３以上とし、またドーパント原子のクラスタリングや偏析による結晶性の悪化と高抵抗化を抑制するために１ｘ１０２２ｃｍ−３以下とすることが望ましい。高濃度半導体膜６の膜厚は、コンタクト性能を得るため、たとえば２０ｎｍ以上とすることが好適である。
工程７．（図８）
半導体膜５と高濃度半導体膜６の順次積層体を、フォトリソグラフィ技術によるドライエッチングすることにより、層間絶縁膜４の開口ＯＰを被った部分と開口ＯＰの周辺の層間絶縁膜４上の部分を残し、他の部分を除去する。
工程８．（図９）
基板の表面にドレイン電極７ａおよびソース電極７ｂを形成するための金属膜７を形成する。金属膜７の材料としては、たとえばＮｂ、Ｍｏ、Ｗ、Ｔａ、Ｃｒ、Ｔｉ、Ｆｅ、Ｎｉ、Ｃｏ等、これらの合金、これらの積層膜を用いることができる。また、プロセスの上限温度を低下できることから、ＡｌやＣｕ等の低抵抗金属を用いることもできる。金属膜７の形成には、たとえばスパッタリング法を用いることができる。膜厚は、配線抵抗低減のため、たとえば５００ｎｍ程度とする。
この後、図１に示すように、フォトリソグラフィ技術によるドライエッチングをすることによって、前記金属膜７からドレイン電極７ａおよびソース電極７ｂを形成する。この場合、ドレイン電極７ａおよびソース電極７ｂから露出される高濃度半導体膜６を除去し、高濃度半導体膜６の下層の半導体層５をも若干エッチングするようにする。ドレイン電極７ａおよびソース電極７ｂを電気的に分離させるためである。
なお、半導体層５のエッチングにおいて、層間絶縁膜４の開口ＯＰによって反映された凹陷部の側壁面のエッチングレートは、底面におけるエッチングレートよりも高いのが通常である。しかし、本実施例の場合、前記側壁面における半導体層５の層厚は、前記底面における半導体層５の層厚よりも大きくなっていることから、この工程におけるエッチングの後においても、前記側壁面における半導体層５は小さくなることなく必要な膜厚が確保できるようになる。
図１３は、本発明を有機ＥＬ表示装置に適用させた断面図である。図１３では、絶縁基板１上に形成された有機ＥＬ素子ＥＬとこの有機ＥＬ素子ＥＬと電気的に接続される薄膜トランジスタＴＦＴを示している。薄膜トランジスタＴＦＴは、図１に示した薄膜トランジスタと同様の構成となっている。すなわち、薄膜トランジスタＴＦＴは、半導体層５が絶縁基板１面に対して縦方向にオフセット領域１００を有するボトムゲート型となっている。そして、層間絶縁膜４の開口ＯＰの側壁面上に形成された半導体層５の膜厚は、ゲート絶縁膜３上の半導体層５の膜厚よりも大きく形成されている。このように構成された薄膜トランジスタＴＦＴを被うようにして、保護絶縁膜８および層間絶縁膜９が順次形成されている。保護絶縁膜８は、たとえば窒化シリコン膜からなり、たとえばプラズマＣＶＤ法により形成されている。膜厚はたとえば５００ｎｍとなっている。層間絶縁膜９は、たとえば塗布によって形成される樹脂膜からなり、表面が平坦化されている。保護絶縁膜８および層間絶縁膜９の順次積層体は、薄膜トランジスタＴＦＴのソース電極７ｂの一部を露出させるためのスルーホールＴＨが形成され、このスルーホールＴＨを通して、層間絶縁膜９の上面に形成されて画像電極１０が前記ソース電極７ｂに電気的に接続されている。画素電極１０は、たとえばスパッタリングによって形成される膜厚約１００ｎｍのＡｌ膜を用いている。画素電極１０の上面には、電荷輸送層１１、発光層１２、電荷輸送層１３が蒸着法などにより形成され、さらに、前記電荷輸送層１３を被うようにして上部電極１４が形成されている。上部電極１４はたとえば透明導電膜からなり、前記発光層１２からの光は上部電極１４を通して、図中上方向に照射できるようになっている。また、基板の上面には、上部電極１４をも被って封止膜１５が形成されている。なお、画素電極１０、上部電極１４は上述した材料に限定されることはなく、画素電極１０を透明導電膜によって、上部電極１４をＡｌ等で形成するようにしてもよい。この場合、発光層１２からの光は、画素電極１０を通して、図中下方向に照射できるようになる。
図１４は、本発明を液晶表示装置に適用させた断面図である。図１４は、液晶２７を挟持して第１絶縁基板１と第２絶縁基板２５が配置され、第１絶縁基板１の液晶２７の面側に、画素電極１０とこの画素電極１０と電気的に接続される薄膜トランジスタＴＦＴを備える。薄膜トランジスタＴＦＴは、図１に示した薄膜トランジスタと同様の構成となっている。すなわち、薄膜トランジスタＴＦＴは、半導体層５が第１絶縁基板１の面に対して縦方向にオフセット領域１００を有するボトムゲート型となっている。そして、層間絶縁膜４の開口ＯＰの側壁面上に形成された半導体層５の膜厚は、ゲート絶縁膜上の半導体層５の膜厚よりも大きく形成されている。このように構成された薄膜トランジスタＴＦＴを被うようにして、保護絶縁膜８および層間絶縁膜９が順次形成されている。保護絶縁膜８は、たとえば窒化シリコン膜からなり、たとえばプラズマＣＶＤ法により形成されている。膜厚はたとえば５００ｎｍとなっている。層間絶縁膜９は、たとえば塗布によって形成される樹脂膜からなり、表面が平坦化されている。保護絶縁膜８および層間絶縁膜９の順次積層体は、薄膜トランジスタＴＦＴのソース電極７ｂの一部を露出させるためのスルーホールＴＨが形成され、このスルーホールＴＨを通して、層間絶縁膜９の上面に形成された画像電極１０が前記ソース電極７ｂに電気的に接続されている。画素電極１０は透明導電膜によって形成されている。第１基板１の液晶側の面には第１配向膜２０が形成されている。第２基板２５の液晶側の面には、カラーフィルタ層２１、オーバーコート層２２、透明導電膜からなる対向電極２３、および第２配向膜２４が形成されている。第１絶縁基板１と第２絶縁基板２５の間隙はスペーサ２６によって保持され、これにより液晶の層厚を均一にしている。
図１５は、本発明の第４の実施例を示した図で、図１と対応づけて描いた図となっている。図１５において、図１の場合と比較して異なる構成は、薄膜トランジスタの半導体層は、半導体膜５と、この半導体膜５の上面に形成された水素を含むアモルファスシリコンからなる半導体膜３０との順次積層体で構成されている点にある。このため、ドレイン電極７ａと半導体膜との界面に形成されるコンタクト層６ａ、ソース電極７ｂと半導体膜との界面に形成されるコンタクト層６ｂは、いずれも、ドレイン電極７ａと半導体膜３０との間、ソース電極７ｂと半導体膜３０との間に形成されるようになっている。半導体膜３０は、たとえばプラズマＣＶＤ法により形成される。この際、成膜温度は室温以上を用いることができる。しかし、薄膜トランジスタの製造のスループットを向上するには一定以上の成膜速度の確保が必要であり、２００℃以上とするのが望ましく、一方、水素が脱離するのをできるだけ抑制するために５００℃以下とするのが望ましい。
半導体膜３０の膜厚は、半導体膜５の膜厚と併せて３０ｎｍ〜３００ｎｍとなるように調整するのが望ましい。これは、薄膜トランジスタのドレイン電極７ａ、ソース電極７ｂを形成する際のドライエッチングにおいて、薄膜トランジスタの特性を維持できないほど半導体膜５と半導体膜３０の積層が薄くなってしまうのを回避するためである。また、成膜時間の増大にともなうタクトの低下や薄膜トランジスタの表面側にバックチャネルが形成されるのを回避するには３００ｎｍ以下とするのが好適となる。半導体膜５中に形成されている欠陥準位の水素終端を促進するため、半導体膜３０には水素が５ｘ１０１９ｃｍ−３以上、１ｘ１０２２ｃｍ−３以下含まれていることが望ましい。水素化アモルファスＳｉ膜からなる半導体膜３０を成膜するには、例えばプラズマ周波数１３．５６ＭＨｚを用い、水素希釈した１０％のモノシラン（ＳｉＨ４）を１００ｓｃｃｍ供給し、基板温度２００℃、ガス圧力１３３Ｐａと設定すればよい。また、結晶化した半導体膜５が下地となることから、半導体膜３０として、例えば微結晶シリコン膜を形成することもでき、このようにしてもよい。微結晶シリコン膜を成膜するには、たとえばプラズマ周波数１３．５６ＭＨｚを用い、フッ化シラン（ＳｉＦ４）：Ｈ２＝３：１、基板温度２５０℃、ガス圧力４０Ｐａの条件を用いることによって可能となる。
図１５に示した実施例によれば、水素化処理された半導体膜３０が薄膜トランジスタＴＦＴのチャネル層に適用されることから、実施例１に示した薄膜トランジスタＴＦＴに比べ、さらなる移動度の向上、Ｖｔｈの低減、伝達特性におけるドレイン電流の立ち上がりの改善を実現できる。
図１６は、本発明による薄膜トランジスタＴＦＴの他の実施例を示す断面図で、図１と対応づけて描いた図となっている。
図１６において、図１の場合と比較して異なる構成は、半導体膜５とドレイン電極７ａとを電気的に接続させる高濃度半導体膜のコンタクト層６ａ、および半導体膜５とソース電極７ｂとを電気的に接続させる高濃度半導体膜のコンタクト層６ｂは、それぞれ、層間絶縁膜４と半導体膜５との界面に形成されていることにある。コンタクト層６ａ、コンタクト層６ｂの側壁面の一部は、それぞれ、半導体膜５の側壁面と面一に形成されている。ドレイン電極７ａは、半導体膜５の上面から側壁面に至って形成され、前記コンタクト層６ａの側壁面に電気的に接続され、ソース電極７ｂは、半導体膜５の上面から側壁面に至って形成され、前記コンタクト層６ｂの側壁面に電気的に接続されるようになっている。
このように構成した薄膜トランジスタＴＦＴは、コンタクト層６ａ、６ｂ上において半導体膜５の結晶粒径が増大するようになり、さらに、半導体膜５中にはリンが取り込まれることから、ドレイン電極７ａ、ソース電極７ｂのコンタクト特性が良好となる。このことから、実施例１に示した薄膜トランジスタＴＦＴと比較した場合、移動度のさらなる向上を実現できる効果を奏する。
〈製造方法〉
図１７ないし図２１は、図１６に示した薄膜トランジスタの製造方法を示す工程図である。以下、工程順に説明する。
工程１．（図１７）
絶縁基板１を用意し、この絶縁基板１の表面に、ゲート電極２、ゲート絶縁膜３、層間絶縁膜４、及び高濃度半導体膜６０を形成する。
工程２．（図１８）
平面的に観たゲート電極２の形成領域内に、高濃度半導体膜６０と層間絶縁膜４に開口ＯＰを形成する。高濃度半導体膜６０と層間絶縁膜４の孔開けはフォトリソグラフィ技術によるエッチングにより行う。高濃度半導体膜６０はドライエッチングで行い、層間絶縁膜４はウェットエッチングで行うことが望ましい。
工程３．（図１９）
高濃度半導体膜６０の表面、層間絶縁膜４の開口ＯＰの側壁面、および層間絶縁膜４の開口ＯＰから露出されたゲート絶縁膜３の表面に、それぞれ、半導体結晶核５ｂ'、５ｂ、５ａを形成する。ここで、高濃度半導体膜６０上の半導体結晶核５ｂ'は、層間絶縁膜４の開口ＯＰの側壁面上の半導体結晶核５ｂと比較して、核径が大きく形成されるようになる。図２２は、図１０と対応づけて示したグラフで、図１０に示すグラフにおいて、半導体層上に形成されるＳｉＧｅ結晶核サイズを成膜時間との関係で示している。このグラフから、高濃度半導体膜６０上の半導体結晶核５ｂ'は、層間絶縁膜４の開口ＯＰの側壁面上の半導体結晶核５ｂと比較して、核径が大きく形成されるようになることが明らかとなる。なお、層間絶縁膜４の開口ＯＰの側壁面上の半導体結晶核５ｂの核径がはゲート絶縁膜３上の半導体結晶核５ａの核径よりも大きくなっているのは実施例１で示したと同様である。
工程４．（図２０）
引き続き、微結晶の半導体膜５ｃを形成する。この半導体膜５ｃは半導体結晶核５ａ、５ｂ、５ｂ'をシードとして結晶成長することによって形成される。半導体膜５ｃの成膜方法や条件は、実施例１において対応する部位を形成する場合と同様となっている。半導体膜５ｃの膜厚は、層間絶縁膜４上よりも高濃度半導体膜６０上においてさらに厚くなる。これは、半導体膜５ｃの成膜中に、下地の高濃度半導体膜６０からｎ型不純物（例えばリン）が拡散し、これが結晶粒の成長を促進させるからである。
工程５．（図２１）
半導体膜５および高濃度半導体膜６０を、フォトリソグラフィ技術によるドライエッチングにより、開口ＯＰとこの開口ＯＰの周辺に被われる部分を残存させ、他の部分を除去する。開口ＯＰに対して図中左側の半導体膜５と層間絶縁膜４との間の高濃度半導体膜６０はコンタクト層６ａとして形成され、開口ＯＰに対して図中右側の半導体膜５と層間絶縁膜４との間の高濃度半導体膜６０はコンタクト層６ｂとして形成されるようになる。
その後、基板の表面に金属膜７０を形成し、これをパターン化することにより、図１６に示すように、ドレイン電極７ａ、およびソース電極７ｂを形成する。
この場合、ドレイン電極７ａおよびソース電極７ｂの形成の際のエッチングにより、半導体膜５の表面が若干エッチングされる。そして、そのエッチングレートは、開口ＯＰにおけるテーパのついた側壁面ではその底面より高くなる。しかし、本実施例においても、図１０に示した成膜特性を利用しており、たとえば酸化シリコンからなるゲート絶縁膜３上より、たとえば窒化シリコンからなる層間絶縁膜４上において、すなわち、開口ＯＰの底面よりも側壁面において半導体膜５の膜厚が増大するようになっている。このことから、本工程のドライエッチング後でも、開口ＯＰにおいて半導体膜５は必要な膜厚が確保されるようになる。
図２３は、本発明による薄膜トランジスタの他の実施例を示す断面図で、図１６と対応づけて描画した図となっている。
図２３において、図１６の場合と比較して異なる構成は、薄膜トランジスタの半導体層は、半導体膜５と、たとえば水素を含むアモルファスシリコンからなる半導体膜５０の順次積層体によって構成されていることにある。ドレイン電極７ａおよびソース電極７ｂは、半導体膜５０の上面に当接して形成されるようになっている。
このように構成された薄膜トランジスタは、水素化処理された半導体膜５０が薄膜トランジスタのチャネル層に適用されるようになる。このことから、たとえば図１６に示した薄膜トランジスタと比較した場合、さらなる移動度の向上、Ｖｔｈの低減、伝達特性におけるドレイン電流の立ち上がりの改善を実現できる。
図２４は、本発明が適用される有機ＥＬ表示装置の一例を示す斜視分解図である。有機ＥＬ表示パネルＰＮＬ'があり、その表示部には、マトリックス状に配置される各画素内のそれぞれに、本発明による薄膜トランジスタ（図示せず）が備えられている。この薄膜トランジスタは画素選択用のスイッチング素子として機能する。また、表示部の周辺には、各画素を駆動する回路が形成され、この回路にも本発明による薄膜トランジスタを備えることが可能である。有機ＥＬ表示パネルＰＮＬ'の表裏面のそれぞれには、上フレームＵＶＳ、下フレームＤＶＳが配置され、これら上フレームＵＶＳ、下フレームＤＶＳは互いに係止されて、有機ＥＬ表示装置の枠体を構成するようになっている。
図２５は、本発明が適用される液晶表示装置の一例を示す斜視分解図である。液晶表示パネルＰＮＬがあり、その表示部には、マトリックス状に配置される各画素内のそれぞれに、本発明による薄膜トランジスタ（図示せず）が備えられている。この薄膜トランジスタは画素選択用のスイッチング素子として機能する。また、表示部の周辺には、各画素を駆動する回路が形成され、この回路にも本発明による薄膜トランジスタ（図示せず）を備えることが可能である。液晶表示パネルＰＮＬの背面にはバックライトＢＬＵが配置されるようになっている。液晶表示パネルＰＮＬの画素は、発光することなく、光の透過率が変化するように構成されていることから、前記バックライトＢＬＵを必要とする。液晶表示パネルＰＮＬの前方には上フレームＵＶＳが、バックライトＢＬＵの後方には下フレームＤＶＳが配置され、これら上フレームＵＶＳ、下フレームＤＶＳは互いに係止されて、液晶表示装置の枠体を構成するようになっている。
以上、本発明を実施例を用いて説明してきたが、これまでの各実施例で説明した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、それぞれの実施例で説明した構成は、互いに矛盾しない限り、組み合わせて用いてもよい。
１……絶縁基板、２……ゲート電極、３……ゲート絶縁膜、４……層間絶縁膜、５、５ｃ……半導体膜、５ａ、５ｂ、５ｂ'……半導体結晶核、６ａ、６ｂ……コンタクト層、６……高濃度半導体膜、７ａ……ドレイン電極、７ｂ……ソース電極、７……金属膜、ＯＰ……開口、１０……画素電極、１１……電荷移送層、１２……発光層、１３……電荷輸送層、１４……上部電極、１５……封止膜、２０……第１配向膜、２１……カラーフィルタ層、２２……オーバーコート層、２３……対向電極、２４……第２配向膜、２５……第２絶縁基板、３０……半導体膜（水素を含む）、５０……半導体膜（水素を含む）、６０……高濃度半導体膜、１００……オフセット領域。

Claims (11)

  1. 絶縁基板と、
    前記絶縁基板の上面に形成されたゲート電極と、
    前記絶縁基板の上面及び前記ゲート電極の上面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の上面に形成され、平面的に観て前記ゲート電極の形成領域内に開口が設けられた層間絶縁膜と、
    前記開口の部分を被い前記開口の周辺の層間絶縁膜上に形成された半導体膜と、
    前記半導体膜上に形成され前記開口を間にして対向配置されるドレイン電極およびソース電極を有し、
    前記層間絶縁膜は前記ゲート絶縁膜よりも窒化物を多く含み、
    前記半導体膜は、前記ゲート絶縁膜および前記層間絶縁膜面に形成された少なくともＧｅを含む半導体結晶核上に形成された微結晶半導体膜あるいは多結晶半導体膜を有することを特徴とする薄膜トランジスタ。
  2. 前記ゲート絶縁膜は酸化シリコンからなり、
    前記層間絶縁膜は窒化シリコンからなることを特徴とする請求項１に記載の薄膜トランジスタ。
  3. 前記半導体結晶核はＳｉＧｅあるいはＧｅからなり、
    前記微結晶半導体膜あるいは多結晶半導体膜はＳｉＧｅあるいはＳｉからなることを特徴とする請求項１に記載の薄膜トランジスタ。
  4. 前記半導体結晶核のＧｅ組成比は前記微結晶半導体膜あるいは多結晶半導体膜のＧｅ組成比よりも大きいことを特徴とする請求項１に記載の薄膜トランジスタ。
  5. 前記ドレイン電極と前記半導体膜との界面に前記半導体膜に高濃度不純物がドープされたコンタクト層が形成され、
    前記ソース電極と前記半導体膜との界面に前記半導体膜に高濃度不純物がドープされたコンタクト層が形成されていることを特徴とする請求項１に記載の薄膜トランジスタ。
  6. ドレイン電極と電気的に接続されたコンタクト層が、前記半導体層と層間絶縁膜との界面に前記半導体膜に高濃度不純物がドープされて形成され、
    ソース電極と電気的に接続されたコンタクト層が、前記半導体層と層間絶縁膜との界面に前記半導体膜に高濃度不純物がドープされて形成されていることを特徴とする請求項１に記載の薄膜トランジスタ。
  7. 前記半導体膜は、前記ゲート絶縁膜と反対側の面に水素を含む非晶質半導体膜が積層された２層構造となっていることを特徴とする請求項１に記載の薄膜トランジスタ。
  8. 異なる領域に第１絶縁膜とこの第１絶縁膜よりも窒化物を多く含む第２絶縁膜を形成する工程と、
    前記第１絶縁膜と第２絶縁膜のそれぞれの表面に少なくともＧｅを含む半導体結晶核を形成する工程と、
    前記半導体結晶核が形成された前記第１絶縁膜と第２絶縁膜のそれぞれの表面に微結晶半導体膜あるいは多結晶半導体膜を形成する工程とを備えることを特徴とする薄膜トランジスタの製造方法。
  9. 前記第１絶縁膜は酸化シリコンからなり、
    前記第２絶縁膜は窒化シリコンからなることを特徴とする請求項８に記載の薄膜トランジスタの製造方法。
  10. 前記半導体結晶核はＳｉＧｅあるいはＧｅからなり、
    前記微結晶半導体膜あるいは多結晶半導体膜はＳｉＧｅあるいはＳｉからなることを特徴とする請求項８に記載の薄膜トランジスタの製造方法。
  11. 前記半導体結晶核のＧｅ組成比は前記微結晶半導体膜あるいは多結晶半導体膜のＧｅ組成比よりも大きいことを特徴とする請求項８に記載の薄膜トランジスタの製造方法。
JP2009275492A 2009-12-03 2009-12-03 薄膜トランジスタおよびその製造方法 Active JP5466933B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009275492A JP5466933B2 (ja) 2009-12-03 2009-12-03 薄膜トランジスタおよびその製造方法
US12/958,605 US8357940B2 (en) 2009-12-03 2010-12-02 Thin film transistor and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009275492A JP5466933B2 (ja) 2009-12-03 2009-12-03 薄膜トランジスタおよびその製造方法

Publications (2)

Publication Number Publication Date
JP2011119451A true JP2011119451A (ja) 2011-06-16
JP5466933B2 JP5466933B2 (ja) 2014-04-09

Family

ID=44081159

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009275492A Active JP5466933B2 (ja) 2009-12-03 2009-12-03 薄膜トランジスタおよびその製造方法

Country Status (2)

Country Link
US (1) US8357940B2 (ja)
JP (1) JP5466933B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210119014A1 (en) * 2016-10-21 2021-04-22 United Microelectronics Corp. High voltage semiconductor device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5917127B2 (ja) * 2011-12-19 2016-05-11 株式会社ジャパンディスプレイ 液晶表示装置
KR20150011472A (ko) * 2013-07-23 2015-02-02 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
CN105355593B (zh) * 2015-12-07 2018-07-10 深圳市华星光电技术有限公司 Tft基板的制作方法及tft基板
CN107527926B (zh) * 2017-08-25 2020-02-07 惠科股份有限公司 主动阵列开关基板及其显示面板
CN114883254A (zh) * 2022-03-24 2022-08-09 广州华星光电半导体显示技术有限公司 薄膜晶体管阵列基板的制造方法及显示面板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008544522A (ja) * 2005-06-16 2008-12-04 イーストマン コダック カンパニー 亜鉛酸化物をベースとした半導体材料を含む薄膜トランジスタ
JP2009158946A (ja) * 2007-12-03 2009-07-16 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置、並びにそれらの作製方法
JP2009158947A (ja) * 2007-12-03 2009-07-16 Semiconductor Energy Lab Co Ltd 微結晶半導体膜、当該微結晶半導体膜を有する薄膜トランジスタ、及び光電変換装置の作製方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007165921A (ja) 2007-01-19 2007-06-28 Junichi Hanna 半導体基材及びその製造方法
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
JP5309387B2 (ja) 2007-09-28 2013-10-09 株式会社日立製作所 半導体層とこの半導体層を用いた半導体装置および表示装置
JP2009111302A (ja) 2007-11-01 2009-05-21 Hitachi Ltd 半導体装置およびその製造方法
CN102077331B (zh) * 2008-06-27 2014-05-07 株式会社半导体能源研究所 薄膜晶体管
US8114720B2 (en) * 2008-12-25 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008544522A (ja) * 2005-06-16 2008-12-04 イーストマン コダック カンパニー 亜鉛酸化物をベースとした半導体材料を含む薄膜トランジスタ
JP2009158946A (ja) * 2007-12-03 2009-07-16 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置、並びにそれらの作製方法
JP2009158947A (ja) * 2007-12-03 2009-07-16 Semiconductor Energy Lab Co Ltd 微結晶半導体膜、当該微結晶半導体膜を有する薄膜トランジスタ、及び光電変換装置の作製方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210119014A1 (en) * 2016-10-21 2021-04-22 United Microelectronics Corp. High voltage semiconductor device

Also Published As

Publication number Publication date
JP5466933B2 (ja) 2014-04-09
US8357940B2 (en) 2013-01-22
US20110133197A1 (en) 2011-06-09

Similar Documents

Publication Publication Date Title
JP5466933B2 (ja) 薄膜トランジスタおよびその製造方法
KR20090003129A (ko) 액정 표시 장치
JP2008124392A (ja) 半導体装置、その製造方法及び表示装置
JP5820402B2 (ja) 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
US20100227443A1 (en) Method of forming polycrystalline silicon layer
KR20090012120A (ko) 액정 표시장치 및 상기 액정 표시장치를 구비하는 전자기기
CN110660867B (zh) 薄膜晶体管、显示装置和薄膜晶体管的制造方法
US7799625B2 (en) Organic electro-luminescent display and method of fabricating the same
JP5508535B2 (ja) 半導体薄膜の形成方法、半導体装置、半導体装置の製造方法、基板及び薄膜基板
JP5309387B2 (ja) 半導体層とこの半導体層を用いた半導体装置および表示装置
KR101266739B1 (ko) 반도체 장치와 그 제조 방법, 및 이 반도체 장치를 이용한 표시 장치
JP2005057056A (ja) 薄膜トランジスタおよびその製造方法
JP5152827B2 (ja) 薄膜トランジスタ及びそれを用いた有機ｅｌ表示装置
JPH04286339A (ja) 半導体装置及びその製造方法
US20120217502A1 (en) Display device and manufacturing method of the same
JP5694673B2 (ja) 表示装置およびその製造方法
US11562903B2 (en) Method of fabricating thin, crystalline silicon film and thin film transistors
US11791159B2 (en) Method of fabricating thin, crystalline silicon film and thin film transistors
JPH04323875A (ja) 半導体装置の製造方法
JPH0613404A (ja) 半導体装置及びその製造方法
WO2013047694A1 (ja) 微結晶Ｓｉ－ＴＦＴ基板および半導体装置の製造方法
JP2001119033A (ja) 薄膜トランジスタ
KR20060023318A (ko) 폴리실리콘층 및 그 결정화 방법 그리고, 이를 이용한액정표시소자의 제조방법
KR20030055404A (ko) 박막 트랜지스터 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120905

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131015

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131209

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140107

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140127

R150 Certificate of patent or registration of utility model

Ref document number: 5466933

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250