CN113380897A - 晶体管及其制造方法 - Google Patents

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布兰丁·迪里耶
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Abstract

提供了晶体管、集成半导体器件及制造方法。该晶体管包括图案化的栅电极、位于图案化的栅电极上方的介电层和图案化的第一氧化物半导体层，该图案化的第一氧化物半导体层包括沟道区和位于沟道区的侧上的源极/漏极区。源极/漏极区的厚度大于沟道区的厚度。该晶体管还包括置于图案化的第一氧化物半导体层上并连接到图案化的第一氧化物半导体层的源极/漏极区的接触件。

Description

晶体管及其制造方法
技术领域
本申请的实施例涉及晶体管及其制造方法。
背景技术
在半导体工业中，一直希望增加集成电路的面密度。为此，个体晶体管变得越来越小。然而，可将个体晶体管制作得更小的速度一直在减慢。将外围晶体管从制造的前段制程(FEOL)移至制造的后段制程(BEOL)可能较为有利，因为可以在BEOL处添加功能，而在FEOL中可以制成可用的芯片面积。由氧化物半导体制成的薄膜晶体管(TFT)是BEOL集成的一个有吸引力的选择，因为TFT可以在低温下进行处理，因此不会损坏先前制造的器件。
发明内容
本申请的一些实施例提供了一种晶体管，包括：图案化的栅电极；介电层，位于所述图案化的栅电极上方；图案化的第一氧化物半导体层，包括沟道区；以及图案化的第二氧化物半导体层，包括位于所述沟道区的任意一侧上的源极/漏极区，其中，所述源极/漏极区的厚度大于所述沟道区的厚度。
本申请的另一些实施例提供了一种晶体管，包括：图案化的第一氧化物半导体层，包括沟道区；介电层，位于所述图案化的第一氧化物半导体层上方；图案化的栅电极，位于所述介电层上方；以及图案化的第二氧化物半导体层，包括位于所述沟道区的任意一侧上的源极/漏极区，其中，所述源极/漏极区的厚度大于所述沟道区的厚度。
本申请的又一些实施例提供了一种制造晶体管的方法，包括：在互连层级介电层上方沉积第一氧化物半导体层；在所述第一氧化物半导体层中形成沟道区；在所述沟道区的任意一侧上形成源极/漏极区，其中，所述源极/漏极区的厚度大于所述沟道区的厚度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据本发明实施例的在互补金属氧化物半导体(CMOS)晶体管、嵌入在介电材料层中的金属互连结构以及连接通孔层级介电材料层的形成之后的示例性结构的垂直截面图。
图1B是根据本发明实施例的在形成薄膜晶体管阵列期间的第一示例性结构的垂直截面图。
图1C是根据本发明实施例的在形成高层级金属互连结构之后的第一示例性结构的垂直截面图。
图2是示出根据本发明实施例的制造晶体管的方法中，在互连层级介电(ILD)层上方沉积连续金属栅极层的步骤的垂直截面图。
图3A是示出根据本发明实施例的制造晶体管的方法中，对连续金属栅极层图案化以形成栅电极的步骤的垂直截面图。
图3B是示出根据本发明实施例的制造晶体管的可选方法中，沉积和图案化光刻胶层的步骤的垂直截面图。
图3C是示出根据本发明实施例的制造晶体管的可选方法中，使用图案化光刻胶层作为掩模来蚀刻ILD层的步骤的垂直截面图。
图4是示出根据本发明实施例的制造晶体管的方法中，在蚀刻的ILD层中形成金属电极的步骤的垂直截面图。
图5是示出根据本发明实施例的制造晶体管的方法中沉积连续高k介电层和连续氧化物半导体层的步骤的垂直截面图。
图6是示出根据本发明实施例的制造晶体管的方法中在连续高k介电层和连续氧化物半导体层上方沉积和图案化光刻胶层的步骤的垂直截面图。
图7A是示出根据本发明实施例的制造晶体管的方法中，使用图案化光刻胶层对连续高k介电层和连续氧化物半导体层图案化的垂直截面图。
图7B是示出根据本发明的可选实施例的对连续金属栅极层、连续高k介电层和连续氧化物半导体层图案化的步骤的垂直截面图。
图8是示出根据本发明实施例的，在图7A所示的中间结构上方沉积附加ILD材料的步骤的垂直截面图。
图9是示出根据本发明实施例的，在图8所示的中间结构上方沉积和图案化光刻胶层的步骤的垂直截面图。
图10是示出根据本发明实施例的，使用图案化光刻胶层作为掩模在ILD层中蚀刻接触通孔的步骤的垂直截面图。
图11是示出根据本发明实施例的，在接触通孔中沉积半导体材料层的步骤的垂直截面图。
图12A是示出根据本发明实施例的，在接触通孔中的介电材料层上方的接触通孔中沉积接触金属的步骤的垂直截面图。
图12B是示出一种可选实施例的垂直截面图，其中半导电材料层共形地沉积在接触通孔的侧部和底部上。
图13是示出根据本发明实施例的，沉积和形成图案化的高k介电层、第一图案化的氧化物半导体层和第二图案化的氧化物半导体层的步骤的垂直截面图。
图14是示出根据本发明实施例的，在图13所示的中间结构上方沉积附加ILD材料的步骤的垂直截面图。
图15是示出根据本发明实施例的，在图14所示的中间结构上方的中间层上方沉积和图案化光刻胶层，并且使用图案化光刻胶层作为掩模来蚀刻ILD层，并且暴露第二氧化物半导体层的顶面的步骤的垂直截面图。
图16是示出根据本发明实施例的，蚀刻第二氧化物半导体层的一部分的步骤的垂直截面图。
图17是示出根据本发明实施例的，形成延伸到第二氧化物半导体层的接触通孔的步骤的垂直截面图。
图18A是示出根据本发明实施例的，填充接触通孔以形成金属接触件的步骤的垂直截面图。
图18B是示出根据本发明实施例的晶体管的垂直截面图，其中将有源区上方的图案化的第一氧化物半导体层的一部分替换为图案化的第二氧化物半导体层。
图18C是示出根据本发明实施例的晶体管的垂直截面图，其中将有源区上方的所有图案化的第一氧化物半导体层替换为图案化的第二氧化物半导体层。
图18D是示出根据本发明实施例的晶体管的垂直截面图，其中将有源区上方的图案化的第一氧化物半导体层的一部分替换为图案化的第二氧化物半导体层，并且将图案化的第二氧化物半导体层的一部分形成在第一图案化的氧化物半导体层的一部分上方。
图19是示出根据本发明实施例的，在ILD层上方沉积连续第一氧化物半导体层和连续第二氧化物半导体层的步骤的垂直截面图。
图20是示出根据本发明实施例的，在ILD层上形成图案化的第一氧化物半导体层和图案化的第二氧化物半导体层的步骤的垂直截面图。
图21是示出根据本发明实施例的，蚀刻图案化的第二氧化物半导体层以形成沟道区的步骤的垂直截面图。
图22是示出根据本发明实施例的，沉积共形的高k介电层并在高k介电材料上方沉积金属以形成栅电极的步骤的垂直截面图。
图23是示出根据本发明实施例的，将图22所示的中间结构平坦化的步骤的垂直截面图。
图24A是示出根据本发明实施例的，沉积附加ILD层材料并且形成至有源区和栅电极的金属接触件的步骤的垂直截面图。
图24B是示出根据本发明的可选实施例的晶体管的垂直截面图。
图25是示出本发明的示例性方法的一般处理步骤的流程图。
图26是示出本发明的可选示例性方法的一般处理步骤的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本发明针对半导体晶体管，并且具体地针对凸起的源极/漏极氧化物半导体薄膜晶体管及其形成方法。实施例还包括具有凸起的源极/漏极氧化物薄膜晶体管的集成电路，具体为在BEOL中形成的凸起的源极/漏极氧化物薄膜晶体管。
尽管其性能(切换速度)通常不足以执行核心逻辑功能，但薄膜晶体管(TFT)却有潜力执行许多非核心逻辑任务，诸如功率栅极、存储器选择或界面(输入/输出，I/O)。由于TFT可以在低温下处理，因此可以在BEOL中对其进行集成。将外围器件(功率栅极、存储器选择器、I/O晶体管)从FEOL移至BEOL(基本上将它们堆叠在FEOL顶部上)可以作为例如用于3nm技术节点制造的缩放路径的一部分；将外围器件移出FEOL并将它们堆叠在一起，对于给定的器件，可以使密度提高约5-10％。
可从FEOL移至BEOL的外围晶体管包括但不限于功率栅极、输入/输出晶体管和存储器选择器。在目前技术中，功率栅极是位于FEOL中的大逻辑晶体管。功率栅极可以用于在待机状态下截止逻辑块，从而减少静态功耗。I/O器件是计算元件(例如，CPU)与外界(例如，外部存储器)之间的接口，并且也在FEOL中进行处理。用于存储元件的选择器，例如磁阻式随机存取存储器(MRAM)或电阻式随机存取存储器(RRAM)目前位于FEOL中，并且可以被移至BEOL。典型地，每个存储元件都有一个选择器TFT。
氧化物半导体正在被开发用作TFT的沟道材料。据发现，氧化物材料较薄(例如小于8nm)时变成半导电；但在较厚(例如15-150nm)时为半金属。然而，当半导电氧化物层较薄时，金属与薄膜氧化物半导体之间的接触电阻较高。通常，流经此类薄膜晶体管的电流完全由寄生电阻控制，这是非期望的。已经证明，难以制造至非常薄的氧化物层的良好电接触件。此外，不良的接触件往往支配薄膜晶体管的性能。然而，可以可靠地将具有低接触电阻的接触件制造成厚氧化物层，例如15-150nm。
本文公开的多个实施例采用将厚铟锡氧化物(ITO)层的金属特性与薄ITO层的半导电特性相结合的晶体管结构，以形成具有低寄生电阻的薄膜晶体管。各个实施例可以应用其他氧化物，诸如铟镓锌氧化物(IGZO)，其存在沟道调制(需要薄层)与低寄生电阻(需要厚层)之间的相同权衡。各个实施例提供独立于任何源极/漏极设计或工程的沟道优化。此外，各个实施例不需要掺杂来形成有源区，因为材料厚度可以限定不同结构的电特性。此外，多个实施例提供可伸缩的薄膜晶体管架构。
图1A是根据本发明的多个实施例的，形成存储器结构的阵列之前，形成互补金属氧化物半导体(CMOS)晶体管、嵌入介电材料层中的金属互连结构以及连接通孔层级介电材料层之后的示例性结构的垂直截面图。参考图1A，示出根据本发明实施例的示例性结构。该示例性结构包括互补金属氧化物半导体(CMOS)晶体管和形成在介电材料层中的金属互连结构。具体地，第一示例性结构包括衬底8，该衬底包括半导体材料层10。衬底8可以包括块状半导体衬底，例如硅衬底，其中半导体材料层从衬底8的顶面连续地延伸到衬底8的底面，或者包括半导体材料层10的绝缘体上半导体层，其作为位于掩埋绝缘体层(例如氧化硅层)上面的顶层半导体层。可以在衬底8的上部中形成包括例如氧化硅的介电材料的浅沟槽隔离结构12。可以在每个区域内形成合适的掺杂半导体阱，例如p型阱和n型阱，该区域可以被浅沟槽隔离结构12的一部分横向地包围。可以在前段制程(FEOL)中将场效应晶体管形成在衬底8的顶面上方。例如，每个场效应晶体管可以包括有源源极/漏极区14、半导体沟道15和栅极结构20，该半导体沟道包括在有源源极/漏极区14之间延伸的衬底8的表面部分。每个栅极结构20可以包括栅极电介质22、栅电极24、栅极覆盖电介质28和介电栅极间隔件26。可以将有源源极/漏极金属半导体合金区18形成在每个有源源极/漏极区14上。尽管在附图中示出平面场效应晶体管，但是本文明确地构想这样的实施例：其中场效应晶体管可以附加地或可选地包括鳍式场效应晶体管(FinFET)、全环栅极场效应(GAA FET)晶体管或任何其他类型的场效应晶体管(FET)。
该示例性结构可以包括其中可以随后形成存储器元件阵列的存储器阵列区50以及其中可以形成支持存储器元件阵列的工作的逻辑器件的外围区52。在一实施例中，存储器阵列区50中的器件(例如场效应晶体管)可以包括底电极存取晶体管，其提供对随后形成的存储器单元的底电极的存取。在该处理步骤中，对随后要形成的存储器单元的顶电极进行存取的顶电极存取晶体管可形成在外围区52中。
外围区52中的器件(例如场效应晶体管)可以提供操作随后要形成的存储器单元阵列所需的功能。具体地，外围区中的器件可以配置成控制存储器单元阵列的编程操作、擦除操作以及感测(读取)操作。例如，外围区中的器件可以包括感测电路和/或顶部电极偏置电路。形成在衬底8的顶面上的器件可以包括互补金属氧化物半导体(CMOS)晶体管以及可选地附加半导体器件(例如电阻器、二极管、电容器等)，并且被统称为CMOS电路75。
可以随后形成多个互连层级结构，其在形成薄膜晶体管阵列之前形成，并且在本文中被称为下部互连层级结构(L0、L1、L2)。在两层级互连层级金属线上方依次形成TFT的二维阵列的情况下，下部互连层结构(L0、L1、L2)可以包括互连层级结构L0、第一互连层级结构L1和第二互连层级结构L2。介电材料层可以包括例如接触层级介电材料层31A、第一金属线层级介电材料层31B和第二线与通孔层级介电材料层32。可以随后在衬底8和器件(例如场效应晶体管)上方形成嵌入介电材料层中的多个金属互连结构。这些金属互连结构可以包括形成在接触层级介电材料层31A中的器件接触通孔结构41V(互连层级结构L0)且接触CMOS电路75的相应组件、形成在第一金属线层级介电材料层31B中的第一金属线结构41L(互连层级结构L1)、形成在第二线与通孔层级介电材料层32的下部中形成的第一金属通孔结构42V、形成在第二线与通孔层级介电材料层32的上部中的第二金属线结构42L(互连层级结构L2)。
每个介电材料层(31A、31B和32)可以包括介电材料，例如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃、有机硅酸盐玻璃、非晶氟化碳、其多孔变体或其组合。每个金属互连结构(41V、41L、42V和42L)可以包括至少一种导电材料，其可以是金属衬垫层(例如金属氮化物或金属碳化物)和金属填充材料的组合。每个金属衬垫层可以包括TiN、TaN、WN、TiC、TaC和WC，并且每个金属填充材料部分可以包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或组合。在设想的发明范围内的其他合适材料也可以被使用。在一实施例中，可以通过双镶嵌工艺将第一金属通孔结构42V和第二金属线结构42L形成为集成的线和通孔结构，并且可以将第二金属通孔结构43V和第三金属线结构43L形成为集成的线和通孔结构。
介电材料层(31A、31B和32)可以相对于随后形成的存储器单元阵列位于较低的层级处。由此，介电材料层(31A、31B和32)在本文中称为下层级介电材料层，即，相对于随后形成的存储器单元阵列位于较下方层级的介电材料层。金属互连结构(41V、41L、42V和42L)在本文中称为下层级金属互连结构。金属互连结构的子集(41V、41L、42V和42L)包括下层级金属线(例如第三金属线结构42L)，这些金属线嵌入下层级介电材料层中，并且其顶面位于包括下层级介电材料层的最上表面的水平面内。一般来说，下层级介电材料层(31A，31B和32)内的金属线层级的总数可以在1至3的范围内。
该示例性结构可以包括多种器件区，其可以包括存储器阵列区50，该存储器阵列区中可以随后形成至少一个非易失性存储器单元阵列。例如，至少一个非易失性存储器单元阵列可以包括电阻式随机存取存储器(RRAM或ReRAM)、磁/磁阻式随机存取存储器(MRAM)、铁电随机存取存储器(FeRAM)和相变存储器(PCM)器件。该示例性结构还可以包括外围逻辑区52，其中可以随后形成非易失性存储器单元的每个阵列与包括场效应晶体管的外围电路之间的电连接。可以采用存储器阵列区50和逻辑区52的区域来形成外围电路的各个元件。
参考图1B，可以将非易失性存储器单元和TFT的阵列95形成在第二互连层级结构L2上方的存储器阵列区50中。下文详细描述TFT的阵列95的结构和处理步骤的细节。可以在非易失性栅极铁电存储器单元的阵列95的形成期间形成第三互连层级介电材料层33。在非易失性存储器单元和TFT的阵列95的层级上形成的所有结构的集合在本文中被称为第三互连层级结构L3。可以将在BEOL处阵列95内形成的器件经由多个互连层级金属互连结构耦接到形成在衬底8上的FEOL器件，或者经由上部互连层级结构耦接到上层中随后形成的器件。
参考图1C，可以在第三互连层级介电材料层33中形成第三互连层级金属互连结构(43V、43L)。第三互连层级金属互连结构(43V、43L)可以包括第二金属通孔结构43V和第三金属线43L。可以随后形成附加互连层级结构，在本文中将其称为上部互连层级结构(L4、L5、L6、L7)。例如，上部互连层级结构(L4、L5、L6、L7)可以包括第四互连层级结构L4、第五互连层级结构L5、第六互连层级结构L6和第七互连层级结构L7。第四互连层级结构L4可以包括第四互连层级介电材料层34，该第四互连层级介电材料层在其中形成有第四互连层级金属互连结构(44V、44L)，该第四互连层级金属互连结构可以包括第三金属通孔结构44V和第四金属线44L。第五互连层级结构L5可以包括第五互连层级介电材料层35，该第五互连层级介电材料层在其中形成有第五互连层级金属互连结构(45V、45L)，该第五互连层级金属互连结构可以包括第四金属通孔结构45V和第五金属线45L。第六互连层级结构L6可以包括第六互连层级介电材料层36，该第六互连层级介电材料层在其中形成有第六互连层级金属互连结构(46V、46L)，该第六互连层级金属互连结构可以包括第五金属通孔结构46V和第六金属线46L。第七互连层级结构L7可以包括第七互连层级介电材料层37，该第七互连层级介电材料层在其中形成有第六金属通孔结构47V(其是第七互连层级金属互连结构)和金属接合焊盘47B。金属接合焊盘47B可以配置成用于焊料接合(其可以采用C4球接合或引线接合)，或者可以配置成用于金属与金属的接合(例如铜与铜接合)。
每个互连层级介电材料层可以称为互连层级介电材料层(ILD)层30(即31A、31B、32、33、34、35、36和37)。每个互连层级金属互连结构可以称为金属互连结构40。位于同一互连层级结构(L2-L7)内的金属通孔结构和上面金属线的每个连续组合可以通过采用两个单镶嵌工艺顺序形成为两个不同的结构，或者可以采用双重镶嵌工艺同时形成为整体结构。每个金属互连结构40(即41V、41L、42V、42L、43V、43L、44V、44L、45V、45L、46V、46L、47V、47B)可以包括相应的金属衬垫(例如一层TiN、TaN或WN的厚度范围在2nm至20nm之间)和相应的金属填充材料(例如W、Cu、Co、Mo、Ru、其他元素金属或其合金或组合)。用作金属衬垫和金属填充材料的其他合适的材料属于可设想的发明公开范围内。可以将多种蚀刻停止介电材料层和介电保护层插入在多个成对垂直相邻的ILD层30之间，或者可以合并到一个或多个ILD层30中。
尽管是采用可将非易失性存储器单元和TFT选择器器件的阵列95形成为第三互连层级结构L3的组件的实施例来描述本发明，但是本文明确地可设想其中可以将非易失性存储器单元和TFT选择器器件的阵列95形成为任何其他互连层级结构(例如L1-L7)的组件。此外，尽管是使用形成八个互连层级结构的集合的实施例来描述本发明，但是本文明确地可设想其中使用不同数量的互连层级结构的实施例。另外，本文明确可设想其中可以在存储器阵列区50中的多个互连层级结构内提供两个或更多个非易失性存储单元和TFT选择器装置的阵列95的实施例。尽管是使用其中可在单个互连层级结构中形成非易失性存储器单元和TFT选择器装置的阵列95的实施例来描述本发明，但是本文明确地可设想其中可以将非易失性存储器单元和TFT器件的阵列95形成在两个垂直相邻的互连层级结构上方的实施例。
图2至图24B示出多种凸出(或凸起的源极/漏极区)TFT以及制造多种凸出TFT的方法。参照图2，连续金属栅极层102L可以沉积在位于集成半导体器件的BEOL中的ILD 100上，例如ILD层(即，ILD 33)。ILD层100可以由例如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃或多孔介电材料的ILD材料形成。用作ILD层100的其他合适材料属于在本发明的可设想范围内。ILD层100可以通过任何沉积工艺来形成，例如化学气相沉积、旋涂、物理气相沉积(PVD)(也称为溅射)、原子层沉积(ALD)等。连续金属栅极层102L可由金属或金属合金，例如钨(W)、铝(Al)、钛(Ti)、钽(Ta)、钛铝(TiAl)、氮化钛(TiN)或氮化钽(TaN)或其多层来形成。用于金属栅极层的其他合适金属材料属于本发明的可设想范围内。连续金属层102L可以通过化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子能级沉积(ALD)或任何其他合适的方法来形成。
参照图3A，连续金属栅极层102L可以进行图案化以形成图案化的栅电极102。在多个实施例中，可以在连续金属栅极层102L上方沉积光刻胶层(未示出)，并通过光刻工艺对其图案化。可以将图案化光刻胶层用作掩模，并且可以采用任何适合的蚀刻剂对下方连续金属栅极层102L进行蚀刻。可以通过在溶剂中溶解或通过灰化来去除光刻胶层。
参照图3B，其中示出形成图案化方法电极的可选示例性方法中的步骤。在该方法中，光刻胶层101沉积在ILD层100的表面上并且通过光刻工艺将其图案化。图3B和图3C的所示的可选实施例中的ILD层100可以比图3A所示的示例性方法中使用的ILD层100更厚。
参照图3C，可以使用光刻胶层101作为掩模来图案化ILD层100，并且可以采用任何合适蚀刻剂来蚀刻下方ILD层100。可以通过在溶剂中溶解或通过灰化来去除光刻胶层。对ILD层100进行蚀刻可以在ILD层100中形成沟槽100A，可以去除光刻胶层101。如上文论述，可以通过溶解在溶剂中或通过灰化来去除光刻胶层101。
参照图4，可以在ILD层100中的沟槽100A中沉积金属。如上所述，可以通过任何合适的方法，例如CVD、PECVD或ALD来沉积金属。在多个实施例中，可以通过如下方式对ILD层100的表面和图案化的栅电极102执行平坦化：例如通过化学机械抛光(CMP)以去除来自沉积工艺中的多余金属。在图3A所示的实施例中，可以将类似于ILD层100材料的附加介电材料沉积在图案化的栅电极102上方和周围。可以对多余的介电材料执行平坦化(例如，CMP)以去除多余的介电材料，并且在介电材料和图案化的栅电极102之间产生共面的顶面，如图4所示。
参照图5，可以在ILD层100和图案化的栅电极102的表面上方沉积连续高k介电层104L。可以在连续高k介电层104L上方沉积连续第一氧化物半导体层106L。在多个实施例中，高k介电材料可以是介电常数高于SiO2(介电常数k＝3.9)的任何材料。示例性的高k介电材料包括HfO2、Al2O3、Ta2O5、ZrO2、TiO2、HfO2、HfZrO4(HZO)、HfSiOx、HfLaOx和任何其他合适的材料。在一些实施例中，可以使用SiO2。此外，连续高k介电层104L可以由多层的上述材料来形成。连续第一氧化物半导体层106L可以由InxGayZnzOw(IGZO)、In2O3、Ga2O3、ZnO、InxSnyOz(ITO)或任何其他合适的氧化物半导体来制成。
在另一实施例中，连续第一氧化物半导体层106L可以包括层压结构。一方面，该层压结构的多个层包括具有不同摩尔百分比的In、Ga和Zn的多个InxGayZnzO层。在一实施例中，0<x≤0.5，0<y≤0.5以及0<z≤0.5。在各种实施例中，层压结构的多个层包括其他氧化物的层，例如但不限于InWO、InZnO、InSnO、GaOx和InOx。
参照图6，可以在图5所示的中间结构的表面上方沉积光刻胶层101。然后，可以在蚀刻下方连续第一氧化物半导体层106L和连续高k介电层104L时，对光刻胶层101进行图案化并将其用作掩模。
参照图7A，可以将图案化光刻胶层(未示出)用作掩模以蚀刻连续高k介电层104L和连续第一氧化物半导体层106L，以便形成图案化的高k介电层104和图案化的第一氧化物半导体层106。在多个实施例中，如图7A所示，图案化的高k介电层104和图案化的第一氧化物半导体层106在长度上可以比图案化的栅电极102更长。然而，在可选实施例中，图案化的高k介电层104和图案化的第一氧化物半导体层106可以在长度上与图案化的栅电极102相同或短于图案化的栅电极102的长度。
参照图7B，示出了其中图案化的高k介电层104、图案化的第一氧化物半导体层106和图案化的栅电极102可以具有相同的长度的实施例。在该方面，可以通过首先顺序地沉积连续金属栅极层102L、连续高k介电层104L和连续第一氧化物半导体层106L来完成该实施例。然后，可以在连续第一氧化物半导体层106L上方沉积光刻胶层(未示出)并将其图案化。可以将图案化光刻胶层用作掩模，并且将下方连续金属栅极层102L、连续高k介电层104L和连续第一氧化物半导体层106L进行图案化以形成全部相同长度的图案化的栅电极102、图案化的高k介电层104和图案化的第一氧化物半导体层106。可以通过湿蚀刻和/或干蚀刻来蚀刻连续金属栅极层102L、连续高k介电层104L和连续第一氧化物半导体层106L。此外，可以在单个蚀刻步骤中或在一系列蚀刻步骤中对连续金属栅极层102L、连续高k介电层104L和连续第一氧化物半导体层106L进行图案化。
参照图8，可以将ILD材料沉积在图7A(或图7B)所示的中间结构上方，使得图案化的栅电极102、图案化的高k介电层104和图案化的第一氧化物半导体层106可以嵌入ILD层100内。
参照图9，可以在ILD层100上方沉积光刻胶层101，并通过光刻工艺对其进行图案化。光刻胶层101可以由正光刻胶材料或负光刻胶材料制成。
参照图10，可以使用图案化光刻胶层101作为掩模来对ILD层100进行图案化。可以通过湿蚀刻或干蚀刻来对ILD层100进行图案化。可以在ILD层100中蚀刻接触通孔110，直到可以暴露图案化的第一氧化物半导体层106的表面部分为止。
参照图11，然后可以在图案化的第一氧化物半导体106的暴露部分上方的接触通孔110中沉积第二氧化物半导体材料，以形成图案化的第二氧化物半导体层112。以这种方式，在有源区(即，源极区/漏极区)中图案化的第一和第二氧化物半导体层106、112的厚度tS/D可以比在沟道区中的厚度tchan厚。在各个实施例中，图案化的第二氧化物半导体层112可以由不同于图案化的第一氧化物半导体层106的材料制成。在此类实施例中，可以在第一氧化物半导体层106和第二氧化物半导体层112之间存在明确的材料界面。例如，第一氧化物半导体层106可以由IGZO材料形成。第二氧化物半导体层112可以由ITO材料形成。有源源极/漏极区可以是缺氧的。氧空位可以充当氧化物半导体中的供体；具有n+掺杂材料的材料在有源源极/漏极区中也许是有利的，但是在沟道区中则是非期望的。
在可选实施例中，图案化的第二氧化物半导体层112可以由与图案化的第一氧化物半导体层106相同的材料制成。在再一些实施例中，图案化的第二氧化物半导体层112可以由与图案化的第一氧化物半导体层106相同的材料制成，但是具有与图案化的第一氧化物半导体层106不同的掺杂浓度。
图11中示出的还有图案化的栅电极102的厚度TMG、高k介电层104的厚度tox、沟道区的长度Lchan和有源(源极/漏极)区的长度LS/D。在各个实施例中，尽管可以形成更长或更短的沟道区，但是沟道区的长度Lchan可以在15-150nm的范围内，例如25-100nm。在多个实施例中，尽管可以形成更长或更短的有源区，但是有源区的长度LS/D可以在15-150nm的范围内，例如25-100nm。在多个实施例中，尽管可以形成更厚或更薄的沟道区，但是在沟道区中图案化的第一氧化物半导体层106的厚度tchan可以在2-8nm的范围内，例如4-6nm。在多个实施例中，有源区中图案化的第一氧化物半导体层106和第二氧化物半导体层112的总厚度tS/D可以在8-16nm的范围内，例如10-14nm，但是可以形成更厚或更薄的有源区(源极/漏极区)。在多个实施例中，高k介电层104的厚度tox可以在2-8nm的范围内，例如4-6nm，但是可以形成更厚或更薄的介电层。在多个实施例中，尽管可以形成更厚或更薄的金属栅极层，但是图案化的栅电极102的厚度tMG可以在2-16nm的范围内，例如4-14nm。在各个实施例中，源极/漏极区的厚度tS/D与沟道区的厚度tchan的比率可以在150:2至15:8的范围内。因此，可以形成呈现半导电特性的较薄沟道，同时可以形成较厚的有源区以在电极接触区域处呈现更好的导电特性。
参考图12A，接触通孔110中的剩余体积可以用导电材料填充以形成至有源区的接触件114。导电材料可以是Al、Cu、W、Ti、Ta、TiN、TaN、TiAl或其组合。其他合适的导电材料属于本发明的可设想范围内。以此方式，可以完成晶体管300。在该实施例中，晶体管300是背栅晶体管，即，图案化的栅电极102位于沟道区106R的下方。图12A中示出的实施例可以是可容易伸缩的。另外，图12A中示出的实施例可以通过PVD工艺沉积第二氧化物半导体层112来形成，该PVD工艺相对于诸如ALD的其他沉积工艺而言是低成本的沉积工艺。然而，为了获得期望厚度的沉积的第二氧化物半导体层112，经常会过量填充第二氧化物半导体层112，然后可以执行回蚀刻工艺。由于没有蚀刻停止层，因此必须精确控制回蚀刻工艺。
图12B示出具有图案化的第二氧化物半导体层112和接触件114的可选构造的可选实施例。在该实施例中，图案化的第二氧化物半导体层112可以共行地沉积在ILD层100中的接触通孔110中。例如，可以使用ALD工艺来将第二氧化物半导体层112共形地沉积在ILD层100中的接触通孔110的侧壁和底部上。ALD工艺可以是灵活的，以允许沉积多种IGZO组合物。例如，在ALD工艺中，可以通过循环铟、镓和锌来形成InGaZNo。对于富含铟的组合物，可以在ALD工艺期间执行附加的铟循环。接下来，可以如先前实施例中那样，用导电材料填充接触通孔110以形成接触件114。图12B所示的可选实施例可以在金属接触件114与源极/漏极区之间提供更大的表面积界面。因此，可以提供更低的接触电阻。然而，此类实施例可能不像其他实施例那样可伸缩。由于第二氧化物半导体层112可以共形地沉积在接触通孔的两个侧壁上，因此随着接触通孔的横截面积减小，可用于金属接触件114材料的面积也减小。
参照图13，其示出可选方法中的步骤。从图5所示的中间结构开始，可以在连续第一氧化物半导体层106L和连续高k介电层104L之上形成连续第二氧化物半导体层112L。在一些实施例中，可以在一个ALD工艺中形成连续的第一氧化物半导体层106L和连续的第二氧化物半导体层112L。如上所述，ALD工艺可以是灵活的，以允许沉积多种IGZO组合物。通过在ALD工艺中改变材料的循环，可以实现连续第一氧化物半导体层106L和连续第二氧化物半导体层112L的不同组成。接下来，如图6和图7A所示，可以在连续第二氧化物半导体层112L的表面上方沉积光刻胶层101并对其进行图案化。然后，类似于图7A所示的步骤，可以将连续第二氧化物半导体层112L、连续第一氧化物半导体层106L和连续高k介电层104L图案化以形成图案化的第二氧化物半导体层112、图案化的第一氧化物半导体层106和图案化的高k介电层104。
参照图14，类似于图8所示的步骤，可以将ILD材料沉积在图13所示的中间结构上。因此，以这种方式，可以将图案化的第二氧化物半导体层112、图案化的第一氧化物半导体层106和图案化的高k介电层104嵌入在ILD层100内。
参照图15，可以在ILD层100上方沉积光刻胶层101，并通过光刻工艺对其进行图案化。然后，可以蚀刻ILD层100以暴露在沟道区中的图案化的第二氧化物半导体层112的表面部分。该蚀刻步骤可以通过湿蚀刻或干蚀刻来执行。
参照图16，可以执行后续各向异性蚀刻工艺以选择性地去除图案化的第二氧化物半导体层112的暴露部分115。例如，后续蚀刻工艺使用干蚀刻或湿蚀刻工艺。以这种方式，可以将沟道区106R制造成比有源区薄。在一些实施例中，可以在去除图案化的第二氧化物半导体层112的后续蚀刻工艺之前去除光刻胶层101。在其他实施例中，可以在去除图案化的第二氧化物半导体层112的后续蚀刻工艺之后去除光刻胶层101。可以例如通过灰化或溶解光刻胶层101来去除光刻胶层101。
参照图17，可以将ILD材料沉积在图16所示的中间结构上，以填充沟道区106R中的暴露部分115。然后，可以在ILD层100上方沉积光刻胶层(未示出)并且对其进行图案化以暴露ILD层100的有源区上方的部分。可以蚀刻有源区上方的ILD层100部分以形成至有源区中图案化的第二氧化物半导体层112的顶面的接触通孔110。
参考图18A，接触通孔110可以填充以导电材料以形成到有源区的接触件114。导电材料可以是Al、Cu、W、Ti、Ta、TiN、TaN、TiAl或其组合。其他合适的导电材料属于本发明的可设想范围内。以此方式，可以完成晶体管500。
图18B示出可选的实施例，其中可以去除有源区上方的图案化的第一氧化物半导体层106的一部分。例如，从图5所示的中间结构开始，可以使用图案化光刻胶层(未示出)用作掩模以蚀刻连续高k介电层104L和连续第一氧化物半导体层106L，从而形成图案化的高k介电层104和图案化的第一氧化物半导体层106。另外，可以使用图案化光刻胶层(未示出)来掩蔽沟道区106中的半导体层106的部分，从而可以去除最终有源区中的第一氧化物半导体层106的部分。可以将第一氧化物半导体层106中已去除的部分替换为图案化的第二氧化物半导体层112。因此，图案化的第一氧化物半导体层106与第二氧化物半导体层112之间的材料界面可以比简单的直线界面更复杂。即，如下文参照图18B和图18D更详细讨论的，图案化的第一氧化物半导体层106和第二氧化物半导体层112之间的界面可以包括多个表面以形成阶梯形状。如图18B和图18D所示，图案化的第一氧化物半导体层106和第二氧化物半导体层112之间的界面可以包括垂直表面和水平表面。在图18B所示的实施例中，图案化的第一氧化物半导体层106可以覆盖图案化的第二氧化物半导体层112的每个源极区和漏极区的完整宽度。
图18C示出可选的实施例，其中可以去除有源区上方的所有图案化的第一氧化物半导体层106，并且用图案化的第二氧化物半导体层112替换。
图18D示出又一可选的实施例，其中可以将覆盖有源区的图案化的第一氧化物半导体层106部分替换为图案化的第二氧化物半导体层112，并且可以在第一图案化的氧化物半导体层106的部分上方形成图案化的第二氧化物半导体层112的部分。如上文有关图18B所示的实施例所论述的，图案化的第一氧化物半导体层106和第二氧化物半导体层112之间的界面可以包括多个表面以形成阶梯形状。图案化的第一氧化物半导体层106和第二氧化物半导体层112之间的界面可以包括垂直表面和水平表面。与图18B所示的实施例相反，在图18D所示的实施例中，图案化的第一氧化物半导体层106可以铺垫每个图案化的第二氧化物半导体层112部分的宽度部分。图18A至图18D所示的可选实施例改变图案化的第一氧化物半导体层106与第二氧化物半导体层112之间的界面构造。通过改变第二氧化物半导体层112中的源极/漏极层侵入沟道区106R的量，可以修改源极/漏极接触件的电阻。通过将第二氧化物半导体层112延伸到沟道区106R中，可以降低源极/漏极区电阻。然而，这种复杂的界面在制造过程中可能需要更强的工艺控制。
参照图19，其中示出根据另一实施例的制造顶栅或前栅薄膜晶体管的方法。在第一步骤中，可以在ILD层100上方沉积连续第一氧化物半导体层106L。接下来，可以在连续第一氧化物半导体层106L上方沉积连续第二氧化物半导体层112L。
参照图20，可以对连续第二氧化物半导体层112L和连续第一氧化物半导体层106L进行图案化。可以通过以光刻胶层(未示出)覆盖连续第二氧化物半导体层112L并对光刻胶执行图案化来实现图案化。可以使用图案化光刻胶作为掩模以对连续第二氧化物半导体层112L和连续第一氧化物半导体层106L进行图案化，以形成图案化的第二氧化物半导体层112和图案化的第一氧化物半导体层106。接下来，可以将附加ILD材料100沉积在图案化的第二氧化物半导体层112和图案化的第一氧化物半导体层106上，使得图案化的第二氧化物半导体层112和图案化的第一氧化物半导体层106可以被嵌入ILD层100内。
参照图21，可以在沟道区中蚀刻ILD层100和图案化的第二氧化物半导体层112，以在ILD层100和图案化的第二氧化物半导体层112中形成沟槽。可以通过首先沉积光刻胶层(未示出)然后对光刻胶层进行图案化来实现蚀刻。ILD层100和图案化的第二氧化物半导体层112可以在相同的步骤中使用相同的蚀刻剂进行蚀刻或在依次的蚀刻步骤中进行蚀刻。可以对ILD层100和图案化的第二氧化物半导体层112进行湿蚀刻或干蚀刻。
参照图22，可以将高k介电层104共形地沉积在ILD层100和图案化的第二氧化物半导体层112中的沟槽的侧壁和底部上。接下来，可以使用栅电极材料填充沟槽的剩余体积，以在沟道区上方形成图案化的栅电极102。
参照图23，可以对图21所示的中间结构的表面进行平坦化以去除任何多余的高k介电材料104和/或任何多余的栅电极102材料。可以通过化学机械抛光来实现平坦化。在平坦化之后，ILD 100、图案化的第二氧化物半导体层112、高k介电材料104和栅电极102的顶面可以是共平面的。
参照图24A，可以将附加ILD材料沉积在图23所示的中间结构上。接下来，可以在ILD层100中形成接触通孔(未示出)。在多个实施例中，形成接触通孔，该接触通孔暴露有源区中的图案化的第二氧化物半导体层112的顶面，并且暴露沟道区中的图案化的栅电极102的顶面。以此方式，可以完成晶体管600。在此实施例中，晶体管600是顶栅晶体管。
图24B示出根据可选实施例的晶体管650。在此实施例中，晶体管650仅包括图案化的第一氧化物半导体层106。参照图19，可以在ILD层100上方沉积其厚度大约等于先前实施例的连续第一氧化物半导体层106L和连续第二氧化物半导体层112L的组合厚度的单个连续第一氧化物半导体层106L，而不是沉积连续第一氧化物半导体层106L和连续第二氧化物半导体层112L。如上文图20-图24A所示，继续处理，产生晶体管650。由于图24B所示的实施例包括单个连续第一氧化物半导体层106L，因此可以简化形成晶体管650的处理步骤。
图25是示出制造晶体管300、400、500的示例性方法700的流程图。参照步骤702，方法700包括在衬底或互连层级介电层100上方沉积至少一个氧化物半导体层106、112。参照步骤704，方法700包括蚀刻至少一个氧化物半导体层106、112的中心部分以形成沟道区106R和沟道区106R的任意一侧的源极/漏极区，其中沟道区106R的总厚度比源极/漏极区的总厚度薄。
图26是示出制造晶体管300、400、500的示例性方法800的流程图。参照步骤802，方法800包括在衬底或互连层级介电层100上方沉积第一氧化物半导体层106。参照步骤804，方法800包括在第一氧化物半导体层106上方沉积光刻胶层101并对其进行图案化，以暴露氧化物半导体层106的外围部分。参照步骤806，方法800包括在第一氧化物半导体层106的暴露外围部分上方沉积第二氧化物半导体层112以形成源极/漏极区，其中沟道区106R位于源极/漏极区之间。
一般来说，本发明的结构和方法可用于形成薄膜晶体管(TFT)，这对于BEOL集成而言可能是吸引人的，因为它们可以在低温下进行处理并且可以向BEOL添加功能，同时释放FEOL中的面积。通过将外围器件(例如功率栅极或I/O器件)从FEOL移到BEOL的更高金属层级，在BEOL中TFT的使用可以用作3nm技术节点或以外的缩放路径。对于给定的器件，将TFT从FEOL移到BEOL可以促成大约5-10％的面积缩小。
实施例涉及晶体管300、400、500，其包括图案化的栅电极102；位于图案化的栅电极102上方的介电层104；图案化的第一氧化物半导体层106，其包括沟道区106R；图案化的第二氧化物半导体层112，其包括位于沟道区106R的任意一侧上的源极/漏极区，其中源极/漏极区的厚度tS/D大于沟道区106R的厚度tchan。
在一实施例中，图案化的第二氧化物半导体层112的材料不同于图案化的第一氧化物半导体层106的材料。在另一实施例中，源极/漏极区可以由第一氧化物半导体层106和第二氧化物半导体层112制成。在本发明的一些实施例中，图案化的第二氧化物半导体层112接触介电层104。本发明的实施例包括可以由SiO2、Al2O3、HfO2、HZO、HfSiOx、HfLaOx中的一层或其多层形成的介电层104。本发明的实施例包括图案化的第一氧化物半导体层106，其可以由InxGayZnzOw、In2O3、Ga2O3、ZnO或InxSnyOz中的一种形成。
另一实施例涉及晶体管600，该晶体管包括图案化的第一氧化物半导体层106，其包括沟道区106R；位于图案化的第一氧化物半导体层106上的介电层104；位于介电层104上方的图案化的栅电极102；图案化的第二氧化物半导体层112，其包括位于沟道区106R的任意一侧上的源极/漏极区，其中源极/漏极区的厚度tS/D大于沟道区106R的厚度tchan。本发明的实施例包括晶体管，其中图案化的第二氧化物半导体层112的材料不同于图案化的第一氧化物半导体层106的材料。本发明的又一些实施例包括由第一氧化物半导体层106和第二氧化物半导体层112制成的源极/漏极区。在本发明的一些实施例中，图案化的第二氧化物半导体层112接触介电层104。本发明的实施例包括可以由SiO2、Al2O3、HfO2、HZO、HfSiOx、HfLaOx中的一层或其多层形成的介电层104。本发明的实施例包括图案化的第一氧化物半导体层，其可以由InxGayZnzOw、In2O3、Ga2O3、ZnO或InxSnyOz中的一种形成。在本发明的多个实施例中，源极/漏极区与沟道区106R的厚度比率在150:2至15:8的范围内。
另一实施例涉及制造晶体管300、400、500、600的方法，该方法包括在互连层级介电层100上方沉积第一氧化物半导体层106的操作。该示例性方法还包括在第一氧化物半导体层106中形成沟道区106R的操作。示例性方法还包括在沟道区106R的任意一侧上形成源极/漏极区的操作，其中源极/漏极区的厚度tS/D大于沟道区106R的厚度tchan。
在一实施例中，该方法可以进一步包括在源极/漏极区中沉积第二氧化物半导体层的操作，其中第二氧化物半导体层112是与第一氧化物半导体层106不同的材料。在一示例性方法中，第二氧化物半导体层112沉积在第一氧化物半导体层106上方，其中源极/漏极区包括第一氧化物半导体层106和第二氧化物半导体层112。在另一实施例中，该方法还可以包括如下操作：沉积金属栅极层102；并沉积介电层104，其中介电层104包括SiO2、Al2O3、HfO2、HZO、HfSiOx、HfLaOx中的一层或其多层，以及其中第一氧化物半导体层106包括InxGayZnzOw、In2O3、Ga2O3ZnO或InxSnyOz中的一种。在一示例性方法中，将金属栅极层102沉积在第一氧化物半导体层106和介电层104下。在另一示例性方法中，将金属栅极层102沉积在第一氧化物半导体层106和介电层104上。在一示例性方法中，源极/漏极区与沟道区106R的厚度比率在150:2至15:8的范围内。
本申请的一些实施例提供了一种晶体管，包括：图案化的栅电极；介电层，位于所述图案化的栅电极上方；图案化的第一氧化物半导体层，包括沟道区；以及图案化的第二氧化物半导体层，包括位于所述沟道区的任意一侧上的源极/漏极区，其中，所述源极/漏极区的厚度大于所述沟道区的厚度。在一些实施例中，所述源极区/漏极区还包括：所述图案化的第一氧化物半导体层，其中，所述图案化的第二氧化物半导体层的材料不同于所述图案化的第一氧化物半导体层的材料。在一些实施例中，所述图案化的第二氧化物半导体层的材料不同于所述图案化的第一氧化物半导体层的材料。在一些实施例中，所述图案化的第二氧化物半导体层接触所述介电层。在一些实施例中，所述介电层包括SiO2、Al2O3、HfO2、HZO、HfSiOx、HfLaOx中的一层或其多层。在一些实施例中，所述图案化的第一氧化物半导体层包括InxGayZnzOw、In2O3、Ga2O3、ZnO或InxSnyOz中的一种。在一些实施例中，位于所述图案化的第一氧化物半导体层和所述图案化的第二氧化物半导体层之间的界面包括垂直表面和水平表面。在一些实施例中，所述图案化的第一氧化物半导体层位于所述图案化的第二氧化物半导体层的每个源极区和漏极区的整个宽度下面。
本申请的另一些实施例提供了一种晶体管，包括：图案化的第一氧化物半导体层，包括沟道区；介电层，位于所述图案化的第一氧化物半导体层上方；图案化的栅电极，位于所述介电层上方；以及图案化的第二氧化物半导体层，包括位于所述沟道区的任意一侧上的源极/漏极区，其中，所述源极/漏极区的厚度大于所述沟道区的厚度。在一些实施例中，所述源极区/漏极区还包括：所述图案化的第一氧化物半导体层，其中，所述图案化的第二氧化物半导体层的材料不同于所述图案化的第一氧化物半导体层的材料，以及其中，所述图案化的第二氧化物半导体层形成在所述图案化的第一氧化物半导体层上方。在一些实施例中，所述图案化的第二氧化物半导体层的材料不同于所述图案化的第一氧化物半导体层的材料。在一些实施例中，所述介电层包括SiO2、Al2O3、HfO2、HZO、HfSiOx、HfLaOx中的一层或其多层。
本申请的又一些实施例提供了一种制造晶体管的方法，包括：在互连层级介电层上方沉积第一氧化物半导体层；在所述第一氧化物半导体层中形成沟道区；在所述沟道区的任意一侧上形成源极/漏极区，其中，所述源极/漏极区的厚度大于所述沟道区的厚度。在一些实施例中，该方法还包括：在所述源极/漏极区中沉积第二氧化物半导体层，其中，所述第二氧化物半导体层是与所述第一氧化物半导体层不同的材料。在一些实施例中，将所述第二氧化物半导体层沉积在所述第一氧化物半导体层上方，其中，所述源极/漏极区包括所述第一氧化物半导体层和所述第二氧化物半导体层。在一些实施例中，该方法还包括：沉积金属栅极层；沉积介电层，其中，所述介电层包括SiO2、Al2O3、HfO2、HZO、HfSiOx、HfLaOx,中的一层或其多层，以及其中，所述第一氧化物半导体层包括InxGayZnzOw、In2O3、Ga2O3、ZnO、或InxSnyOz中的一种。在一些实施例中，将所述金属栅极层沉积在所述第一氧化物半导体层和所述介电层下方。在一些实施例中，将所述金属栅极层沉积在所述第一氧化物半导体层和所述介电层上方。在一些实施例中，该方法还包括在将所述第二氧化物半导体层沉积在所述源极/漏极区中之前，去除所述源极/漏极区中的所述第一氧化物半导体层的一部分。在一些实施例中，该方法还包括在将所述第二氧化物半导体层沉积在所述源极/漏极区中之前，去除所述源极/漏极区中的所述第一氧化物半导体层的全部。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种晶体管，包括：
图案化的栅电极；
介电层，位于所述图案化的栅电极上方；
图案化的第一氧化物半导体层，包括沟道区；以及
图案化的第二氧化物半导体层，包括位于所述沟道区的任意一侧上的源极/漏极区，其中，所述源极/漏极区的厚度大于所述沟道区的厚度。
2.根据权利要求1所述的晶体管，其中，所述源极区/漏极区还包括：
所述图案化的第一氧化物半导体层，其中，所述图案化的第二氧化物半导体层的材料不同于所述图案化的第一氧化物半导体层的材料。
3.根据权利要求1所述的晶体管，其中，所述图案化的第二氧化物半导体层的材料不同于所述图案化的第一氧化物半导体层的材料。
4.根据权利要求3所述的晶体管，其中，所述图案化的第二氧化物半导体层接触所述介电层。
5.根据权利要求1所述的晶体管，其中，所述介电层包括SiO2、Al2O3、HfO2、HZO、HfSiOx、HfLaOx中的一层或其多层。
6.根据权利要求1所述的晶体管，其中，所述图案化的第一氧化物半导体层包括InxGayZnzOw、In2O3、Ga2O3、ZnO或InxSnyOz中的一种。
7.根据权利要求1所述的晶体管，其中，位于所述图案化的第一氧化物半导体层和所述图案化的第二氧化物半导体层之间的界面包括垂直表面和水平表面。
8.根据权利要求7所述的晶体管，其中，所述图案化的第一氧化物半导体层位于所述图案化的第二氧化物半导体层的每个源极区和漏极区的整个宽度下面。
9.一种晶体管，包括：
图案化的第一氧化物半导体层，包括沟道区；
介电层，位于所述图案化的第一氧化物半导体层上方；
图案化的栅电极，位于所述介电层上方；以及
图案化的第二氧化物半导体层，包括位于所述沟道区的任意一侧上的源极/漏极区，其中，所述源极/漏极区的厚度大于所述沟道区的厚度。
10.一种制造晶体管的方法，包括：
在互连层级介电层上方沉积第一氧化物半导体层；
在所述第一氧化物半导体层中形成沟道区；
在所述沟道区的任意一侧上形成源极/漏极区，其中，所述源极/漏极区的厚度大于所述沟道区的厚度。
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