JP2008085053A - 表示装置の製造方法および表示装置 - Google Patents

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敏彦 糸賀
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Takashi Noda
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Abstract

【課題】ＳＥＬＡＸ−ＴＦＴの特性向上とＥＬＡ結晶化のスループットの向上を実現する。
【解決手段】同一基板１０１上に擬似単結晶半導体１１３を用いた薄膜トランジスタと粒状の多結晶半導体１１２を用いた薄膜トランジスタの形成における結晶化前の非晶質半導体膜の膜厚を、擬似単結晶半導体部分２０５＞多結晶半導体部分２０６とした。
【選択図】図１１

Description

本発明は、薄膜トランジスタの製造方法とこの製造方法で製造した薄膜トランジスタを用いた回路を有する表示装置およびその製造方法に関する。
フラットパネル型表示装置（ＦＰＤ）の表示パネルとして、該表示パネルを構成する基板上に画素部と共に駆動回路を含む周辺回路を作り込むシステムインパネルが実用化段階にある。このシステムインパネルを実現するとき、画素回路部等の比較的高速動作を要しない低性能薄膜トランジスタ（ＴＦＴ）の回路部には多結晶シリコン（Ｓｉ）層（所謂、ポリシリコン層、ｐ−Ｓｉ層、ＥＬＡシリコン層などと称する）を用い、信号線駆動回路等の比較的高速動作を要する高性能ＴＦＴ回路部には帯状シリコン結晶（擬似単結晶、横方向（ラテラル）成長シリコン結晶層、ＳＥＬＡＸ（Selectively Enlarging Laser X'ｔallization）シリコン層などとも称する）を用いることが望ましい。
なお、ＥＬＡシリコン層は、非晶質シリコン層（アモルファスシリコン層、ａ−Ｓｉ層）にエキシマレーザを照射してアニールし、粒状の多結晶シリコン層としたもので、以下この粒状の多結晶シリコン層を上記のＥＬＡシリコン層（ＥＬＡ―Ｓｉ）とも称する。また、ＳＥＬＡＸシリコン層は、非晶質シリコン層あるいはＥＬＡシリコン層に連続発振レーザを走査しながら照射することで、該走査方向（横方向）に沿って成長した帯状の結晶（擬似単結晶）で形成されたシリコン層に改質したもので、以下これを上記のＳＥＬＡＸシリコン層(ＳＥＬＡＸ―Ｓｉ)とも称する。
帯状シリコン結晶の形成に関する従来技術を開示したものとしては特許文献１、特許文献２を挙げることができる。また、薄膜トランジスタのオフ電流の観点から活性層を構成するシリコンの膜厚に着目したものとして、特許文献３がある。
特開２００２−２２２９５９号公報 特開２００３−１２４１３６号公報 特開平０９−１１６０６７号公報
ＳＥＬＡＸシリコン層を使った薄膜トランジスタ（ＳＥＬＡＸ−ＴＦＴ）はシリコンの膜厚を厚くすることで、結晶粒の幅が広がり、ＴＦＴの特性を向上させることができる。また、結晶化に必要なエネルギは活性層を構成するシリコンの膜厚を厚くしても微増で済む。
これに対して、ＥＬＡシリコン層を使った薄膜トランジスタ（ＥＬＡ−ＴＦＴ）で必要な特性が得られる結晶粒は、シリコン膜厚が厚くなるのに伴って結晶化時に大きなエネルギフルエンスが必要となる。このため、シリコン膜厚を厚くすると、現状エネルギ密度を増やすためには、ビーム幅を狭くする必要があり、スループットが低下する。特に、ＳＥＬＡＸ―ＴＦＴとＥＬＡ―ＴＦＴを混載させたパネルを作製するとき、ＳＥＬＡＸ―ＴＦＴの特性を向上させるためにシリコン膜厚を厚くしたいが、ＥＬＡ結晶化時のスループットが低下するのでシリコン膜厚を厚くすることができない。また、膜厚５０ｎｍ程度のアモルファスシリコン又はポリシリコンに連続発振レーザを照射して、擬似的に単結晶化させるとき、シリコン膜の凝集が発生する場合がある。シリコン層の膜厚を厚くすることでレーザ照射によるシリコン膜の凝集を抑制できる。しかし、他方では、エキシマレーザアニール（ＥＬＡ）による結晶化が困難となる。
本発明の目的は、ＳＥＬＡＸ−ＴＦＴの特性向上とＥＬＡ結晶化のスループットの向上を実現する薄膜トランジスタの製造方法とこの製造方法で製造した薄膜トランジスタを用いた表示装置およびその製造方法を提供することにある。
上記目的を達成するため、本発明の表示装置の製造方法は、同一基板上に擬似単結晶半導体を用いた薄膜トランジスタと粒状の多結晶半導体を用いた薄膜トランジスタの形成における結晶化前の非晶質半導体膜の膜厚を、擬似単結晶半導体部分＞多結晶半導体部分としたことを特徴とする。
また、本発明の表示装置の製造方法は、前記擬似単結晶半導体部分と前記多結晶半導体部分とを同層に形成すること、あるいは前記擬似単結晶半導体部分と前記多結晶半導体部分とを異なる層に形成することを含む。
また、本発明の表示装置の製造方法は、前記擬似単結晶半導体部分の結晶化前の非晶質半導体膜の層厚を５０乃至４００ｎｍ、前記多結晶半導体部分の結晶化前の非晶質半導体膜の層厚を３０乃至７０ｎｍとすることを含む。
そして、本発明の表示装置は、同一基板上に擬似単結晶半導体を用いた薄膜トランジスタと粒状の多結晶半導体を用いた薄膜トランジスタとを有し、前記擬似単結晶半導体を用いた薄膜トランジスタの該半導体層の平均膜厚が、前記多結晶半導体を用いた薄膜トランジスタの該半導体層の平均膜厚より厚いことを特徴とする。
また、本発明の表示装置は、前記擬似単結晶半導体と前記多結晶半導体とが同層であること、あるいは前記擬似単結晶半導体と前記多結晶半導体とが異なる層であることを含む。
また、本発明の表示装置は、一方の薄膜トランジスタのゲート電極が、他方の薄膜トランジスタの半導体層と同じ層に形成された半導体膜で構成されていることを含む。
また、本発明の表示装置は、前記擬似単結晶半導体の平均膜厚を５０〜４００ｎｍ、前記多結晶半導体の平均膜厚を３０〜７０ｎｍとすることができる。
ＳＥＬＡＸ―ＴＦＴ領域とＥＬＡ―ＴＦＴ領域の結晶化前の非晶質半導体の膜厚を変えることにより、ＳＥＬＡＸ―ＴＦＴの特性向上及びＥＬＡ結晶化のスループット向上が実現する。そして、ＳＥＬＡＸ―ＴＦＴの特性向上により、さらに高機能な回路を基板上に搭載できる。
用途に応じた異なる膜厚の半導体膜、例えばシリコンを複数作製することができる。例えば、第１層目のシリコンは３０〜５０ｎｍ程度と薄く作製し、画素回路の薄膜トランジスタに適用することでホトコンダクティビティを抑制する。また、第２層目のシリコンは５０〜４００ｎｍ程度と厚く作製し、駆動回路を含む周辺回路の薄膜トランジスタに適用することで低電圧駆動が可能となる。
また、シリコンの厚膜化により結晶粒が大きくなり、特性が向上する（例えば、擬似単結晶（ＳＥＬＡＸ）のシリコン膜厚を５０ｎｍから１５０ｎｍにすると、移動度はｎＭＯＳで約２５％増、ｐＭＯＳで約６０％増となる）。また、凝集の発生を抑制できる。異層にした場合は１層目シリコンと２層目シリコンの各々に適したゲート絶縁膜の膜厚が設定可能であり、薄膜トランジスタの性能向上を実現できる。
擬似単結晶（ＳＥＬＡＸ）シリコンＴＦＴのゲート絶縁膜を薄膜化することが出来るので、ばらつき低減及び特性向上による低電圧駆動が可能となる（例えば、ゲート絶縁膜を１００ｎｍから８５ｎｍにすると、Ｖｔｈ分布幅は約３０％減、電流は約２５％増となる）。
以下、本発明の最良の実施形態を実施例の図面を参照して詳細に説明する。
図1は、本発明の実施例１を説明するトップゲート型ＴＦＴの断面図である。ｎチャネル型ＴＦＴの場合、ガラス基板１０１上のポリシリコン層にソース・ドレイン領域１０２以外に電界緩和のためＬＤＤ領域１０３を設ける。Ｐチャネル型ＴＦＴの場合、通常、このＬＤＤ領域１０３は形成しない。この上にゲート絶縁膜層１０５、ゲートメタル層１０６を形成する。
図２（ａ）はＥＬＡ装置により結晶化された結晶粒（以下、ＥＬＡ結晶）の走査型電子顕微鏡像であり、ＥＬＡでの結晶化はパルスレーザで結晶化するので、結晶成長時間がく、粒状の結晶粒ができ、粒径は０．３〜１μｍ程度である。一方、国２（ｂ）はＳＥＬＡＸ装置により結晶化された結晶粒（以下、ＳＥＬＡＸ結晶）の走査型電子顕微鏡像であり、ＳＥＬＡＸ結晶化は連続発振レーザを使い結晶成長を連続かつ方向制御するため、粒界が一方向（横方向）に向いているのが特徴である。
図３は、ＳＥＬＡＸ装置により結晶化された結晶粒形状とレーザエネルギを説明する図である。ＳＥＬＡＸ装置により結晶化された結晶粒形状はレーザのエネルギにより変化する。レーザのエネルギが不足すると図３（ａ）に示すように結晶成長が断続的に止まり、魚の鱗のような結晶粒ができる。また、エネルギが足りていると図３（ｂ）に示すようなＳＥＬＡＸ結晶が得られる。図３（ｃ）にはシリコン層の膜厚とＳＥＬＡＸ結晶を得るのに必要なエネルギを示す。ＳＥＬＡＸ結晶を得るのに必要なエネルギはシリコン層の膜厚が増加してもほぼ変わらないか、微増で済む。
図４は、ＳＥＬＡＸ結晶の様子を説明する図である。図４（ａ）に示すＳＥＬＡＸ結晶の結晶粒幅２０２はシリコン層の膜厚に依存している。例として、シリコン層の膜厚を厚くしたときの様子を図４（ｂ）に示す。図４（ａ）、（b）に示すように、シリコン層の膜厚を厚くすることで結晶粒幅が広がる。実際の実験結果としてシリコン層膜厚５０、１００、１５０ｎｍのときの結晶粒幅の変化を図４（ｃ）に示す。実験結果からも結晶粒幅はＳｉ膜厚を厚くすると広くなることがわかる。
図５は、ＳＥＬＡＸ結晶のキャリア移動度を説明する図である。図１に示すｎチャネル型とpチャネル型のシングルドレインで、チャネル幅Ｗ／チャネル長Ｌ＝４μｍ／４μｍのＴＦＴを試作した。図５（ａ）に示すように粒界２０１に対し平行にソース２０３、ドレイン２０４を配置したときのＴＦＴ特性を図５（ｂ）に示す。縦軸は平均移動度ＶＡ（ｃｍ2/ＶＳ）、横軸は膜厚Ｔ（ｎｍ）である。ｎチャネル型、ｐチャネル型共にＳｉ膜厚が５０，１００，１５０ｎｍと厚くなるのに伴い、移動度が向上していくことがわかる。
ＳＥＬＡＸ―ＴＦＴ部分のポリシリコン膜の厚さを厚くすることで、粒界によるキャリアの散乱が低減されＴＦＴ特性が向上し、より高機能な回路を作ることが可能になる。一方、図５（ｃ）に示すように粒界２０１に対し垂直にソース２０３、ドレイン２０４を配置したときのＴＦＴ特性を図５（ｄ）に示す。こちらも膜厚の厚膜化にともない、ＴＦＴの特性が向上する。
図６は、ＥＬＡ結晶化でポリシリコン層の膜厚と粒径が０．３〜１μｍのポリシリコン層を得るのに必要なエネルギを説明する図である。縦軸はエネルギフルエンスＦＬ（ｍＪ/ｃｍ2）、横軸は膜厚Ｔ（ｎｍ）である。ポリシリコン層の膜厚の増加に伴い、必要なエネルギも増加する。このため、ＳＥＬＡＸ結晶化とは異なりスループットの悪化が懸念される。
図７は、ＳＥＬＡＸ―ＴＦＴ領域とＥＬＡ―ＴＦＴ領域でポリシリコン層の膜厚が異なる薄膜トランジスタの製造方法を示す説明図であり、上側に平面図を、下側に断面図を示す。まず、ガラス基板１０１上にガラスからのＮａ等の不純物の湧き上がりを防御する為にシリコンナイトライド（ＳｉＮ）膜１０７およびシリコン酸化膜（ＳｉＯ）１０８を形成する（図７（ａ））。
ＳＥＬＡＸ―ＴＦＴの領域で必要となる膜厚とＥＬＡ―ＴＦＴの領域で必要な膜厚の差分の膜厚のアモルファスシリコン層１０９を基板全面にＣＶＤ装置により成膜する（図７（ｂ））。
ＳＥＬＡＸ―ＴＦＴの領域のみのアモルファスシリコンを残すため、レジスト塗布後、ＳＥＬＡＸ―ＴＦＴの領域のみレジストを残しＥＬＡ―ＴＦＴ部分はアモルファスシリコンをエッチングにより全て除去し、ＳＥＬＡＸ―ＴＦＴ領域のみアモルファスシリコン層１１０を残す（図７（ｃ））。
ＥＬＡ―ＴＦＴ領域に必要となる膜厚のアモルファスシリコン層１１１を基板全面にＣＶＤ装置により成膜する。（図７（ｄ））。
ＥＬＡ装置により基板全面を結晶化させ、ＥＬＡポリシリコン層１１２を形成する（図７（ｅ））。このときＥＬＡ―ＴＦＴ部分の膜厚にフルエンスを合わせて結晶化させるため、ＳＥＬＡＸ―ＴＦＴ部分は徴結晶となっている。次に、ＳＥＬＡＸ―ＴＦＴ部分をＳＥＬＡＸ装置により結晶化させ、ＳＥＬＡＸポリシリコン層１１３を形成する（図７（ｆ））。
図８Ａと図８Ｂは、シリコン層の結晶化を行ったトップゲートｎチャネル型（Ｎ−ＭＯＳ）およびｐチャネル型（Ｐ−ＭＯＳ）ＴＦＴの製造プロセスフローを説明する断面図である。図８Ａと図８Ｂでは、左側列にＮ−ＭＯＳを、右側列にＰ−ＭＯＳを示す。まず、図７（ｆ）に示したポリシリコン層１１３をホトエッチングにより島状のポリシリコン層１１４に加工する（図８Ａ（ａ））。上記ポリシリコン層１１４上にゲート絶縁膜１０５を成膜する（図８Ａ（ｂ））。
自己整合ＬＤＤ層形成プロセスとして、ゲート電極１０６成膜後、Ｎ−ＭＯＳのみ、ゲート電極１０６をレジスト１１５を残したまま１μｍ程度サイドエッチングする。この状態で高濃度ｎ型不純物Ｎのインプラを実施することで、ポリシリコン層にソース・ドレイン層１０２を形成する。一方、Ｐ−ＭＯＳの方はレジスト１１５が塗布されているため、ポリシリコン層にイオンは打ち込まれない（図８Ａ（ｃ））。
レジスト除去後、サイドエッチング処理されたゲート電極１０６を介して低濃度ｎ型不純物ＮＭのインプラをすることにより、ソース・ドレイン領域１０２よりも低濃度のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域１０３が形成される。一方、Ｐ−ＭＯＳの方はゲート電極１０６で覆われているため、ポリシリコン層にイオンは打ち込まれない（図８Ａ（ｄ））。
次に、Ｐ−ＭＯＳ形成のため、レジスト１１５塗布後、Ｐ−ＭＯＳのみゲート電極１０６をエッチングする。この状態で高濃度ｐ型不純物Ｐのインフラを実施することで、ポリシリコン層にソース・ドレイン領域１０２を形成する（図８Ｂ（ｅ））。一方、Ｎ−ＭＯＳの方はレジスト１１５が塗布されているため、ポリシリコン層にイオンは打ち込まれない（図８Ｂ（ｅ））。
レジスト１１５を除去し（図８Ｂ（ｆ））、層問絶緑膜１１６成膜（図８（ｇ））後、ソース・ドレイン領域へのコンタクトホールをホトエッチングにて加工し、ソース・ドレイン電極１１７を形成する（図８（ｈ））。
上記方法にて画素部および回路部にＴＦＴを形成する。そのトランジスタ回路構成は、図８Ａと図８Ｂに示したＮ−ＭＯＳ ＬＤＤ ＴＦＴ単体、或いはＰ−ＭＯＳシングルドレインＴＦＴ単体、或いは図９の完成図に示したＮ−ＭＯＳシングルドレインＴＦＴ単体、或いはＰ−ＭＯＳ ＬＤＤ薄膜トランジスタ単体、或いは上記Ｎ−ＭＯＳとＰ−ＭＯＳの組み合わせによるＣ−ＭＯＳとする。このように、同一基板上には結晶粒形状により膜厚の異なるポリシリコン膜で構成されたＴＦＴが製作される。
図１０は、表示パネルにおける回路配置を説明する基板の平面図である。図１０に示すように、ＡＲは表示領域（画素領域）、ＶＤは垂直駆動回路（データ線駆動回路、ドレインドライバ）、ＨＤは水平駆動回路（走査線駆動回路、ゲートドライバ）、ＡＧは高機能回路（その他の周辺回路）である。図１０に示された回路配置におけるそれぞれの領域で必要なＴＦＴ特性に合せて、ＥＬＡ−ＴＦＴやＳＥＬＡＸ−ＴＦＴを使い分ける。ＳＥＬＡＸ−ＴＦＴとＥＬＡ−ＴＦＴのポリシリコン層の結晶粒形状は図２（a）（b）に示すものである。
図１１は、ＳＥＬＡＸ−ＴＦＴとＥＬＡ−ＴＦＴの基板からポリシリコン層までの断面図である。図１１（a）はＳＥＬＡＸ−ＴＦＴのポリシリコン層１１３、図１１（ｂ）はＥＬＡ−ＴＦＴのポリシリコン層１１２の断面である。ＳＥＬＡＸ−ＴＦＴのポリシリコン層１１３の断面は図１１（a）に示すように突起や凹凸は小さく、粒界２０１部分が最も膜厚が薄い。一方、図１１（b）に示すように、ＥＬＡ−ＴＦＴのポリシリコン層１１２は突担や凹凸が大きい。よって、ＳＥＬＡＸ−ＴＦＴとＥＬＡ−ＴＦＴのポリシリコン層の膜厚を平均膜厚で定義する。本明細書における平均膜厚は、凹凸を含めた体積を面積で割ったものである。
ＳＥＬＡＸ−ＴＦＴのポリシリコン層の平均膜厚２０５は５０−２５０ｎｍが望ましい。ＥＬＡ−ＴＦＴのポリシリコン層の平均膜厚２０６は３０−７０ｎｍが望ましい。そして、ＥＬＡ−ＴＦＴのポリシリコン層の平均膜厚２０６に比べ、ＳＥＬＡＸ−ＴＦＴのポリシリコン層の平均膜厚２０５の方が厚いことが特徴である。これによって、擬似単結晶化のときの凝集を抑制できる効果もある。
結晶化前のアモルファスシリコン（a-Ｓｉ）の膜厚と結晶化後のポリシリコンの平均膜厚はほぼ等しい。よって、ＳＥＬＡＸ−ＴＦＴの領域では、結晶化前のアモルファスシリコンの平均膜厚は５０〜４００ｎｍが望ましい。また、ＥＬＡ−ＴＦＴの領域では、結晶化前のアモルファスシリコンの膜厚は３０〜７０ｎｍが望ましい。そして、アモルファスシリコンの膜厚は、ＳＥＬＡＸ−ＴＦＴの領域＞ＥＬＡ−ＴＦＴ領域である。
図１２は、本発明の実施例２を説明する図７と同様の製造プロセスフローの説明図である。図２では、ＳＥＬＡＸ−ＴＦＴ部分にチャネルインプラを追加しても良い。ＥＬＡ−ＴＦＴとＳＥＬＡＸ−ＴＦＴでＶｔｈを制御するためにチャネルインプラの濃度を変えても良い。図７（ａ）、図７（b）と同様に、アモルファスシリコン層１０９を基板全面にＣＶＤ装置により成膜した後、ボロンやリンなどの不純物をアモルファスシリコン層１０９に入れる（図１２（ａ）、図１２（b））。この不純物によりＥＬＡ−ＴＦＴとＳＥＬＡＸ−ＴＦＴのＶｔｈを調整することができる。
シリコン層の膜厚を増すことにより、薄膜トランジスタのキャリア移動度が高くなるので、結晶成長方向に対し垂直にソース、ドレインを配置したＴＦＴ（縦ＳＥＬＡＸ―ＴＦＴ）を採用することができる。通常は、ＳＥＬＡＸ−ＴＦＴは結晶成長方向に対し平行にソース、ドレインを配置しないとＴＦＴの動作特性は良くない。回路レイアウト時にこの制約を守ると回路領域が大きくなるので、上記ＴＦＴ（縦ＳＥＬＡＸ−ＴＦＴ）をレイアウトできると便利である。縦ＳＥＬＡＸ−ＴＦＴのポリシリコン層の膜厚を厚くすることで回路レイアウトの自由度を広げることができる。
ＳＥＬＡＸは一度に結晶化できる領域が小さいので、必要な場所のみ結晶化させると効率がよい。そこで、下記方法で決められた領域を結晶化させる。
一つの基板からパネルを６枚とるときを例にアライメントマークを同時形成する方法を説明する。図１２において、ガラス基板１０１上にガラスからのＮａ等の不純物の湧き上がりを防御する為に、シリコンナイトライド膜１０７およびシリコン酸化膜１０８を形成する。ＳＥＬＡＸ−ＴＦＴの領域で必要となる膜厚とＥＬＡ−ＴＦＴの領域で必要な膜厚の差分の膜厚のアモルファスシリコン層１０９を基板全面にＣＶＤ装置により成膜する。
ＳＥＬＡＸ−ＴＦＴの領域１１９とレーザ照射用のターゲットマーク１２０とポリシリコン層を島状に加工するためのホトマスクとの合わせマーク１２１を残すため、レジスト塗布後、前述の領域のみレジストを残しＥＬＡ−ＴＦＴ部分はアモルファスシリコンを全て除去する（図１２（c））。符号１２３はホトマスクとその合わせマークである。
図１２（ｄ）のように、ＥＬＡ−ＴＦＴ領域に必要となる膜厚のアモルファスシリコン層１１１を基板全面にＣＶＤ装置により成膜する。このとき、ＳＥＬＡＸ−ＴＦＴの領域１１９、ターゲットマーク１２０、合わせマーク１２１は厚くなる。ＥＬＡ装置により基板全面を結晶化させ、ＥＬＡポリシリコン層１１２を形成する。ＳＥＬＡＸ−ＴＦＴ部分をＳＥＬＡＸ装置により結晶化させ、ＳＥＬＡＸポリシリコン層１１３を形成する。このとき、ターゲットマーク１２０を基準に決められた領域（ＳＥＬＡＸ−ＴＦＴ）をＳＥＬＡＸ結晶化する。
レジスト１１５を塗布し、ホトマスク１２３の合わせマーク１２４とホトマスクとの合わせマーク１２１を合わせ、ホトエッチングにより、ポリシリコン層を島状に加工する（図１２（ｅ）、(ｆ)）。ポリシリコン層のエッチング時にテーパーエッチングする。本発明ではＳＥＬＡＸ−ＴＦＴのポリシリコン層の膜厚がゲート絶縁膜層より厚くなる。このため、通常のエッチングではカバレッジ部分の耐圧が悪くなる。それを回避するため、エッチングするときにテーパーエッチングし、カバレッジ部分の耐圧を改善させる。
図１３は、本発明の実施例３を説明するプロセスフロー図である。実施例３は、図１３のプロセス１（以下、Ｐ−１のように表記）からＰ−６の順で作成される。まず、ガラス基板ＳＵＢ上に下地膜としてＳｉＮとＳｉＯをこの順に成膜する。この下地膜上に、膜厚３０ｎｍ〜７０ｎｍ、好ましくは４５ｎｍ〜５５ｎｍ程度のアモルファスシリコンを成膜し、ＥＬＡ結晶化によりＥＬＡポリシリコン（ＥＬＡ poly-Si）を形成し、パターニングする。ＥＬＡポリシリコン（ＥＬＡ poly-Si）を覆ってゲート絶縁膜ＧＩ（１）を成膜し、閾値電圧調整用のイオンインプラＥ１を行う。 ・・・・・（Ｐ−１）
５０ｎｍ〜４００ｎｍ好ましくは１００ｎｍ〜３００ｎｍ程度のアモルファスシリコンを成膜し、連続発振レーザを照射して擬似単結晶シリコン（ＳＥＬＡＸ ｐｏｌｙ-Ｓｉ）を形成する。擬似単結晶シリコンは、レジストの塗布、パターン露光、現像のホトリソプロセスにより、チャネル層用のパターンと、ＥＬＡ−ＴＦＴのゲート電極用パターンが残るようにパターニングする。符号Ｒはレジストである。 ・・・・・（Ｐ−２）
その上にゲート絶縁膜ＧＩ（２）を成膜する。インプラＥ（２） ・・・・（Ｐ−３）
その上に、Ｍｏ等の高融点金属もしくはその合金を１００〜２００ｎｍ程度で成膜し、レジストの塗布、パターン露光、現像のホトリソプロセスにより、ＳＥＬＡＸ−ＴＦＴのゲート電極ＧＴを形成する。ゲート電極ＧＴはレジストＲのエッジ部から後退した部分までオーバエッチングされる。このとき、レジストＲをマスクとしてＳＥＬＡＸ ｐｏｌｙ-Ｓｉに高濃度ｎ型不純物Ｎインプラを施す。ＥＬＡ−ＴＦＴのゲート電極も導電化される。 ・・・・・（Ｐ−４）
レジストＲを除去し、低濃度ｎ型不純物のインプラを施してＬＤＤを形成する。 ・・・・・（Ｐ−５）
その後、層間絶縁膜ＩＮＳを成膜し、それぞれのｐｏｌｙ-Ｓｉに達するコンタクトホールを形成し、アルミニウー（Ａｌ）を成膜してソース、ドレイン配線を形成する。 ・・・・・（Ｐ−６）
これにより、ＥＬＡによる結晶はこれまでと変わらずに、擬似単結晶シリコンの厚膜化が可能となり、凝集を抑制できる。擬似単結晶シリコンは突起が低いため、ＥＬＡポリシリコンよりもゲート絶縁膜の耐圧が高く、従ってゲート絶縁膜ＧＩ（２）を薄膜化でき、薄膜化により特性が向上することから、低電圧駆動が可能となる。例えば、ＥＬＡ−ＴＦＴのゲート絶縁膜は８５ｎｍ〜１２０ｎｍで擬似単結晶シリコンＴＦＴのゲート絶縁膜は５０ｎｍ〜８５ｎｍとする。ただし、擬似単結晶シリコンの端部の形状が垂直ではカバレッジが悪く、絶縁膜の段切れが生じるので、テーパー形状とし、テーパー角は７０°以下にする。画素回路のＴＦＴにはＥＬＡポリシリコン、周辺回路には擬似単結晶シリコンを使用する。
図１４は、本発明の実施例４を説明する断面図である。図１４にはＥＬＡポリシリコンを２つ（ａとｃ）、ＳＥＬＡＸ ポリシリコンを１つ(ｂ)の計３個の薄膜トランジスタを示した。実施例４ではＥＬＡポリシリコンの一方の薄膜トランジスタ（ｃ）の高濃度ｎ型不純物Ｎインプラを図１３の第２のゲート絶縁膜ＧＴ(２)の形成後に施した。
図１５は、本発明の実施例５を説明する断面図である。実施例５は、図１３のプロセスフローで説明したＥＬＡポリシリコンと擬似単結晶シリコンの層を入れ替えたものである。
図１６は、本発明の実施例６を説明する断面図である。実施例６は、擬似単結晶シリコンの上にゲート絶縁膜１、ゲート絶縁膜２を介してＭｏ等でゲート電極を形成する。ゲート絶縁膜の耐圧が向上する（ｃ）。
図１７は、本発明の実施例７を説明する断面図である。実施例７は、ＣＭＯＳプロセスに適用する際、現状ではＮ−ＭＯＳとＰ−ＭＯＳでチャネルインプラを打ち分けるため、ホトマスクが必要であるが、本実施例においてはＮ−ＭＯＳとＰ−ＭＯＳが別層なので、マスクなしで打ち分けることができる（マスク数削減）。
図１８は、本発明の実施例８を説明するプロセスフロー図である。実施例８では、擬似単結晶シリコンを一方ではトップゲート型ＴＦＴのチャネル層、もう一方ではボトムゲート型ＴＦＴのゲート電極ＧＴとなるようにしてパターンニングし、ゲート絶縁膜ＧＩを介し、ＥＬＡポリシリコンをトップゲート型ＴＦＴ（ＴＧ）のゲート電極ＧＴとボトムゲートＴＦＴ(ＢＧ)のチャネル層とすることで、同一基板ＳＵＢ内にトップゲート型ＴＦＴ（ＴＧ）とボトムゲート型ＴＦＴ(ＢＧ)を作製することができる。これにより、実施例３、実施例４と同様に性能の異なる２つのＴＦＴが作製でき、且つ、ゲート電極メタルの成膜が省略できる。
本発明は、上記の各実施例を適宜組み合わせ、あるいは組合せを変更することもでき、半導体としてシリコンに限定されない。また、本による薄膜トランジスタは液晶表示装置、有機ＥＬ表示装置などのアクティブ型表示装置に適用できる。
本発明の実施例１を説明するトップゲート型ＴＦＴの断面図である。 ＥＬＡ結晶とＳＥＬＡＸ結晶の顕微鏡写真の要部図である。 ＳＥＬＡＸ装置により結晶化された結晶粒形状とレーザエネルギを説明する図である。 ＳＥＬＡＸ結晶の様子を説明する図である。 ＳＥＬＡＸ結晶のキャリア移動度を説明する図である。 ＥＬＡ結晶化でポリシリコン層の膜厚と粒径が０．３〜１μｍのポリシリコン層を得るのに必要なエネルギを説明する図である。 ＳＥＬＡＸ―ＴＦＴ領域とＥＬＡ―ＴＦＴ領域でポリシリコン層の膜厚が異なる薄膜トランジスタの製造方法を示す説明図である。 シリコン層の結晶化を行ったトップゲートｎチャネル型およびｐチャネル型ＴＦＴの製造プロセスフローを説明する断面図である。 シリコン層の結晶化を行ったトップゲートｎチャネル型およびｐチャネル型ＴＦＴの製造プロセスフローを説明する図８Ａに続く断面図である。 Ｎ−ＭＯＳシングルドレインＴＦＴ単体、Ｐ−ＭＯＳ ＬＤＤ ＴＦＴ単体の断面図である。 表示パネルにおける回路配置を説明する基板の平面図である。 ＳＥＬＡＸ−ＴＦＴとＥＬＡ−ＴＦＴのポリシリコン層の断面形状を説明する基板の断面図である。 本発明の実施例２を説明する図７と同様の製造プロセスフローの説明図である。 本発明の実施例３を説明するプロセスフロー図である。 本発明の実施例４を説明する断面図である。 本発明の実施例５を説明する断面図である。 本発明の実施例６を説明する断面図である。 本発明の実施例７を説明する断面図である。 本発明の実施例８を説明する断面図である。
符号の説明
１０１・・・ガラス基板、１０２・・・ソース・ドレイン領域、１０３・・・ＬＤＤ領域、１０４・・・ポリシリコン層、１０５・・・ゲート絶縁膜層、１０６・・・ゲートメタル層。

Claims (9)

  1. 同一基板上に擬似単結晶半導体を用いた薄膜トランジスタと粒状の多結晶半導体を用いた薄膜トランジスタを形成する表示装置の製造方法であって、
    結晶化前の非晶質半導体膜の膜厚が擬似単結晶半導体部分＞多結晶半導体部分であることを特徴とする表示装置の製造方法。
  2. 請求項１において、
    前記擬似単結晶半導体部分と前記多結晶半導体部分とが同層に形成されていることを特徴とする表示装置の製造方法。
  3. 請求項１において、
    前記擬似単結晶半導体部分と前記多結晶半導体部分とが異なる層に形成されていることを特徴とする表示装置の製造方法。
  4. 請求項１〜３の何れかにおいて、
    前記擬似単結晶半導体部分の結晶化前の非晶質半導体膜の層厚が５０乃至４００ｎｍ、前記多結晶半導体部分の結晶化前の非晶質半導体膜の層厚が３０乃至７０ｎｍであることを特徴とする表示装置の製造方法。
  5. 同一基板上に擬似単結晶半導体を用いた薄膜トランジスタと粒状の多結晶半導体を用いた薄膜トランジスタとを有する表示装置であって、
    前記擬似単結晶半導体を用いた薄膜トランジスタの該半導体層の平均膜厚が、前記多結晶半導体を用いた薄膜トランジスタの該半導体層の平均膜厚より厚いことを特徴とする表示装置。
  6. 請求項５において、
    前記擬似単結晶半導体と前記多結晶半導体とが同層に形成されていることを特徴とする表示装置。
  7. 請求項５において、
    前記擬似単結晶半導体と前記多結晶半導体とが異なる層に形成されていることを特徴とする表示装置。
  8. 請求項７において、
    一方の薄膜トランジスタのゲート電極は、他方の薄膜トランジスタの半導体層と同じ層に形成された半導体膜で構成されていることを特徴とする表示装置。
  9. 請求項５〜８の何れかにおいて、
    前記擬似単結晶半導体の平均膜厚は５０〜４００ｎｍ、前記多結晶半導体の平均膜厚は３０〜７０ｎｍであることを特徴とする表示装置。
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