JP2013505595A - 集積回路 - Google Patents

Abstract

第１の絶縁層と、半導体層と、この半導体層に近オーミックまたはオーミック接触している第１の導体層と、第１の絶縁層によって半導体層から隔てられた第２の導体層であって、複数のトランジスタを備えた複数の機能ブロックを生成するために第１および第２の導体層はパターン化され、第１の層の導体はソース／ドレイン電極として機能し、第２の層の導体はゲート電極として機能する、第１および第２の導体層と、を備える集積回路であって、各機能ブロックは対応する半導体層の島を備え、この島は第２の絶縁層の複数の部分によって別の機能ブロックの島から隔離され、各機能ブロックは、（ｉ）異なるトランジスタの相互に隣接するソース／ドレイン電極が同じ電位になるように配置され、かつ（ｉｉ）上記隣接する電極間に一切の導体が存在しないように配置される、集積回路。
【選択図】図１（ｂ）

Description

本発明は、ソース／ドレイン電極から半導体層内への近オーミックまたはオーミック接続が存在する薄膜トランジスタを備えた集積回路に関する。

本発明は、例えば、有機材料を能動半導体層に用いた回路に特に適用される。本発明は、金属酸化物のような無機半導体など他の材料系に基づく回路にも適用されうる。

このような回路においては、電流がトランジスタからシステムの周囲部分に漏洩するという望ましくない傾向があることは公知である。この電流漏洩を防止するための１つのアプローチは、半導体層をパターン化することである。国際公開第０１／２７９９８号は、代替アプローチを開示している。このアプローチにおいては、有機半導体層は実質的にパターン化されておらず、半導体層を介した漏洩電流を防止するように各トランジスタ自体が配置されている。図７では、半導体層は複数の島に分割されておらず、一続きの半導体層を備えている。

対照的に、本発明は、添付の請求項１に定義されているように、半導体層が複数の隔離された島に分割され、電気的に隔離されたこれらの島に複数のトランジスタを一緒に配置し易いように各トランジスタが配置された集積回路を提供する。

すなわち、本発明の一態様によると、
第１の絶縁層と、
半導体層と、
この半導体層に近オーミックまたはオーミック接触している第１の導体層と、第１の絶縁層によって半導体層から隔てられた第２の導体層であって、複数のトランジスタを備えた複数の機能ブロックを形成するために第１および第２の導体層はパターン化され、第１の層の導体はソース／ドレイン電極として機能し、第２の層の導体はゲート電極として機能する、第１および第２の導体層と、
を備えた集積回路であって、
１つの機能ブロックに対応する半導体層の複数の領域が第２の絶縁層の複数の部分によって互いに電気的に隔離され、各機能ブロックは（ｉ）異なるトランジスタの隣接するソース／ドレイン電極が同じ電位になるように配置され、かつ（ｉｉ）隣接する電極間に導体が一切存在しないように配置される、集積回路が提供されうる。

本発明は、電気的に隔離された複数の半導体材料領域上に複数の機能ブロックを作成することによって、半導体層を介した回路の他の部分への望ましくない電流漏洩を低減し易い。また、機能ブロック内で基準（ｉ）および（ｉｉ）が満たされるように配置することによって、異なるトランジスタの隣接するソース／ドレイン電極間に望ましくない漏洩を引き起こしうる電位差がこれら電極間に生じないことが保証される。この結果、１つの機能ブロックを形成する複数のトランジスタを電気的に隔離された１つの領域に一緒に配置することが容易になりうると共に、各機能ブロックが配置精度などの製造誤差に対してより堅牢になる。これにより、トランジスタのさらなる小型化が容易になる。

好ましくは、各機能ブロック内において、各トランジスタのソース／ドレイン電極は間挿し合い、第１の長手方向に向いた複数の平行櫛歯を備える。このような櫛歯形状は、各トランジスタの外側の櫛歯同士が（名目上）同じ電位であるときに、１つのトランジスタからその隣接トランジスタへの望ましくない漏洩を防止するためにさらに役立つ。

好ましくは、各機能ブロック内において、各トランジスタのゲート電極は対応するソース／ドレイン電極と鉛直方向に位置合わせされる。

好ましくは、ゲート電極は、第１の層の導体に向かって突き出たその垂直突起が対応する全てのソース／ドレイン電極に重なり、第１の長手方向に対して垂直な第２の横方向に外側の両櫛歯を越えて延在するような大きさを有する。

第１の好適な実施形態において、第２の絶縁層の各部分は、１つの機能ブロックに対応する半導体層の上記複数の領域が複数の島を備えるように配置される。この半導体層は一続きではないため、電気的隔離度が高く、したがって半導体層を介した望ましくない漏洩電流の流れが大幅に低減される。この実施形態において、半導体は、第２の絶縁層によって画成されたキャビティ内に局所的堆積によって施される。

好ましくは、各トランジスタのゲート電極は、半導体層に向かって突き出たその垂直突起が第１の長手方向に半導体島を越えて延在する大きさを有する。これは、ノーマリーオントランジスタに有利である。その理由は、ゲート電極上の印加電圧がゼロ以上であるとき、半導体材料が電荷キャリアをソースからドレインに、および／またはこの反対方向に、輸送可能であることによる。ゲート電極の上記突起を越えて半導体材料が存在すると、電荷輸送を妨げる手段が何もないため、ソースとドレインとの間に漏洩経路が生じる。

好ましくは、各トランジスタのゲート電極は、半導体層に向かって突き出たその垂直突起が第２の横方向において半導体島の内部に収まるような大きさを有する。これが有利である理由は、上記突起が半導体島内に上記のように収まらないと、半導体層と下位層との間の重ね合わせの小さなずれがトランジスタの性能特性に悪影響を及ぼすからである。この影響が特に顕著になりうるのは、集積回路がディスプレイの一部を形成する場合であり、重ね合わせの不一致は知覚される表示品質に直接の悪影響をもたらす。

第２の好適な実施形態において、半導体層は、第１の導体層と第２の絶縁層とに全面堆積によって施される。この半導体層は一続きであるにも拘らず、漏洩電流は、第１の実施形態ほどではないにせよ、低減される。その理由は、第２の絶縁層の各部分の周辺においては、（ａ）ゲート電極への電気的結合が低く、（ｂ）半導体材料が何れの電荷注入（ソース／ドレイン）接点とも直接接触せず、（ｃ）半導体材料による第２の絶縁層の各部分の縦側面の被覆が乏しいことによる。

本発明の例示的実施形態について添付図面を参照して以下に説明する。

本発明の原理により構成された３つのトランジスタから成る機能ブロックを上面から見た（半導体層を省いた）図を示す。 本発明の原理により構成された３つのトランジスタから成る機能ブロックの断面図を示す。 ＮＡＮＤゲートの回路図を示す。 ＮＡＮＤゲートの実際の物を上から見た概略図を示す。 スマートセンサのピクセルエンジンの回路図を示す。 スマートセンサのピクセルエンジンの実際の物を上から見た図を示す。 本発明の原理により構成された２つの機能ブロックの概略断面図を示す。

本発明の第１の好適な実施形態による集積回路の全体が符号１０で示されている。図１（ａ）および図１（ｂ）は、回路１０の単一の機能ブロックを示す。集積回路１０は、有機材料を能動半導体層に用いる薄膜電界効果トランジスタ（ＦＥＴ）から構成される。図１（ａ）および図１（ｂ）に示されている単一の機能ブロックは、例示的な３つのトランジスタ１２ａ、１２ｂ、１２ｃを備える。特に図１（ｂ）を参照すると、回路１０は、電気絶縁性表面を有する基板１４を備える。回路１０は、各トランジスタのゲート電極１６ａ、１６ｂ、１６ｃを構成する導体層１６をさらに備える。回路１０は、各トランジスタのゲート誘電体を構成する絶縁層１８をさらに備える。回路１０は、各トランジスタのソース／ドレイン電極２０ａ、２０ｂ、２０ｃを構成する導体の層２０をさらに備える。回路１０は、各トランジスタの能動半導体層を構成する有機半導体材料２２ａの島を１つ備えた半導体層２２をさらに備える。半導体材料は、好ましくは２〜５μｍの厚さを有する。ソース／ドレイン電極２０ａ、２０ｂ、２０ｃは、半導体材料２２ａに近オーミック接触している。回路１０は、絶縁性レジスト材料２４の層をさらに備える。層２４の部分２４ａは、半導体材料２２ａの島を完全に取り囲み、半導体材料２２ａの各島を機械的かつ電気的に隔離する一続きの外周壁をもたらす。

絶縁性レジスト材料２４による半導体材料２２ａの島の物理的および電気的な隔離は、半導体層２２を介した回路の他の部分への望ましくない電流漏洩を大幅に低減する。

トランジスタ２０ａ、２０ｂ、２０ｃを極めて近接させて同じ島に一緒に配置し、かつそれぞれが適正に動作する能力を維持するために、各ソース／ドレイン電極は、トランジスタ２０ａを例に取ると、間挿し合う櫛歯２０ａ_１、２０ａ_２、２０ａ_３のセットとして配置される。これらの櫛歯２０ａ_１、２０ａ_２、２０ａ_３は互いに平行であり、図１（ａ）に軸線Ｘで示されている方向に島を横切って延在する長手方向を有する。トランジスタ１２ａ、１２ｂ、１２ｃ間の干渉、すなわち電流漏洩、が最小であることを保証するために、トランジスタ１２ａ、１２ｂ、１２ｃが一緒に接続されて形成する機能回路が何であろうと、異なるトランジスタの隣接する櫛歯間、すなわち櫛歯２０ａ_３と２０ｂ_１との間、および櫛歯２０ｂ_３と２０ｃ_１との間、に電位差がなく、かつその間に機能ブロックの一部を形成しうる他の導体（図面には何れも図示せず）が存在しないことが保証される。

なお、トランジスタ１２ａ、１２ｂ、１２ｃについて、トランジスタ１２ａを例に取ると、ゲート電極１６ａは対応するソース／ドレイン電極２０ａと略鉛直方向に位置合わせされ、半導体層２２に向かって突き出たゲート電極１６ａの垂直突起は、図１（ａ）に軸線Ｙで示されている島に沿った方向に、これらの櫛歯に完全にまたがり、外側の両櫛歯２０ａ_１および２０ａ_３を越えて延在することに注目されるであろう。

さらに、各トランジスタ１２ａ、１２ｂ、１２ｃについて、トランジスタ１２ａを例に取ると、ゲート電極１６ａは、半導体層２２に向かって突き出たその垂直突起がＸ方向に半導体の島２２ａを越えて延在するような大きさを有することに注目されるであろう。これは、ノーマリーオントランジスタに有利である。その理由は、ゲート電極１６ａ上の印加電圧がゼロ以上であるとき、この半導体材料は電荷キャリアをソースからドレインに、および／またはこの反対方向に、輸送可能であることによる。ゲート電極の突起を越えて半導体材料が存在すると、電荷輸送を妨げる手段が何もないため、ソースとドレインとの間に漏洩経路が生じる。

さらに、各トランジスタ１２ａ、１２ｂ、１２ｃについて、トランジスタ１２ａを例に取ると、ゲート電極１６ａは、半導体層２２に向かって突き出たその垂直突起がＹ方向に半導体島２２ａの内部に収まるような大きさであることに注目されるであろう。これが有利である理由は、半導体島２２ａの内部に上記のように収まらないと、半導体層２２と下位層との間の重ね合わせの小さなずれがトランジスタの性能特性に悪影響を及ぼすからである。この影響は、集積回路がディスプレイの一部を形成する場合に特に顕著になりうる。重ね合わせの不一致は知覚される表示品質に直接の悪影響をもたらすからである。

集積回路１０は従来手法によって製造される。特に、半導体材料の島を複数備えた層の用意は、数通りの方法で、例えば、フォトリソグラフィ、エンボス加工、および密着焼付法によって、行うことができる。このような場合、周囲溝を１つの層の一部として一緒に含むレジスト構造を用意することが好ましい。この層は、追加のマスクによってパターン化された誘電体層またはフォトレジストとすることができる。高低差を有するパターンである必要はない。別の実施形態において、このエリアは、表面エネルギー改質によって作成される複数の疎水性−親油性パターンで構成される。また、シャドウマスク法または何れか他の直接堆積法による半導体の気相堆積も使用されうる。

図１（ａ）および図１（ｂ）の各部と同様の部分が存在する図２（ａ）および図２（ｂ）、図３（ａ）および図３（ｂ）、および図４には、同じ参照符号が用いられている。

周知のように、２入力ＮＡＮＤ論理ゲートから他の可能なあらゆる論理およびデジタル回路を構成可能である。図２（ａ）は、ＦＥＴトランジスタを用いて実現されたＮＡＮＤゲートの通常の回路図を示す。３つのトランジスタ１２ａ、１２ｂ、１２ｃが存在し、トランジスタ１２ａ、１２ｂは、ゲート電極１６ｂ、１６ｃを介して入力論理信号が供給されるドライバトランジスタとして機能する。２本の供給線は符号９１、９２で示されている。出力論理状態は線３９に現れる。図２（ｂ）は、図１（ａ）および図１（ｂ）を参照して説明した原理により構成された回路の実際の物を示す。出力論理状態は、ビア（ｖｅｒｔｉｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔ ａｒｅａ）４２を介してアクセスされる。

同様に、本発明の別の実施形態によりＮＯＲゲートを構成可能である。

図３（ａ）は、スマートセンサのピクセルエンジンの回路図を示す。この回路は、不揮発性メモリセルとして機能できる。不揮発性メモリ機能をもたらす強誘電体トランジスタ２５が、セルを選択するトランジスタ１２ａと組み合わされる。この回路は、図１（ａ）および図１（ｂ）を参照して説明した原理により、図３（ｂ）に示すように構成可能であるが、この場合、誘電体層の構造は強誘電体トランジスタ２５の領域において異なる。

本発明の第２の好適な実施形態による集積回路１０が図４に示されている。この実施形態では、図１（ａ）および図１（ｂ）に示されている実施形態と異なり、半導体層２２は、複数の島として構成されず、全面堆積によって導体層２０と絶縁性レジスト層２４とに施された一続きの層である。図４に示されている回路１０の部分には、絶縁性レジスト層２４の部分２４ｂによって分割された２つの機能ブロック１１ａ、ｌ１ｂがある。半導体層２２は一方の機能ブロック１１ａからもう一方の機能ブロックｌ１ｂまで途切れなく延在するが、部分２４ｂの周辺では（領域Ａを参照）ゲート電極１６ｂ、１６ｃへの電気的結合が低く、半導体材料２２は何れの電荷注入（ソース／ドレイン）接点にも直接接触しておらず、また半導体材料２２による部分２６の縦側面の被覆が乏しいため、部分２４ｂは依然としてかなりの電気的絶縁効果をもたらす。ただし、半導体層２２は非平坦層であるが一続きであるため、機械的な隔離はない。

他の複数の実施形態において、半導体層２２は複数の半導体材料を備えうる。例えば、ｐ／ｐ、ｎ／ｎ、またはｐ／ｎ型半導体の複数の領域およびこれらの組み合わせを同じ基板１４に適用しうる。このような場合、所与の機能ブロックは１種類の半導体のみを備えることを理解されるであろう。

Claims (10)

1. 第１の絶縁層と、
   半導体層と、
   前記半導体層に近オーミックまたはオーミック接触している第１の導体層と、前記第１の絶縁層によって前記半導体層から隔てられた第２の導体層であって、複数のトランジスタを備えた複数の機能ブロックを生成するために前記第１および第２の導体層はパターン化され、前記第１の層の導体はソース／ドレイン電極として機能し、前記第２の層の導体はゲート電極として機能する、第１および第２の導体層と、
   を備えた集積回路であって、
   各機能ブロックは対応する前記半導体層の島を備え、前記島は第２の絶縁層の複数の部分によって別の機能ブロックの島から隔離され、前記機能ブロックは、（ｉ）異なるトランジスタの相互に隣接するソース／ドレイン電極が同じ電位になり、かつ（ｉｉ）前記隣接する電極間に一切の導体が存在しないように、配置される、
   集積回路。
2. 前記複数の機能ブロックの内部において、各トランジスタの前記ソース／ドレイン電極は間挿し合い、かつ第１の長手方向に向いた複数の平行櫛歯を備える、請求項１に記載の集積回路。
3. 前記複数の機能ブロックの内部において、各トランジスタの前記ゲート電極は対応するソース／ドレイン電極と鉛直方向に位置合わせされる、請求項２に記載の集積回路。
4. 各トランジスタの前記ゲート電極は、前記第１の導体層に向かって突き出たその垂直突起が前記対応する全てのソース／ドレイン電極に重なり、前記第１の長手方向に対して垂直な第２の横方向に外側の両櫛歯を越えて延在するような大きさを有する、請求項３に記載の集積回路。
5. 前記半導体層の前記複数の島は局所的堆積によって形成される、先行請求項の何れか１項に記載の集積回路。
6. 各トランジスタの前記ゲート電極は、前記半導体層に向かって突き出たその垂直突起が前記第１の長手方向に前記半導体島を越えて延在するような大きさである、先行請求項の何れか１項に記載の集積回路。
7. 各トランジスタの前記ゲート電極は、前記半導体層に向かって突き出たその垂直突起が前記第１の長手方向に対して垂直な第２の横方向において前記半導体島の内部に収まるような大きさである、先行請求項の何れか１項に記載の集積回路。
8. 基板をさらに備える、先行請求項の何れか１項に記載の集積回路。
9. 前記機能ブロックは不揮発性メモリセルを備える、先行請求項の何れか１項に記載の集積回路。
10. 前記機能ブロックはＮＡＮＤまたはＮＯＲ論理ゲートを備える、先行請求項の何れか１項に記載の集積回路。

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