JP6947641B2 - アレイ基板の回路、アレイ基板、表示装置 - Google Patents

アレイ基板の回路、アレイ基板、表示装置 Download PDF

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Description

本開示の少なくとも一実施例は、アレイ基板の回路、アレイ基板、表示装置に関する。
薄膜トランジスタ液晶ディスプレイ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ、ＴＦＴ−ＬＣＤ）の構造設計において、アレイ基板の周辺回路は、静電気放電回路、ゲート走査ライン、データライン、共通電極ライン、補修用ライン及びテストライン等を備える。高品質ディスプレイパネルは一般的に高解像度と狭額縁の特徴を有し、周辺回路領域に多数の周辺回路があり、大きな寄生容量負荷が発生しやすく、各種信号遅延や表示不良を引き起こしやすい。さらに、大きな回路面積は狭額縁パネルの実現に不利である。
本開示の少なくとも一実施例はアレイ基板の回路、アレイ基板、表示装置に関し、負荷低減、静電気放電回路とテスト回路の面積減少、パネルの狭額縁化設計のうちの少なくとも１つを実現できる。
本開示の少なくとも一実施例はアレイ基板の回路を提供し、第１信号ラインに静電気放電を提供する静電気放電回路と前記第１信号ラインにテスト信号を提供するテスト回路とを備え、前記静電気放電回路と前記テスト回路は共用部分を有する。
本開示実施例の技術案をより明確に説明するために、以下、実施例の図面を簡単に説明するが、勿論、以下で説明される図面は本開示の一部の実施例に関するものに過ぎず、本開示を制限するものではない。
本開示の一実施例に係るアレイ基板の回路構造（等価回路）模式図である。 本開示の一実施例に係るアレイ基板及びアレイ基板の回路模式図である。 本開示の一実施例に係るアレイ基板の回路の平面模式図である。 本開示の一実施例に係るアレイ基板の回路において、第１ゲート、第２ゲート、第３ゲートを形成する第１金属薄膜の模式図である。 本開示の一実施例に係るアレイ基板の回路において、第１金属薄膜で形成された第１ゲート、第２ゲート、第３ゲートの模式図である。 本開示の一実施例に係るアレイ基板の回路において、第１ソース、第１ドレイン、第２ソース、第２ドレイン、第３ソース及び第３ドレインを形成する第２金属薄膜の模式図である。 本開示の一実施例に係るアレイ基板の回路において、第２金属薄膜で形成された第１ソース、第１ドレイン、第２ソース、第２ドレイン、第３ソース及び第３ドレインの模式図である。 本開示の一実施例に係るアレイ基板の回路において、交差箇所で切断された信号ラインを接続するための接続部の模式図である。 本開示の一実施例に係るアレイ基板の回路構造（等価回路）模式図である。 本開示の一実施例に係る別のアレイ基板の回路の平面模式図である。 本開示の一実施例に係る別のアレイ基板の回路構造（等価回路）模式図である。 本開示の一実施例に係るアレイ基板の回路の断面模式図（たとえば図２ａのＡ−Ａ’線矢視断面図）である。 本開示の一実施例に係る別のアレイ基板の回路の断面模式図（たとえば、図２ａのＡ−Ａ’線矢視断面図）である。 本開示の別の実施例に係るアレイ基板の回路の平面模式図である。 本開示の別の実施例に係るアレイ基板の回路の平面模式図である。 本開示の別の実施例に係るアレイ基板の回路の平面模式図である。
本開示実施例の目的、技術案及び利点をより明瞭にするために、以下、本開示実施例の図面をもって、本開示実施例の技術案を明瞭且つ完全に説明する。勿論、説明される実施例は全部の実施例ではなく、本開示の一部の実施例だけである。説明される本開示実施例に基づき、当業者が創造的な労働を必要とせずに想到し得る他の実施例はすべて本開示の保護範囲に属する。
なお、本開示で使用される技術用語又は科学技術用語は、特別に定義されていない場合、当業者が理解できる一般的な意味を有する。本開示実施例で使用される「第１」、「第２」及び類似する用語は、順序、数量又は重要性を示すものではなく、異なる構成素子を区別するためのものにすぎない。同様に、「１つ」、「１」又は「該」などの類似する用語は数量を限定するものではなく、少なくとも１つあることを示すものである。「備える」又は「含む」等の類似する用語は、「備える」又は「含む」の前に記載された素子又は部材が、「備える」又は「含む」の後に挙げられる素子又は部材及びそれらと同等のものをカバーすることを指し、他の素子又は部材を排除しない。「接続」又は「つながる」等の類似する用語は、物理的又は機械的な接続に限定されるのではなく、直接的又は間接的な接続に関わらず電気的な接続も含む。「上」、「下」、「左」、「右」等は、相対的な位置関係を指すだけであり、説明された対象の絶対的な位置が変化した後、そのような相対的な位置関係も対応して変化する可能性がある。
一般的に、アレイ基板の周辺回路において、信号ラインに静電気放電を提供する静電気放電回路とテスト信号を提供するテスト回路は別に設計され、静電気放電回路とテスト回路は大きな距離を有するため、大きな額縁面積を占めるとともに、信号ラインが大きな負荷を有する。
本開示実施例において、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）はＴＦＴと略称する。対応して、第１薄膜トランジスタは第１ＴＦＴ、第２薄膜トランジスタは第２ＴＦＴ、第３薄膜トランジスタは第３ＴＦＴと略称する。さらに、本開示実施例において、ソースとドレインは相対的なものであり、互いに置換できる。たとえば、ソースをドレインに置換する場合、ドレインがソースに置換される。各図面中、「Ｓ」はソース、「Ｄ」はドレインを示す。
本開示の少なくとも一実施例はアレイ基板の回路１２３を提供し、図１ａに示すように、第１信号ライン１０に静電気放電を提供する静電気放電回路２０と第１信号ライン１０にテスト信号を提供するテスト回路３０とを備え、静電気放電回路２０とテスト回路３０は共用部分２３を有する。静電気放電回路２０とテスト回路３０は隣接して設置される。たとえば、本開示実施例において、共用とは、同一素子がＡ用途として使用されるとともに、Ａ以外の少なくとも別の１つの用途として使用されることを意味する。共用部分とは、同一素子がＣ部材にもＤ部材にもあることを意味し、Ｃ部材とＤ部材が異なる部材である。たとえば、第１信号ライン１０の同一部分は静電気放電回路２０の一部として使用されるとともに、テスト回路３０の一部として使用される。
本開示の少なくとも一実施例に係るアレイ基板の回路は、構造がコンパクトで、負荷低減、静電気放電回路とテスト回路の面積減少を実現でき、狭額縁化に役立つ。
たとえば、図１ａに示すように、静電気放電回路２０は、第１ＴＦＴ２０１と第２ＴＦＴ２０２を備え、テスト回路３０は第３ＴＦＴ３０１を備え、共用部分２３は第１ＴＦＴ２０１と第３ＴＦＴ３０１に備えられるか、又は、共用部分２３は第２ＴＦＴ２０２と第３ＴＦＴ３０１に備えられる。すなわち、第１ＴＦＴ２０１と第３ＴＦＴ３０１は共用部分２３を有し、又は、第２ＴＦＴ２０２と第３ＴＦＴ３０１は共用部分２３を有する。たとえば、第１ＴＦＴ２０１又は第２ＴＦＴ２０２と第３ＴＦＴ３０１は共用部分２３を有する。
なお、図１ａ中、第１ＴＦＴ２０１と第３ＴＦＴ３０１が共用部分２３を有する場合を例とし、本開示実施例においても、これを例として説明する。但し、第２ＴＦＴ２０２と第３ＴＦＴ３０１が共用部分２３を有することであってもよい。本開示実施例の第１ＴＦＴ又は第２ＴＦＴとは、静電気放電回路のいずれかのＴＦＴである。さらに、共用部分は挙げられた場合に制限されない。また、本開示実施例において、静電気放電回路２０は、第１ＴＦＴ２０１と第２ＴＦＴ２０２を備える以外、他のＴＦＴを備えてもよく、本開示実施例ではそれについて特に限定がない。
たとえば、図１ｂに示すように、アレイ基板は、表示領域０１０と、表示領域の少なくとも一側に設置された周辺領域０２０とを備え、表示領域内に複数本のデータライン０８と複数本のゲートライン０９を備え、複数本のデータライン０８と複数本のゲートライン０９は交差し且つ互いに絶縁され、さらに複数の画素領域（サブ画素）８９を画定し、各画素領域８９内にさらに薄膜トランジスタが設置され、データライン０８とゲートライン０９の信号を制御することで各画素領域内の薄膜トランジスタの開閉が制御され、さらに該サブ画素の開閉が制御される。第１信号ライン１０はアレイ基板のデータライン０８、ゲートライン０９、クロック信号ライン等であってもよく、ここで特に限定がない。アレイ基板は、たとえば液晶ディスプレイパネル又は有機発光ダイオードディスプレイパネルを構成する１つの基板であり、ここで特に制限がなく、静電気を放出すべき信号ラインを備えればよい。図１ｂに示すように、本開示のアレイ基板の回路１２３は周辺領域内に位置してもよい。図１ｂ中、ゲートライン０９に本開示実施例に係るアレイ基板の回路１２３が設置される場合を例として説明したが、それに制限されない。
たとえば、図１ａ、図２ａ、図２ｈ、図３−図５に示すように、静電気放電回路２０はさらに、第２信号ライン２１と第３信号ライン２２を備え、テスト回路３０はさらに、テスト信号入力ライン３１を備え、テスト信号入力ライン３１は、第３ＴＦＴ３０１に信号を入力するように配置される。第１ＴＦＴ２０１は第１ソース２０１１と第１ドレイン２０１２を備え、第１信号ライン１０と第２信号ライン２１の一方は第１ドレイン２０１２に電気的に接続され、他方は第１ソース２０１１に電気的に接続される。
第２ＴＦＴ２０２は、第２ソース２０２１と第２ドレイン２０２２を備え、第１信号ライン１０と第３信号ライン２２の一方は第２ソース２０２１に電気的に接続され、他方は第２ドレイン２０２２に電気的に接続される。
第３ＴＦＴ３０１は、第３ソース３０１１と第３ドレイン３０１２を備え、第１信号ライン１０とテスト信号入力ライン３１の一方は第３ソース３０１１に電気的に接続され、他方は第３ドレイン３０１２に電気的に接続され、共用部分２３は、第１ＴＦＴ２０１の第１ドレイン２０１２又は第１ソース２０１１が第３ＴＦＴ３０１の第３ソース３０１１又は第３ドレイン３０１２として共用する。すなわち、第１ドレイン２０１２又は第１ソース２０１１は共用部分２３となり、又は、第３ソース３０１１又は第３ドレイン３０１２は共用部分２３となる。たとえば、第１信号ライン１０の一部は第１ＴＦＴ２０１の一部として使用されるとともに、第３ＴＦＴ３０１の一部として使用される。また、たとえば、第１信号ライン１０の一部は第１ドレインとともに、第３ソースとして使用され、又は、第１信号ライン１０の一部は第１ドレインとともに、第３ドレインとして使用される。同様に、第１信号ライン１０の一部は第１ソースとともに、第３ソースとして使用され、又は、第１信号ライン１０の一部は第１ソースとともに、第３ドレインとして使用される。すなわち、第１信号ライン１０の一部は第１ソース又は第１ドレインのうちの１つとともに、第３ソース又は第３ドレインのうちの１つとして使用される。
第１信号ラインに正の静電荷又は負の静電荷が蓄積できる。第１信号ラインの静電荷は第１ＴＦＴによって第２信号ラインへ放出し又は第２ＴＦＴによって第３信号ラインへ放出することができる。たとえば、第１信号ラインに蓄積した正の静電荷は第１ＴＦＴと第２信号ラインによって放出され、第１信号ラインに蓄積した負の静電荷は第２ＴＦＴと第３信号ラインによって放出され、又は、第１信号ラインに蓄積した負の静電荷は第１ＴＦＴと第２信号ラインによって放出され、第１信号ラインに蓄積した正の静電荷は第２ＴＦＴと第３信号ラインによって放出される。
たとえば、本開示の一実施例に係るアレイ基板の回路において、第２信号ライン２１と第３信号ライン２２のうちの一方は高レベル信号が印加されるように配置されて、高レベル信号ラインとなり、他方は低レベル信号が印加されるように配置されて、低レベル信号ラインとなる。たとえば、本開示実施例において、第１信号ラインに蓄積した正の静電荷は高レベル信号ラインによって放出され、第１信号ラインに蓄積した負の静電荷は低レベル信号ラインによって放出される。たとえば、静電荷放出時に、１つのＴＦＴ、たとえば第１ＴＦＴ又は第２ＴＦＴによって電荷が導出される。たとえば、静電荷は第１ＴＦＴによって第２信号ラインへ放出され、又は第２ＴＦＴによって第３信号ラインへ放出される。勿論、第２信号ラインと第３信号ラインは等レベル信号ラインとしてもよく、本開示実施例では特に制限がない。たとえば、第２信号ラインと第３信号ラインにおける電位は０である。本開示実施例ではそれについて特に限定がない。
なお、本開示実施例において、電気的接続方式について限定がない。たとえば直接電気的に接続されてもよいし、一体形成されてもよいし、ビアホールを介して電気的に接続されてもよく、電気的接続を実現すればよい。
以下、いくつかの場合を挙げ、なお、それらは例示に過ぎず、本開示実施例はそれらに制限されず、他の形態を採用してもよく、ここで特に限定がない。
たとえば、図２ａ、図２ｈ、図３−図５に示すように、本開示の一実施例に係るアレイ基板の回路において、第１信号ライン１０は第１部分を備え、第２信号ライン２１は第１部分を備え、第１信号ライン１０の第１部分と第２信号ライン２１の第１部分の一方は第１ＴＦＴ２０１の第１ドレイン２０１２として使用（共用又は多重化）され、他方は第１ＴＦＴ２０１の第１ソース２０１１として使用（共用又は多重化）される。それによって、第１信号ライン１０と第２信号ライン２１の一方は第１ＴＦＴ２０１の第１ドレイン２０１２と一体形成され、他方は第１ＴＦＴ２０１の第１ソース２０１１と一体形成され、製造プロセスを簡素化させることができる。なお、第１信号ライン１０と第２信号ライン２１の一方は第１ドレイン２０１２に電気的に接続され、他方は第１ソース２０１１に電気的に接続される方式は、それに制限されない。たとえば、他の方式、たとえばビアホールを介して電気的接続を実現することもできる。
たとえば、図２ａ、図２ｈ、図３−図５に示すように、本開示の一実施例に係るアレイ基板の回路において、第１ＴＦＴ２０１はさらに第１ゲート２０１３を備え、第１ゲート２０１３が第１ＴＦＴ２０１の第１ドレイン２０１２に電気的に接続され、第２ＴＦＴ２０２はさらに第２ゲート２０２３を備え、第２ゲート２０２３が第２ＴＦＴ２０２の第２ドレイン２０２２に電気的に接続される。それによって、第１ＴＦＴと第２ＴＦＴはそれぞれダイオードを形成して、回路分布設計を簡素化させることができる。たとえば、第１ドレイン２０１２はビアホール５７を介して第１ゲート２０１３に電気的に接続され、第２ドレイン２０２２はビアホール５８を介して第２ゲート２０２３に電気的に接続される。勿論、ダイオードを形成しなくてもよく、ここで特に限定がない。
たとえば、本開示の一実施例に係るアレイ基板の回路において、第１ＴＦＴ２０１、第２ＴＦＴ２０２及び第３ＴＦＴ３０１のうち、少なくとも１つはデュアルゲートＴＦＴ（ダブルゲートＴＦＴ）である。デュアルゲートＴＦＴの設置によって、正常動作状態時のＴＦＴのリーク電流を低減させることにより、信号クロストークによる表示不良を改善する。勿論、デュアルゲートＴＦＴを使用しなくてもよく、ここで特に限定がない。
たとえば、図２ａ、図２ｈ、図３−図５に示すように、本開示の一実施例に係るアレイ基板の回路において、テスト信号入力ライン３１第１部分を備え、テスト信号入力ライン３１の第１部分は第３ＴＦＴ３０１の第３ドレイン３０１２又は第３ソース３０１１として使用（共用又は多重化）される。それによって、テスト信号入力ライン３１は第３ドレイン３０１２又は第３ソース３０１１と一体形成され、製造プロセスを簡素化させることができる。なお、テスト信号入力ライン３１と第３ドレイン３０１２又は第３ソース３０１１の電気的接続方式はそれに制限されない。たとえば、他の方式、たとえばビアホールを介して電気的接続を実現することもできる。
たとえば、図２ａ、図２ｈ、図３−図５に示すように、本開示の一実施例に係るアレイ基板の回路において、第１信号ライン１０は第２部分を備え、第３信号ライン２２は第１部分を備え、第１信号ライン１０の第２部分と第３信号ライン２２の第１部分の一方は第２ソース２０２１として使用（共用又は多重化）され、他方は第２ドレイン２０２２として使用（共用又は多重化）される。それによって、第１信号ライン１０と第３信号ライン２２の一方は第２ソース２０２１と一体形成され、他方は第２ドレイン２０２２と一体形成され、さらに、製造プロセスを簡素化させることができる。なお、第１信号ライン１０とテスト信号入力ライン３１の一方が第３ソース３０１１に電気的に接続され、他方が第３ドレイン３０１２に電気的に接続される方式はそれに制限されない。たとえば、他の方式、たとえばビアホールを介して電気的接続を実現することもできる。
たとえば、図２ａ、図２ｈ、図３−図５に示すように、本開示の一実施例に係るアレイ基板の回路において、テスト回路３０はさらにテスト信号制御ライン３２を備え、テスト信号制御ライン３２は第３ＴＦＴ３０１に制御信号、たとえばゲート信号を入力するように配置される。テスト信号制御ライン３２は第１部分を備え、第３ＴＦＴ３０１はさらに第３ゲート３０１３を備え、テスト信号制御ライン３２の第１部分は第３ゲート３０１３として使用（共用又は多重化）される。それによって、テスト信号制御ライン３２は第３ＴＦＴ３０１の第３ゲート３０１３と一体形成され、製造プロセスを簡素化させることができる。勿論、テスト信号制御ライン３２と第３ゲート３０１３の電気的接続方式はそれに制限されず、たとえば、テスト信号制御ライン３２はビアホールを介して第３ゲート３０１３に電気的に接続されてもよい。
たとえば、テスト信号制御ライン３２は第３ＴＦＴにゲート電圧を提供し、テスト信号入力ライン３１は電気信号を入力することに用いられる。第３ＴＦＴがオンになる場合、テスト回路のテスト機能を実現できる。
たとえば、図２ｃに示すように、本開示の一実施例に係るアレイ基板の回路において、第１ＴＦＴ２０１はさらに第１ゲート２０１３を備え、第２ＴＦＴ２０２はさらに第２ゲート２０２３を備え、第３ＴＦＴ３０１はさらに第３ゲート３０１３を備え、第１ゲート２０１３、第２ゲート２０２３及び第３ゲート３０１３は第１金属薄膜１００（図２ｂ参照）で形成される。たとえば、第１金属薄膜１００はスパッタリング法によって形成できるが、それに制限されない。
たとえば、図２ｅに示すように、本開示の一実施例に係るアレイ基板の回路において、第１ソース２０１１、第１ドレイン２０１２、第２ソース２０２１、第２ドレイン２０２２、第３ソース３０１１、第３ドレイン３０１２は第２金属薄膜２００（図２ｄ参照）で形成される。たとえば、第２金属薄膜２００はスパッタリング法によって形成できるが、それに制限されない。
たとえば、図２ｅに示すように、本開示の一実施例に係るアレイ基板の回路において、第１信号ライン１０、第２信号ライン２１及び第３信号ライン２２は同一層に設置された部分を備え、第１信号ライン１０、第２信号ライン２１及び第３信号ライン２２の同一層に設置された部分は第２金属薄膜２００によって形成されてもよい。
なお、本開示実施例において、第１信号ライン、第２信号ライン、第３信号ライン及び他の信号ラインの間に交差部分がある場合、そのうち一本の信号ラインを交差箇所で切断することができ、他の導電層に接続部が設置され、該接続部の両端が絶縁層のビアホールを介して切断した信号ラインの両端に電気的に接続できる。
たとえば、本開示の一実施例に係るアレイ基板の回路において、第１ＴＦＴ２０１はさらに第１活性層２０１４を備え、第２ＴＦＴ２０２はさらに第２活性層２０２４を備え、第３ＴＦＴ３０１はさらに第３活性層３０１４を備え、第１ソース２０１１と第１ドレイン２０１２はそれぞれビアホールを介して第１活性層２０１４に電気的に接続され、第２ソース２０２１と第２ドレイン２０２２はそれぞれビアホールを介して第２活性層２０２４に電気的に接続され、第３ソース３０１１と第３ドレイン３０１２はそれぞれビアホールを介して第３活性層３０１４に電気的に接続される。
たとえば、本開示の一実施例に係るアレイ基板の回路において、第１ＴＦＴ２０１と第３ＴＦＴ３０１はそれぞれ同一活性層の異なる部分を使用する。
たとえば、図２ａ、図２ｈ、図３−図５に示すように、本開示の一実施例に係るアレイ基板の回路において、第１活性層２０１４、第２活性層２０２４及び第３活性層３０１４のうち、少なくとも１つは分離した少なくとも２つのサブ活性層を備える。分離したサブ活性層を用いて、並列接続された幅長さ比（Ｗ／Ｌ）が大きな薄膜トランジスタを形成でき、静電気放電時の高電流の伝達に役立ち、同時に、大きな広幅（Ｗ）パターンを形成する時の不均一性を低減させることができる。
たとえば、本開示の一実施例に係るアレイ基板の回路において、第１ＴＦＴ２０１はｎ型ＴＦＴ又はｐ型ＴＦＴ、第２ＴＦＴ２０２はｎ型ＴＦＴ又はｐ型ＴＦＴ、第３ＴＦＴ３０１はｎ型ＴＦＴ又はｐ型ＴＦＴである。たとえば、第１ＴＦＴと第２ＴＦＴはいずれもｎ型ＴＦＴ又はｐ型ＴＦＴであってもよいし、そのうちの一方はｎ型ＴＦＴ、他方はｐ型ＴＦＴであってもよく、ここで特に限定がない。
以下、いくつかの実施例をもって説明する。なお、以下の各実施例では、ｎ型ＴＦＴにおいて、ソースは低レベル、ドレインは高レベルであり、正のゲート電圧（ゲート・ソース間の電圧差は０より大きい）はｎ型ＴＦＴをオンにすることができる。ｐ型ＴＦＴにおいて、ソースは高レベル、ドレインは低レベルであり、負のゲート電圧（ゲート・ソース間の電圧差は０より小さい）はｐ型ＴＦＴをオンにすることができる。ゲートとドレインは電気的に接続されてダイオードを構成する。本開示実施例はそれを例として説明するが、それに制限されない。
実施例１
本実施例はアレイ基板の回路を提供し、図２ａに示すように、第１信号ライン１０に静電気放電を提供する静電気放電回路２０と第１信号ライン１０にテスト信号を提供するテスト回路３０とを備え、静電気放電回路２０は第１ＴＦＴ２０１と第２ＴＦＴ２０２を備え、テスト回路３０は第３ＴＦＴ３０１を備える。
静電気放電回路２０はさらに第２信号ライン２１と第３信号ライン２２を備え、テスト回路３０はさらにテスト信号入力ライン３１を備える。
第１ＴＦＴ２０１は第１ソース２０１１と第１ドレイン２０１２を備え、第１信号ライン１０と第１ドレイン２０１２は電気的に接続され、第２信号ライン２１と第１ソース２０１１は電気的に接続される。
第２ＴＦＴ２０２は第２ソース２０２１と第２ドレイン２０２２を備え、第１信号ライン１０と第２ソース２０２１は電気的に接続され、第３信号ライン２２と第２ドレイン２０２２は電気的に接続される。
第３ＴＦＴ３０１は第３ソース３０１１と第３ドレイン３０１２を備え、第１信号ライン１０と第３ソース３０１１は電気的に接続され、テスト信号入力ライン３１と第３ドレイン３０１２は電気的に接続され、第１ＴＦＴ２０１の第１ドレイン２０１２は第３ＴＦＴ３０１の第３ソース３０１１として共用する。なお、第１信号ライン１０と第３ドレイン３０１２は電気的に接続され、テスト信号入力ライン３１と第３ソース３０１１は電気的に接続され、第１ＴＦＴ２０１の第１ドレイン２０１２は第３ＴＦＴ３０１の第３ドレイン３０１２として共用してもよい。
本実施例に係るアレイ基板の回路は、設計がコンパクトで、信号ラインの負荷を低減させ、静電気放電回路とテスト回路の面積を減少させて、狭額縁化の実現に役立つ。
第１信号ラインに正の静電荷又は負の静電荷が蓄積できる。第１信号ラインの静電荷は第１ＴＦＴによって第２信号ラインへ放出され、又は第２ＴＦＴによって第３信号ラインへ放出される。たとえば、第１信号ラインはアレイ基板におけるデータライン、ゲートライン、クロック信号ライン等であってもよく、ここで特に制限がない。アレイ基板は、たとえば液晶ディスプレイパネル又は有機発光ダイオードディスプレイパネルを構成する１つの基板であり、ここで特に制限がなく、静電気を放出すべき信号ラインを備えればよい。
たとえば、第２信号ライン２１は高レベル信号が印加されるように配置されて、高レベル信号ラインであり、第３信号ライン２２は低レベル信号が印加されるように配置されて、低レベル信号ラインである。第１信号ラインに蓄積した正の静電荷は高レベル信号ラインによって放出され、第１信号ラインに蓄積した負の静電荷は低レベル信号ラインによって放出される。
たとえば、本実施例の一例に係るアレイ基板の回路において、第２信号ライン２１に連続的な高レベル信号を印加し、第３信号ライン２２に連続的な低レベル信号を印加することができるが、それに制限されない。
たとえば、第１ＴＦＴ２０１はｎ型ＴＦＴ、第２ＴＦＴ２０２はｎ型ＴＦＴ、第３ＴＦＴ３０１はｎ型ＴＦＴ又はｐ型ＴＦＴである。
以下、いくつかの場合を挙げ、なお、それらは例示に過ぎず、本実施例はそれらに制限されず、他の形態を採用してもよく、ここで特に制定がない。
たとえば、図２ａに示すように、本実施例の一例に係るアレイ基板の回路において、第１ＴＦＴ２０１はさらに第１ゲート２０１３を備え、第１ゲート２０１３は第１ＴＦＴ２０１の第１ドレイン２０１２に電気的に接続され、第２ＴＦＴ２０２はさらに第２ゲート２０２３を備え、第２ゲート２０２３は第２ＴＦＴ２０２の第２ドレイン２０２２に電気的に接続される。それによって、第１ＴＦＴと第２ＴＦＴはそれぞれダイオードを形成し、回路分布設計を簡素化させることができる。
たとえば、図２ａに示すように、本実施例の一例に係るアレイ基板の回路において、第１ＴＦＴ２０１と第３ＴＦＴ３０１はそれぞれ同一活性層の異なる部分を使用する。この場合には、第１ＴＦＴと第３ＴＦＴは同じタイプであってもよく、たとえば、ともにｎ型ＴＦＴであり、又はともにｐ型ＴＦＴである。それによって、製造プロセスを簡素化させることができる。
たとえば、図２ａに示すように、本実施例の一例に係るアレイ基板の回路において、第１ＴＦＴ２０１はさらに第１活性層２０１４を備え、第２ＴＦＴ２０２はさらに第２活性層２０２４を備え、第３ＴＦＴ３０１はさらに第３活性層３０１４を備え、第１ソース２０１１と第１ドレイン２０１２はそれぞれビアホール５１、５２を介して第１活性層２０１４に電気的に接続され、第２ソース２０２１と第２ドレイン２０２２はそれぞれビアホール５３、５４を介して第２活性層２０２４に電気的に接続され、第３ソース３０１１と第３ドレイン３０１２はそれぞれビアホール５２、５５を介して第３活性層３０１４に電気的に接続される。
たとえば、図２ａに示すように、本実施例の一例に係るアレイ基板の回路において、第１活性層２０１４、第２活性層２０２４及び第３活性層３０１４のうち、少なくとも１つは分離した少なくとも２つのサブ活性層を備える。たとえば、第１活性層２０１４はサブ活性層２０１４１、２０１４２を備え、第２活性層２０２４はサブ活性層２０２４１、２０２４２を備え、第３活性層３０１４はサブ活性層３０１４１、３０１４２を備える。２つの分離したサブ活性層を用いて、並列接続された幅長さ比（Ｗ／Ｌ）が大きな薄膜トランジスタを形成し、静電気放電時の高電流の伝達に役立ち、さらに、大きな広幅（Ｗ）パターンを形成する時の不均一性を低減させることができる。
たとえば、図２ｂ、２ｃに示すように、本実施例の一例に係るアレイ基板の回路において、第１ゲート２０１３、第２ゲート２０２３及び第３ゲート３０１３は第１金属薄膜１００で形成される。たとえば、先ず図２ｂに示す第１金属薄膜１００を形成し、次にパターニングプロセスで図２ｃに示すパターンを形成し、該パターンは、第１ゲート２０１３、第２ゲート２０２３及び第３ゲート３０１３を備える。テスト信号制御ライン３２の第１部分３２１を第３ＴＦＴ３０１の第３ゲート３０１３とする場合、該パターンは第１ゲート２０１３、第２ゲート２０２３及びテスト信号制御ライン３２を備える。
たとえば、図２ｄ、２ｅに示すように、本実施例の一例に係るアレイ基板の回路において、第１ソース２０１１、第１ドレイン２０１２、第２ソース２０２１、第２ドレイン２０２２、第３ソース３０１１及び第３ドレイン３０１２は第２金属薄膜２００で形成される。たとえば、先ず図２ｄに示す第２金属薄膜２００を形成し、次にパターニングプロセスで図２ｅに示すパターンを形成し、該パターンは第１ＴＦＴ２０１の第１ソース２０１１と第１ドレイン２０１２、第２ＴＦＴ２０２の第２ソース２０２１と第２ドレイン２０２２、第３ＴＦＴ３０１の第３ソース３０１１と第３ドレイン３０１２を備える。
たとえば、図２ａ、２ｃに示すように、本実施例の一例に係るアレイ基板の回路において、テスト回路３０はさらにテスト信号制御ライン３２を備え、第３ＴＦＴ３０１はさらに第３ゲート３０１３を備え、テスト信号制御ライン３２の第１部分３２１（図２ｃ参照）は第３ＴＦＴ３０１の第３ゲート３０１３として使用され、それによって、テスト信号制御ライン３２は第３ゲート３０１３と一体形成できる。
たとえば、図２ｅに示すように、本実施例の一例に係るアレイ基板の回路において、テスト信号入力ライン３１の第１部分３１１は第３ＴＦＴ３０１の第３ドレイン３０１２又は第３ソース３０１１として使用される。それにより、テスト信号入力ライン３１は第３ＴＦＴ３０１の第３ドレイン３０１２又は第３ソース３０１１と一体形成され、製造プロセスを簡素化させることができる。
たとえば、図２ｅに示すように、本実施例の一例に係るアレイ基板の回路において、第１信号ライン１０の第１部分１０１は第１ＴＦＴ２０１の第１ドレイン２０１２、第２信号ライン２１の第１部分２１１は第１ＴＦＴ２０１の第１ソース２０１１として使用される。それによって、第１信号ライン１０は第１ＴＦＴ２０１の第１ドレイン２０１２と一体形成され、第２信号ライン２１は第１ＴＦＴ２０１の第１ソース２０１１と一体形成され、製造プロセスを簡素化させることができる。
たとえば、図２ｅに示すように、本実施例の一例に係るアレイ基板の回路において、第１信号ライン１０の第２部分１０２は第２ＴＦＴ２０２の第２ソース２０２１、第３信号ライン２２の第１部分２２１は第２ＴＦＴ２０２の第２ドレイン２０２２として使用される。それによって、第１信号ライン１０は第２ＴＦＴ２０２の第２ソース２０２１と一体形成され、第３信号ライン２２は第２ＴＦＴ２０２の第２ドレイン２０２２と一体形成され、製造プロセスを簡素化させることができる。
たとえば、図２ｅに示すように、本実施例の一例に係るアレイ基板の回路において、第１信号ライン１０、第２信号ライン２１及び第３信号ライン２２は同一層に設置された部分（図２ｅに示すものは同一層に設置された部分である）を備え、第１信号ライン１０、第２信号ライン２１及び第３信号ライン２２の同一層に設置された部分も第２金属薄膜２００で形成される。
なお、図２ｆに示すように、本開示実施例において、第１信号ライン、第２信号ライン、第３信号ライン及び他の信号ラインの間に交差部分がある場合、そのうち一本の信号ラインを交差箇所で切断することができ、他の導電層に接続部６０が設置され、該接続部６０の両端が絶縁層のビアホールを介して切断した信号ラインの両端に電気的に接続される。たとえば、接続部６０は第１金属薄膜１００で形成されてもよい。すなわち、接続部６０、第１ゲート２０１３、第２ゲート２０２３及び第３ゲート３０１３は同一層に形成され、テスト信号制御ライン３２の第１部分３２１を第３ＴＦＴ３０１の第３ゲート３０１３とする場合、接続部６０、第１ゲート２０１３、第２ゲート２０２３及びテスト信号制御ライン３２は同一層に形成される。
たとえば、本実施例の一例に係るアレイ基板の回路において、第１ＴＦＴ２０１、第２ＴＦＴ２０２及び第３ＴＦＴ３０１の少なくとも１つはデュアルゲートＴＦＴである。デュアルゲートＴＦＴの設置によって、正常動作状態時のＴＦＴのリーク電流を低減させることにより、信号クロストークによる表示不良を改善する。勿論、デュアルゲートＴＦＴを使用しなくてもよく、ここで特に限定がない。
たとえば、本実施例の一例に係るアレイ基板の回路において、第１ＴＦＴ２０１と第２ＴＦＴ２０２がデュアルゲートＴＦＴであって、ダイオード接続を形成する場合、回路構造の模式図は図２ｇに示される。第１ＴＦＴ２０１、第２ＴＦＴ２０２及び第３ＴＦＴ３０１がいずれもデュアルゲートＴＦＴではなく、第１ＴＦＴ２０１と第２ＴＦＴ２０２がダイオード接続を形成する場合、平面模式図は図２ｈに示され、回路構造模式図は図２ｉに示される。
たとえば、本実施例の一例では、アレイ基板は表示領域と表示領域外に位置する周辺領域を備え、アレイ基板の周辺回路は周辺領域に設置される。たとえば、周辺領域は表示領域の少なくとも一側に位置してもよく、又は周辺領域は表示領域を囲んで設置されてもよい。たとえば、表示領域内にさらにＴＦＴとＴＦＴドレインに電気的に接続された画素電極等が設置されてもよく、ここで詳細な説明を省略する。
たとえば、本実施例は、さらにアレイ基板の回路の製造方法を提供し、該方法は、
（１）ベース基板００１上にバファー層００２を形成するステップと、
（２）バファー層００２上に、第１活性層２０１４、第２活性層２０２４、第３活性層３０１４のパターンを備える半導体層００３を形成するステップと、
（３）半導体層００３上にゲート絶縁層００４を形成するステップと、
（４）ゲート絶縁層００４上に接続部６０、第１ゲート２０１３、第２ゲート２０２３及び第３ゲート３０１３のパターンを形成し、テスト信号制御ライン３２の第１部分を第３ゲートとする場合、ゲート絶縁層に第１ゲート２０１３、第２ゲート２０２３及びテスト信号制御ライン３２のパターンを形成するステップと、
（５）層間絶縁層を形成するステップと、
（６）ゲート絶縁層００４と層間絶縁層にビアホールを形成するステップと、
（７）第１ソース２０１１、第１ドレイン２０１２、第２ソース２０２１、第２ドレイン２０２２、第３ソース３０１１、第３ドレイン３０１２、第１信号ライン、第２信号ライン及び第３信号ラインの同一層に設置された部分のパターンを形成するステップとを含み、第１ソース２０１１と第１ドレイン２０１２はそれぞれビアホールを介して第１活性層２０１４に電気的に接続され、第２ソース２０２１と第２ドレイン２０２２はそれぞれビアホールを介して第２活性層２０２４に電気的に接続され、第３ソース３０１１と第３ドレイン３０１２はそれぞれビアホールを介して第３活性層３０１４に電気的に接続され、且つ、第１信号ライン、第２信号ライン及び第３信号ラインの切断部分はそれぞれビアホールを介して対応位置での接続部６０に電気的に接続される（図２ｅ、２ｆ参照）。
別の一例では、図２ｋに示すように、第１ソース２０１１、第１ドレイン２０１２、第２ソース２０２１、第２ドレイン２０２２、第３ソース３０１１、第３ドレイン３０１２、第１ゲート２０１３、第２ゲート２０２３及び第３ゲート３０１３は同一層に形成されてもよい。
たとえば、本実施例の一例に係るアレイ基板の回路の断面図は図２ｊ、２ｋに示される。なお、図２ｊ、２ｋは一例に過ぎず、限定するものではなく、他の構造を有するアレイ基板の回路を形成してもよい。たとえば、ゲートは半導体層よりも先に形成されてもよい。
たとえば、バファー層は、窒化ケイ素、酸化ケイ素、又は酸化ケイ素と窒化ケイ素の二層フィルムを備える。
たとえば、半導体層の材質は、アモルファスシリコン（ａ−Ｓｉ）、多結晶シリコン（ｐ−Ｓｉ）、金属酸化物半導体材料等を含み、ｐ−Ｓｉは低温多結晶シリコンを含み、金属酸化物半導体はＺｎＯ、ＩＧＯ、ＩＧＺＯ等を含む。
たとえば、ゲート絶縁層は窒化ケイ素と酸化ケイ素を含み、単層構造であっても、酸化ケイ素／窒化ケイ素等の多層構造であってもよい。
たとえば、層間絶縁層は、窒化ケイ素等の無機物を使用してもよいし、樹脂等の有機物を使用してもよい。
たとえば、第１ゲート、第２ゲート、第３ゲート、第１ソース、第１ドレイン、第２ソース、第２ドレイン、第３ソース、第３ドレイン、第１信号ライン、第２信号ライン、第３信号ラインはいずれもＣｕ、Ａｌ、Ｍｏ、Ｔｉ、Ｃｒ、Ｗ等の金属材料で製造されてもよいし、これら材料の合金で製造されてもよく、単層構造であってもよいし、Ｍｏ／Ａｌ／Ｍｏ、Ｔｉ／Ａｌ／Ｔｉ、Ｔｉ／Ｃｕ／Ｔｉ、Ｍｏ／Ｃｕ／Ｔｉ等の多層構造であってもよい。
たとえば、バファー層、ゲート絶縁層は、プラズマ強化化学気相成長（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＰＥＣＶＤ）方法で形成できる。
なお、上記したアレイ基板の回路における各素子／部材の材質の説明は一例に過ぎず、限定するものではなく、他の適切な材質を使用してもよく、ここで特に限定がない。本開示のアレイ基板の回路の製造方法は上記した方法に制限されない。
実施例２
本実施例は、アレイ基板の回路を提供し、第１ＴＦＴ２０１はｐ型ＴＦＴ、第２ＴＦＴ２０２はｐ型ＴＦＴ、第２信号ライン２１は低レベル信号が印加されるように配置されて、低レベル信号ラインであり、第３信号ライン２２は高レベル信号が印加されるように配置されて、高レベル信号ラインである以外、実施例１と同様である。同様の部分は実施例１の説明を参照する。
実施例３
本実施例は、アレイ基板の回路を提供し、図３に示すように、
（１）第１ＴＦＴ２０１はｐ型ＴＦＴ、第２ＴＦＴ２０２はｐ型ＴＦＴであり、
（２）実施例１の第１ソースは本実施例の第１ドレイン、実施例１の第１ドレインは本実施例の第１ソース、実施例１の第２ソースは本実施例の第２ドレイン、実施例１の第２ドレインは本実施例の第２ソースである以外、実施例１と同様である。
同様の部分は実施例１の説明を参照する。なお、同様に、第２信号ライン２１は高レベル信号が印加されるように配置されて、高レベル信号ラインであり、第３信号ライン２２は低レベル信号が印加されるように配置されて、低レベル信号ラインである。
実施例４
本実施例は、アレイ基板の回路を提供し、第１ＴＦＴ２０１はｎ型ＴＦＴ、第２ＴＦＴ２０２はｎ型ＴＦＴであり、第２信号ライン２１は低レベル信号が印加されるように配置されて、低レベル信号ラインであり、第３信号ライン２２は高レベル信号が印加されるように配置されて、高レベル信号ラインである以外、実施例３と同様である。同様の部分は実施例３の説明を参照する。
実施例５
本実施例は、アレイ基板の回路を提供し、図４に示すように、
（１）第２ＴＦＴ２０２はｐ型ＴＦＴであり、
（２）実施例１の第２ソースは本実施例の第２ドレイン、実施例１の第２ドレインは本実施例の第２ソースである以外、実施例１と同様である。
同様の部分は実施例１の説明を参照する。たとえば、同様に、第１ＴＦＴ２０１はｎ型ＴＦＴであり、第２信号ライン２１は高レベル信号が印加されるように配置されて、高レベル信号ラインであり、第３信号ライン２２は低レベル信号が印加されるように配置されて、低レベル信号ラインである。
実施例６
本実施例は、アレイ基板の回路を提供し、第１ＴＦＴ２０１はｐ型ＴＦＴ、第２ＴＦＴ２０２はｎ型ＴＦＴであり、第２信号ライン２１は低レベル信号が印加されるように配置されて、低レベル信号ラインであり、第３信号ライン２２は高レベル信号が印加されるように配置されて、高レベル信号ラインである以外、実施例５と同様である。同様の部分は実施例５の説明を参照する。
実施例７
本実施例は、アレイ基板の回路を提供し、図５に示すように、
（１）第１ＴＦＴ２０１はｐ型ＴＦＴであり、
（２）実施例１の第１ソースは本実施例の第１ドレイン、実施例１の第１ドレインは本実施例の第１ソースである以外、実施例１と同様である。
同様の部分は実施例１の説明を参照する。なお、同様に、第２ＴＦＴ２０２はｎ型ＴＦＴであり、第２信号ライン２１は高レベル信号が印加されるように配置されて、高レベル信号ラインであり、第３信号ライン２２は低レベル信号が印加されるように配置されて、低レベル信号ラインである。
実施例８
本実施例は、アレイ基板の回路を提供し、第１ＴＦＴ２０１はｎ型ＴＦＴ、第２ＴＦＴ２０２はｐ型ＴＦＴであり、第２信号ライン２１は低レベル信号が印加されるように配置されて、低レベル信号ラインであり、第３信号ライン２２は高レベル信号が印加されるように配置されて、高レベル信号ラインである以外、実施例７と同様である。同様の部分は実施例７の説明を参照する。
なお、
（１）本開示実施例において、パターンを形成するパターニング又はパターニングプロセスは、リソグラフィプロセスのみを含んでもよく、又はリソグラフィプロセス及びエッチングステップを含んでもよく、又はプリント、インクジェット等の所定のパターンを形成する他のプロセスを含んでもよく、ここで特に限定がない。リソグラフィプロセスとは、成膜、露光、現像等の工程を含み、フォトレジスト、マスク、露光器等を用いてパターンを形成するものである。
（２）本開示実施例において、「同一層」とは、同一成膜プロセスで特定パターンを形成するための膜層を形成し、次に同一マスクを用いて一次パターニングプロセスで形成される層構造である。特定パターンの相違に応じて、一次パターニングプロセスは複数回の露光、現像又はエッチングプロセスを含む可能性があり、形成される層構造における特定パターンは連続的なものであっても、非連続的なものであってもよく、これら特定パターンは異なる高さ又は異なる厚さを有する場合もある。
（３）本開示実施例の図面は、本開示実施例に関する構造のみに関し、他の構造は、通常の設計を参照すればよい。
（４）分かりやすくするために、本開示実施例を説明する図面において、層又は領域の厚さは拡大されている。なお、たとえば層、膜、領域又は基板のような素子は、別の素子の「上」又は「下」に位置する場合、該素子は別の素子の「上」又は「下」に「直接」位置してもよく、中間素子が存在してもよい。
（５）矛盾のない場合、本開示実施例と実施例における特徴を組み合わせてもよい。
（６）明細書及び図面において、特別に定義しない場合、同じ符号は同一素子／部材を示す。
以上は、本開示の実施形態に過ぎず、本開示の保護範囲はそれに制限されず、当業者であれば、本開示の技術範囲を脱逸せずに想到し得る変化又は置換はすべて本開示の保護範囲内に含まれる。したがって、本開示の保護範囲は請求項の保護範囲を基準にする。
本特許出願は、２０１６年４月２６日に提出した中国特許出願第２０１６２０３６３２１７．３号の優先権を主張し、ここで、上記中国特許出願の全内容は援用により本願の一部として組み入れる。
１２３ アレイ基板の回路
０１０ 表示領域
０２０ 周辺領域
０８ データライン
０９ ゲートライン
８９ 画素領域
１０ 第１信号ライン
２０ 静電気放電回路
３０ テスト回路
２３ 共用部分
２０１ 第１ＴＦＴ
２０２ 第２ＴＦＴ
３０１ 第３ＴＦＴ
２１ 第２信号ライン
２２ 第３信号ライン
３１ テスト信号入力ライン
３２ テスト信号制御ライン
２０１１ 第１ソース
２０１２ 第１ドレイン
２０１３ 第１ゲート
２０１４ 第１活性層
２０１４１、２０１４２ サブ活性層
２０２１ 第２ソース
２０２２ 第２ドレイン
２０２３ 第２ゲート
２０２４ 第２活性層
２０２４１、２０２４２ サブ活性層
３０１１ 第３ソース
３０１２ 第３ドレイン
３０１３ 第３ゲート
３０１４ 第３活性層
３０１４１、３０１４２ サブ活性層
５１、５２、５３、５４、５５、５７、５８ ビアホール
１００ 第１金属薄膜
２００ 第２金属薄膜
６０ 接続部
３１１ テスト信号入力ラインの第１部分
３２１ テスト信号制御ラインの第１部分
１０１ 第１信号ラインの第１部分
１０２ 第１信号ラインの第２部分
２２１ 第３信号ラインの第１部分
００１ ベース基板
００２ バファー層
００３ 半導体層
００４ ゲート絶縁層

Claims (19)

  1. アレイ基板の回路であって、第１信号ラインに静電気放電を提供する静電気放電回路と、前記第１信号ラインにテスト信号を提供するテスト回路とを備え、前記静電気放電回路と前記テスト回路は共用部分を有し、
    前記静電気放電回路は、第１薄膜トランジスタと第２薄膜トランジスタを備え、前記テスト回路は第３薄膜トランジスタを備え、前記第１薄膜トランジスタと前記第３薄膜トランジスタは前記共用部分を有し、又は、前記第２薄膜トランジスタと前記第３薄膜トランジスタは前記共用部分を有し、
    前記第１薄膜トランジスタと前記第３薄膜トランジスタはそれぞれ同一活性層の異なる部分を使用するアレイ基板の回路。
  2. 前記静電気放電回路は第２信号ラインと第３信号ラインを備え、前記テスト回路はさらにテスト信号入力ラインを備え、
    前記第１薄膜トランジスタは第１ソースと第１ドレインを備え、前記第１信号ラインと前記第２信号ラインの一方は前記第１ドレインに電気的に接続され、他方は前記第１ソースに電気的に接続され、
    前記第２薄膜トランジスタは第２ソースと第２ドレインを備え、前記第１信号ラインと前記第３信号ラインの一方は前記第２ソースに電気的に接続され、他方は前記第２ドレインに電気的に接続され、
    前記第３薄膜トランジスタは第３ソースと第３ドレインを備え、前記第１信号ラインと前記テスト信号入力ラインの一方は前記第３ソースに電気的に接続され、他方は前記第３ドレインに電気的に接続され、前記共用部分は、前記第１薄膜トランジスタの前記第１ドレイン又は前記第１ソースが前記第３薄膜トランジスタの前記第３ソース又は前記第３ドレインとして共用する請求項１に記載のアレイ基板の回路。
  3. 前記第２信号ラインと前記第３信号ラインの一方は高レベル信号が印加されるように配置され、他方は低レベル信号が印加されるように配置される請求項２に記載のアレイ基板の回路。
  4. 前記第２信号ラインと前記第３信号ラインは等レベル信号が印加されるように配置される請求項２に記載のアレイ基板の回路。
  5. 前記第１薄膜トランジスタと前記第２信号ラインは、前記第１信号ラインに蓄積した正の静電荷を放出するように配置され、前記第２薄膜トランジスタと前記第３信号ラインは、前記第１信号ラインに蓄積した負の静電荷を放出するように配置され、又は、前記第１薄膜トランジスタと前記第２信号ラインは前記第１信号ラインに蓄積した負の静電荷を放出するように配置され、前記第２薄膜トランジスタと前記第３信号ラインは前記第１信号ラインに蓄積した正の静電荷を放出するように配置される請求項２に記載のアレイ基板の回路。
  6. 前記第１信号ラインは第１部分を備え、前記第２信号ラインは第１部分を備え、前記第１信号ラインの第１部分と前記第２信号ラインの第１部分の一方は前記第１薄膜トランジスタの前記第１ドレインとし、他方は前記第１薄膜トランジスタの前記第１ソースとして使用される請求項２に記載のアレイ基板の回路。
  7. 前記第１薄膜トランジスタはさらに第１ゲートを備え、前記第１ゲートは前記第１薄膜トランジスタの前記第１ドレイン又は前記第１ソースに電気的に接続され、前記第２薄膜トランジスタはさらに第２ゲートを備え、前記第２ゲートは前記第２薄膜トランジスタの前記第２ドレイン又は前記第２ソースに電気的に接続される請求項２に記載のアレイ基板の回路。
  8. 前記第１薄膜トランジスタ、前記第２薄膜トランジスタ及び前記第３薄膜トランジスタの少なくとも１つはデュアルゲート薄膜トランジスタである請求項２に記載のアレイ基板の回路。
  9. 前記テスト信号入力ラインは第１部分を備え、前記テスト信号入力ラインの第１部分は前記第３薄膜トランジスタの前記第３ドレイン又は前記第３ソースとして使用される請求項２に記載のアレイ基板の回路。
  10. 前記第１信号ラインは第２部分を備え、前記第３信号ラインは第１部分を備え、前記第１信号ラインの第２部分と前記第３信号ラインの第１部分の一方は前記第２薄膜トランジスタの前記第２ソースとし、他方は前記第２薄膜トランジスタの前記第２ドレインとして使用される請求項２に記載のアレイ基板の回路。
  11. 前記テスト回路はさらにテスト信号制御ラインを備え、前記テスト信号制御ラインは第１部分を備え、前記第３薄膜トランジスタはさらに第３ゲートを備え、前記テスト信号制御ラインの第１部分は前記第３薄膜トランジスタの第３ゲートとして使用される請求項２に記載のアレイ基板の回路。
  12. 前記第１薄膜トランジスタはさらに第１ゲートを備え、前記第２薄膜トランジスタはさらに第２ゲートを備え、前記第３薄膜トランジスタはさらに第３ゲートを備え、前記第１ゲート、前記第２ゲート及び前記第３ゲートは同じ金属薄膜で形成される請求項１−１１のいずれか１項に記載のアレイ基板の回路。
  13. 前記第１ソース、前記第１ドレイン、前記第２ソース、前記第２ドレイン、前記第３ソース及び前記第３ドレインは同じ金属薄膜で形成される請求項２−１１のいずれか１項に記載のアレイ基板の回路。
  14. 前記第１信号ライン、前記第２信号ライン及び前記第３信号ラインは同一層に設置された部分を備え、前記第１信号ライン、前記第２信号ライン及び前記第３信号ラインの前記同一層に設置された部分は前記同じ金属薄膜で形成される請求項１３に記載のアレイ基板の回路。
  15. 前記第１薄膜トランジスタはさらに第１活性層を備え、前記第２薄膜トランジスタはさらに第２活性層を備え、前記第３薄膜トランジスタはさらに第３活性層を備え、前記第１活性層、前記第２活性層及び前記第３活性層のうち少なくとも１つは分離した少なくとも２つのサブ活性層を備える請求項１−１１のいずれか１項に記載のアレイ基板の回路。
  16. 前記第１薄膜トランジスタはｎ型薄膜トランジスタ又はｐ型薄膜トランジスタであり、前記第２薄膜トランジスタはｎ型薄膜トランジスタ又はｐ型薄膜トランジスタであり、前記第３薄膜トランジスタはｎ型薄膜トランジスタ又はｐ型薄膜トランジスタである請求項１−１１のいずれか１項に記載のアレイ基板の回路。
  17. 前記第１信号ラインはデータライン又はゲートラインを備える請求項１−１６のいずれか１項に記載のアレイ基板の回路。
  18. 請求項１−１７のいずれか１項に記載のアレイ基板の回路を備えるアレイ基板。
  19. 請求項１８に記載のアレイ基板を備える表示装置。
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