CN205121122U - 一种测试元件组、阵列基板及显示装置 - Google Patents
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Abstract
本实用新型提供一种测试元件组、阵列基板及显示装置，该测试元件组包括多个待测试元件以及多个用于对所述待测试元件进行测试的测试电极，每一所述待测试元件与至少两个所述测试电极连接，其中，所述多个测试电极中包括至少一个测试电极，由至少两个待测试元件共用。本实用新型可减少测试电极的个数，降低测试成本以及测试元件组占用的空间，同时，对共用测试电极的不同待测试元件进行测试时，无需移动测试装置与共用测试电极的连接，降低了测试时间，提高了测试的时效性。
Description
技术领域
本实用新型涉及显示技术领域，尤其涉及一种测试元件组、阵列基板及显示装置。
背景技术
一般在显示面板的产品制造阶段，为监控显示面板的有效显示区(AA区，ActiveArea)的特性值，会在显示面板的非显示区域设计一些TEG(测试元件组)，这些测试元件组用于监控显示面板中的薄膜晶体管、静电放电保护电路等各种元件的特性。
如图1所示，是现有的一阵列基板上的测试元件组的结构示意图，该测试元件组包括多个待测试元件以及多个用于对所述待测试元件进行测试的测试电极，其中，待测试元件包括：薄膜晶体管101、薄膜晶体管102以及二极管静电放电保护电路103、104和105，其中，薄膜晶体管101的沟道方向与薄膜晶体管102的沟道方向相互垂直，薄膜晶体管101对应三个测试电极201、202和203，薄膜晶体管102对应三个测试电极204、205和206，二极管静电放电保护电路103对应两个测试电极207和208、二极管静电放电保护电路104对应两个测试电极209和210，二极管静电放电保护电路105对应两个测试电极211和212。
上述测试元件组存在以下问题：每一待测试元件均对应至少两个独立的测试电极，测试成本较高，且占用较多的空间，此外，在对多个待测试元件进行测试时，由于每个待测试元件均对应不同的测试电极，因而需要不断地更换测试装置的测试位置再进行测试，较为费时。
实用新型内容
有鉴于此，本实用新型提供一种测试元件组、阵列基板及显示装置，以解决现有的测试元件组测试成本高，占用空间大，且测试过程费时的问题。
为解决上述技术问题，本实用新型提供一种测试元件组，包括多个待测试元件以及多个用于对所述待测试元件进行测试的测试电极，每一所述待测试元件与至少两个所述测试电极连接，所述多个测试电极中包括至少一个测试电极，由至少两个待测试元件共用。
优选地，所述待测试元件包括：第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管的沟道方向和第二薄膜晶体管的沟道方向相互垂直，所述第一薄膜晶体管和第二薄膜晶体管的栅电极、源电极和漏电极均连接一测试电极，且所述第一薄膜晶体管与第二薄膜晶体管共用至少一个测试电极。
优选地，所述第一薄膜晶体管的栅电极与第二薄膜晶体管的栅电极共用第一测试电极。
优选地，所述第一测试电极与所述第一薄膜晶体管和第二薄膜晶体管的栅电极同层同材料设置。
优选地，所述第一薄膜晶体管的源电极和漏电极中的一个电极，与所述第二薄膜晶体管的源电极和漏电极中的一个电极，共用第二测试电极。
优选地，所述第二测试电极与所述第一薄膜晶体管和所述第二薄膜晶体管的源电极和漏电极同层同材料设置。
优选地，所述待测试元件包括：至少两个二极管静电放电保护电路，每一所述二极管静电放电保护电路均连接两个测试电极，且至少具有一个测试电极，由至少两个二极管静电放电保护电路共用。
优选地，所述待测试元件包括：至少一个薄膜晶体管和至少一个二极管静电放电保护电路，每一所述薄膜晶体管的栅电极、源电极和漏电极均连接有一测试电极，每一所述二极管静电放电保护电路连接两个测试电极，且具有至少一个测试电极，由至少一个薄膜晶体管和至少一个二极管静电放电保护电路共用。
优选地，所述薄膜晶体管和所述二极管静电放电保护电路的测试电极与所述薄膜晶体管的源电极、漏电极或栅电极同层同材料设置。
本实用新型还提供一种阵列基板，包括形成在所述阵列基板的非显示区域的测试元件组，所述测试元件组为上述测试元件组。
本实用新型还提供一种显示装置，包括上述阵列基板。
本实用新型还提供一种测试元件组的制作方法，用于制作上述测试元件组。
本实用新型的上述技术方案的有益效果如下：
测试元件组中存在至少一个测试电极，由至少两个待测试元件共用，因而，可减少测试电极的个数，降低了测试成本以及测试元件组占用的空间，同时，对共用测试电极的不同待测试元件进行测试时，无需移动测试装置与共用测试电极的连接，降低了测试时间，提高了测试的时效性。
附图说明
图1为现有的一阵列基板上的测试元件组的结构示意图；
图2-图14为本实用新型一实施例的阵列基板的制作方法示意图；
图15为采用图2-图14制作的阵列基板的正视图。
具体实施方式
为解决现有的测试元件组测试成本高，占用空间大，且测试过程费时的问题，本实用新型提供一种测试元件组，包括多个待测试元件以及多个用于对所述待测试元件进行测试的测试电极，每一所述待测试元件与至少两个所述测试电极连接，其中，所述多个测试电极中包括至少一个测试电极，由至少两个待测试元件共用。
由于存在至少一个测试电极，由至少两个待测试元件共用，因而，可减少测试电极的个数，降低了测试成本以及测试元件组占用的空间，同时，对共用测试电极的不同待测试元件进行测试时，无需移动测试装置与共用测试电极的连接，降低了测试时间，提高了测试的时效性。
上述待测试元件可以包括：薄膜晶体管。
在本实用新型的一实施例中，所述待测试元件可以包括：第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管的沟道方向和第二薄膜晶体管的沟道方向相互垂直，所述第一薄膜晶体管和第二薄膜晶体管的栅电极、源电极和漏电极均连接一测试电极，且所述第一薄膜晶体管与第二薄膜晶体管共用至少一个测试电极。
所述第一薄膜晶体管的栅电极可以与第二薄膜晶体管的栅电极共用第一测试电极。
优选地，所述第一测试电极与所述第一薄膜晶体管和第二薄膜晶体管的栅电极同层同材料设置，通过一次构图工艺形成，从而可降低制作成本。
所述第一薄膜晶体管的源电极和漏电极中的一个电极，可以与所述第二薄膜晶体管的源电极和漏电极中的一个电极，共用第二测试电极。
即：所述第一薄膜晶体管的源电极可以与所述第二薄膜晶体管的源电极共用第二测试电极；或者，
所述第一薄膜晶体管的源电极可以与所述第二薄膜晶体管的漏电极共用第二测试电极；或者，
所述第一薄膜晶体管的漏电极可以与所述第二薄膜晶体管的源电极共用第二测试电极；或者，
所述第一薄膜晶体管的漏电极可以与所述第二薄膜晶体管的漏电极共用第二测试电极。
优选地，所述第二测试电极与所述第一薄膜晶体管和所述第二薄膜晶体管的源电极和漏电极同层同材料设置，通过一次构图工艺形成，从而可降低制作成本。
上述实施例中，测试元件组包括第一薄膜晶体管和第二薄膜晶体管，第一薄膜晶体管和第二薄膜晶体管可共用一个或两个测试电极。
在本实用新型的另一实施例中，所述待测试元件可以包括：至少两个二极管静电放电保护电路，每一所述二极管静电放电保护电路均连接两个测试电极，且至少具有一个测试电极，由至少两个二极管静电放电保护电路共用。
举例来说，所述待测试元件可以包括两个二极管静电放电保护电路，该两个二极管静电放电保护电路可以共用一个测试电极。
在本实用新型的另一实施例中，所述待测试元件可以包括：至少一个薄膜晶体管和至少一个二极管静电放电保护电路，每一所述薄膜晶体管的栅电极、源电极和漏电极均连接有一测试电极，每一所述二极管静电放电保护电路连接两个测试电极，且具有至少一个测试电极，由至少一个薄膜晶体管和至少一个二极管静电放电保护电路共用。
优选地，所述薄膜晶体管和所述二极管静电放电保护电路的测试电极与所述薄膜晶体管的源电极、漏电极或栅电极同层同材料设置，通过一次构图工艺形成，从而可降低制作成本。
本实用新型还提供一种阵列基板，包括形成在所述阵列基板的非显示区域的测试元件组，所述测试元件组为上述任一实施例所述的测试元件组。
本实用新型还提供一种显示装置，包括上述阵列基板。
本实用新型还提供一种测试元件组的制作方法，用于制作上述任一实施例中的测试元件组。
下面将结合附图和实施例，对本实用新型的具体实施方式作进一步详细描述。以下实施例用于说明本实用新型，但不用来限制本实用新型的范围。
请参考图2-图14，为本实用新型一实施例的阵列基板的制作方法示意图，所述方法包括以下步骤：
步骤11：提供一基板(substrate)301，并对基板301进行清洗处理。基板301由玻璃等透明材料构成。然后，利用PECVD(等离子体增强化学气相沉积法)方法在基板301上形成一缓冲层(buffer)302和一非晶硅薄膜(a-si)303a，如图2所示。所述缓冲层302可以是由氧化硅或氮化硅形成的单一层，或者由氧化硅和氮化硅形成的复合层，若为复合层，氧化硅厚度为50-100纳米，氮化硅厚度为100-300纳米，非晶硅薄膜厚度为40-50纳米；接着将基板301送往高温炉中进行处理，以达到脱氢(减少非晶硅薄膜中氢的含量)的目的，一般将氢的含量控制在2％以内。
步骤12：把上述基板进行准分子激光退火(ELA)处理，使非晶硅薄膜303a转变多晶硅薄膜303b；在多晶硅薄膜303b上涂覆光刻胶，并藉由掩膜版，对光刻胶进行曝光显影形成光刻胶图形401，如图3所示。
步骤13：利用刻蚀的方法进行多晶硅薄膜303b的刻蚀，最后再利用Striper(剥离机)将光刻胶剥离，形成有源层303的图形，如图4所示。
步骤14：利用PECVD的方式沉积栅电极绝缘层(GILayer)304，如图5所示。
步骤15：利用溅射(Sputter)工艺沉积栅金属薄膜(GateLayer)305a，如图6所示。
步骤16：在栅金属薄膜305a上涂覆光刻胶，再藉由掩膜版对光刻胶进行曝光显影形成光刻胶图形402，并利用蚀刻工艺进行栅金属薄膜305a的蚀刻，最后再利用Striper将光刻胶剥离，形成栅金属层305的图形，如图7和图8所示。
步骤17：利用PECVD工艺沉积内部介质层薄膜306a，在内部介质层薄膜306a沉积完成后，在内部介质层薄膜306a上涂覆光刻胶，并藉由掩膜版，对光刻胶进行曝光显影形成光刻胶的图形403，并利用蚀刻工艺进行内部介质层薄膜306a的蚀刻，最后再利用Striper将光刻胶剥离，最终形成内部介质层306的图形，如图9～11所示。
步骤18：利用溅射(Sputter)工艺沉积源漏金属薄膜307a，如图12所示。在源漏金属薄膜307a上涂覆光刻胶，再藉由掩膜版对光刻胶进行曝光显影形成光刻胶的图形404，如图13所示。
步骤19：利用刻蚀工艺进行源漏金属薄膜307a的刻蚀，最后再利用Striper将光刻胶胶剥离，最终形成源漏金属层307的图形，如图14所示。
请参考图15，图15为采用图2-图14制作的阵列基板的正视图，从图15中可以看出，本实施例的测试元件组包括：第一薄膜晶体管501，第二薄膜晶体管502，二极管静电放电保护电路503，二极管静电放电保护电路504，二极管静电放电保护电路505。
其中，第一薄膜晶体管501与三个测试电极506、507、508连接，栅电极、源电极和漏电极分别连接一个测试电极。第二薄膜晶体管502与三个测试电极507、508、509连接，栅电极、源电极和漏电极分别连接一个测试电极。
第一薄膜晶体管501沟道方向和第二薄膜晶体管502的沟道方向相互垂直，从图15中可以看出，第一薄膜晶体管501的栅电极和第二薄膜晶体管502的栅电极共用测试电极507，第一薄膜晶体管501的源电极和漏电极中的一个电极，与第二薄膜晶体管502的源电极和漏电极中的一个电极，共用测试电极508。
二极管静电放电保护电路503与两个测试电极506、507连接，其两个电极分别连接一测试电极。二极管静电放电保护电路504与两个测试电极507、508连接，其两个电极分别连接一测试电极。二极管静电放电保护电路505与两个测试电极508、509连接，其两个电极分别连接一测试电极。
从图15中可以看出，二极管静电放电保护电路503与第一薄膜晶体管501共用测试电极506，并与二极管静电放电保护电路504共用测试电极507。
二极管静电放电保护电路504除了与二极管静电放电保护电路503共用测试电极507，还与二极管静电放电保护电路505共用测试电极508。
二极管静电放电保护电路505除了与二极管静电放电保护电路504共用测试电极508，还与第二薄膜晶体管502共用测试电极509。
其中，测试电极506、508和509与第一薄膜晶体管501和第二薄膜晶体管502的源电极和漏电极均位于源漏金属层307，即同层同材料设置，通过一次构图工艺形成，以降低制作成本。测试电极507与第一薄膜晶体管501和第二薄膜晶体管502的栅电极均位于栅金属层305，即同层同材料设置，通过一次构图工艺形成，以降低制作成本。而，图15中的303为有源层。306为内部介质层。上述实施例可监控沟道方向相互垂直的两薄膜晶体管的特性，同时，可监控不同二极管静电放电保护电路的能力。且，每一测试电极均至少由两个待测试元件共用，因而，可减少测试电极的个数，降低了测试成本以及测试元件组占用的空间。
当采用测试装置对上述测试元件组进行测试时，可采用以下方法测试：
薄膜晶体管501的测试：将测试装置上的三个分别探针置于测试电极506、测试电极507以及测试电极508上，并对测试电极506和测试电极507施加电信号，依据从测试电极508处接收到的信号，测试薄膜晶体管501的特性；同时，也可对测试电极508施加电信号，依据从测试电极506处接收到的信号，测试薄膜晶体管501的特性；
薄膜晶体管502的测试：当测试完薄膜晶体管501之后，将测试装置上的与测试电极506连接的探针移动到测试电极509上，而与测试电极507、508连接的探测的位置不动，并对测试电极509和测试电极507施加电信号，依据从测试电极508处接收到的信号，测试薄膜晶体管502的特性；同时，也可对测试电极508施加电信号，依据从测试电极509处接收到的信号，测试薄膜晶体管502的特性；
也就是说，当通过测试装置连续测试薄膜晶体管501和502时，只需要移动一个探测的位置均可，其余两个探测无需移动，从而节省了测试时间。
二极管静电放电保护电路505的测试：当测试完薄膜晶体管502之后，可将置于测试电极507、508和509上的探测不移动，对测试电极508或者509其中之一施加电信号，从而测试二极管静电放电保护电路505的性能。对于测试电极507上的探针，只需不施加电信号即可。
二极管静电放电保护电路504的测试：当测试完二极管静电放电保护电路505之后，可将置于测试电极507、508和509上的探测不移动，对测试电极507或者508其中之一施加电信号，从而测试二极管静电放电保护电路504的性能。对于测试电极509上的探针，只需不施加电信号即可。
二极管静电放电保护电路503的测试：当测试完二极管静电放电保护电路504之后，可将置于测试电极507上的探测不移动，将置于测试电极508或509上的探针移动到测试电极506上，对测试电极506或者507其中之一施加电信号，从而测试二极管静电放电保护电路503的性能。
从上述过程可以看出，当通过测试装置测试图15中的测试元件组时，对探针的移动次数非常之少，极大地节省了测试时间。即，对共用测试电极的不同待测试元件进行测试时，无需移动测试装置与共用测试电极的连接，降低了测试时间，提高了测试的时效性，有助于在前段工艺执行时即时发现不良，大大减少成本上的浪费，于此同时，藉由测试工艺不良的同时，更可以藉由测试元件组的状况，提供工艺稳定度的程度与工艺能力的参考指标，对于监控与改善工艺的情况，将有显著的帮助。
上述实施例中的阵列基板可以为应用于AMLCD(主动式矩阵液晶显示器)的阵列基板，也可以为应用于AMOLED(主动矩阵有机发光二极管)的阵列基板。
以上所述是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
Claims (11)
1.一种测试元件组，包括多个待测试元件以及多个用于对所述待测试元件进行测试的测试电极，每一所述待测试元件与至少两个所述测试电极连接，其特征在于，所述多个测试电极中包括至少一个测试电极，由至少两个待测试元件共用。
2.根据权利要求1所述的测试元件组，其特征在于，所述待测试元件包括：第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管的沟道方向和第二薄膜晶体管的沟道方向相互垂直，所述第一薄膜晶体管和第二薄膜晶体管的栅电极、源电极和漏电极均连接一测试电极，且所述第一薄膜晶体管与第二薄膜晶体管共用至少一个测试电极。
3.根据权利要求2所述的测试元件组，其特征在于，所述第一薄膜晶体管的栅电极与第二薄膜晶体管的栅电极共用第一测试电极。
4.根据权利要求3所述的测试元件组，其特征在于，所述第一测试电极与所述第一薄膜晶体管和第二薄膜晶体管的栅电极同层同材料设置。
5.根据权利要求2或3所述的测试元件组，其特征在于，所述第一薄膜晶体管的源电极和漏电极中的一个电极，与所述第二薄膜晶体管的源电极和漏电极中的一个电极，共用第二测试电极。
6.根据权利要求5所述的测试元件组，其特征在于，所述第二测试电极与所述第一薄膜晶体管和所述第二薄膜晶体管的源电极和漏电极同层同材料设置。
7.根据权利要求1所述的测试元件组，其特征在于，所述待测试元件包括：至少两个二极管静电放电保护电路，每一所述二极管静电放电保护电路均连接两个测试电极，且至少具有一个测试电极，由至少两个二极管静电放电保护电路共用。
8.根据权利要求1所述的测试元件组，其特征在于，所述待测试元件包括：至少一个薄膜晶体管和至少一个二极管静电放电保护电路，每一所述薄膜晶体管的栅电极、源电极和漏电极均连接有一测试电极，每一所述二极管静电放电保护电路连接两个测试电极，且具有至少一个测试电极，由至少一个薄膜晶体管和至少一个二极管静电放电保护电路共用。
9.根据权利要求8所述的测试元件组，其特征在于，所述薄膜晶体管和所述二极管静电放电保护电路的测试电极与所述薄膜晶体管的源电极、漏电极或栅电极同层同材料设置。
10.一种阵列基板，其特征在于，包括形成在所述阵列基板的非显示区域的测试元件组，所述测试元件组为如权利要求1-9任一项所述的测试元件组。
11.一种显示装置，其特征在于，包括如权利要求10所述的阵列基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201520944861.5U Active CN205121122U (zh) | 2015-11-24 | 2015-11-24 | 一种测试元件组、阵列基板及显示装置 |
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| CN (1) | CN205121122U (zh) |
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| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |