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Description
本開示は、表示技術分野に関し、特にアレイ基板及びその製造方法、表示装置に関するものである。
表示技術の発展に伴い、TFT−LCD(Thin Film Transistor Liquid Crystal Display、薄膜トランジスタ−液晶ディスプレイ)及び有機発光ダイオード(Organic Light Emitting Diode、OLED)表示装置は、飛躍的に発展しつつある。
本発明の一態様は、アレイ基板を提供する。該アレイ基板は、ベース基板と、前記ベース基板に順次形成された第1バッファ層、酸素バリアパターン及び第2バッファ層と、前記第2バッファ層に形成された複数の第1薄膜トランジスタとを備え、前記酸素バリアパターンは、互いに絶縁すると共に離間して形成された複数の酸素バリア部を含み、1つの第1薄膜トランジスタの活性層の、ソースとドレインとの間に位置する部分の前記ベース基板における正投影は、複数の前記酸素バリア部のうちの対応する1つの、前記ベース基板における正投影の範囲内に収まり;前記第1バッファ層の酸素含有量は、前記第2バッファ層の酸素含有量より高い。
本開示の幾つかの実施例において、前記アレイ基板は、更に前記第2バッファ層に形成された複数の第2薄膜トランジスタを備える。
本開示の幾つかの実施例において、前記アレイ基板は、更に前記第2バッファ層に形成された複数の第2薄膜トランジスタを備える。
本開示の幾つかの実施例において、1つの第1薄膜トランジスタの活性層の、前記ベース基板における正投影は、複数の前記酸素バリア部のうちの対応する1つの、前記ベース基板における正投影の範囲内に収まる。
本開示の幾つかの実施例において、1つの第1薄膜トランジスタは、トップゲート型薄膜トランジスタである。
本開示の幾つかの実施例において、1つの第1薄膜トランジスタは、トップゲート型薄膜トランジスタである。
本開示の幾つかの実施例において、前記酸素バリア部を構成する材料は導電性材料を含み、前記第1薄膜トランジスタのソースは、前記酸素バリア部に電気的に接続される。
本開示の幾つかの実施例において、1つの第2薄膜トランジスタはトップゲート型薄膜トランジスタであり、前記アレイ基板は、前記ベース基板と前記第1バッファ層との間に位置する遮光パターンをさらに備え、前記遮光パターンは、複数の互いに絶縁すると共に離間して形成された複数の遮光部を含み、1つの第2薄膜トランジスタの活性層の、ソースとドレインとの間に位置する部分の前記ベース基板における正投影は、複数の前記遮光部のうちの対応する1つの、前記ベース基板における正投影の範囲内に収まる。
本開示の幾つかの実施例において、前記遮光部を構成する材料は、導電性材料を含み、前記第2薄膜トランジスタのソースは、前記遮光部に電気的に接続される。
本開示の幾つかの実施例において、前記酸素バリア部を構成する材料は、遮光性材料を含む。
本開示の幾つかの実施例において、前記酸素バリアパターンは、積層形成された少なくとも2層の薄膜層を含む。
本開示の幾つかの実施例において、複数の前記第1薄膜トランジスタは、複数の駆動薄膜トランジスタであり、複数の前記第2薄膜トランジスタは、複数のスイッチング薄膜トランジスタである。
本発明の別の一態様は、上述のいずれかのアレイ基板を備える表示装置を提供する。
本発明の更に別の一態様は、アレイ基板の製造方法を提供する。該製造方法は、ベース基板に、第1バッファ層、酸素バリアパターン及び第2バッファ層を順次形成する工程であって、前記第1バッファ層の酸素含有量は、前記第2バッファ層の酸素含有量より高く、前記酸素バリアパターンは、互いに絶縁すると共に離間して形成された複数の酸素バリア部を含む、工程と;前記第2バッファ層が形成されたベース基板に、複数の第1薄膜トランジスタを作製する工程であって、1つの前記第1薄膜トランジスタの活性層の、ソースとドレインとの間に位置する部分の前記ベース基板における正投影は、複数の前記酸素バリア部のうちの対応する1つの、前記ベース基板における正投影の範囲内に収まるようにする、工程とを含む。
本開示の幾つかの実施例において、前記第2バッファ層が形成されたベース基板に、複数の第1薄膜トランジスタを作製する工程は、前記第2バッファ層が形成されたベース基板に、複数の第1薄膜トランジスタ、及び第1薄膜トランジスタと異なる複数の第2薄膜トランジスタを作製する工程を含む。
本開示の幾つかの実施例において、前記第2バッファ層が形成されたベース基板に、複数の第1薄膜トランジスタを作製する工程は、前記第2バッファ層が形成されたベース基板に、複数の第1薄膜トランジスタ、及び第1薄膜トランジスタと異なる複数の第2薄膜トランジスタを作製する工程を含む。
本開示の幾つかの実施例において、前記第2バッファ層が形成されたベース基板に、複数の前記第1薄膜トランジスタ及び複数の前記第2薄膜トランジスタを作製する工程は、前記第2バッファ層に酸化物半導体層を形成し、そしてパターニングプロセスにより前記酸化物半導体層を処理して複数の活性層のパターンを形成するステップと;複数の前記活性層のパターンに絶縁薄膜と金属薄膜とを順次形成し、そして前記絶縁薄膜及び金属薄膜に対して同一回フォトリソグラフィプロセスによるパターニングを行い、形状及びサイズが同じ複数のゲート絶縁層及び複数のゲート金属層を形成するステップと;層間誘電体層を形成し、そしてパターニングプロセスにより前記層間誘電体層に複数のビアを形成するステップと;ソース・ドレイン金属層を形成し、そしてパターニングプロセスにより前記ソース・ドレイン金属層を処理して、複数のソースのパターン及び複数のドレインのパターンを形成するステップと;複数の前記ソースのうちの1つ及び複数の前記ドレインのうちの1つを、異なる前記ビアを介してそれぞれ対応する1つの前記活性層に電気的に接続させるステップとを有する。
本開示の幾つかの実施例において、前記第2バッファ層において酸化物半導体層を形成した後、前記製造方法は、アニーリング又は加温プロセスをさらに含む、及び/又は、複数の前記ゲート絶縁層及び複数の前記ゲート金属を形成した後、前記製造方法は、アニーリング又は加温プロセスをさらに含む、及び/又は、複数の前記第1薄膜トランジスタ及び複数の前記第2薄膜トランジスタを作製した後、前記製造方法は、アニーリング又は加温プロセスをさらに含む。
本開示の幾つかの実施例又は関連技術における技術的解決案をより明確的に説明するため、以下、実施例又は関連技術の説明に必要な図面を簡単に説明する。以下の説明における図面は、本開示の幾つかの実施例に過ぎないし、当業者であれば、格別創意を要することなく、これらの図面に基づく他の図面を得られることは自明なことである。
本開示の実施例の図面を参照し、本開示の実施例の技術的解決案を、明確かつ完全に説明をする。ここに記載の実施例はあくまで本開示の実施例の一部であり、全ての実施例ではないことは自明である。本開示の実施例に基づき、当業者が格別創意なく容易に想到できる他のすべての実施例は、本開示の権利範囲に含まれるものとする。
表示装置の表示パネルには、サブ画素を駆動して表示させるための駆動回路が設けられる。上述の回路は、該表示パネルの非表示領域に位置されるゲート駆動回路であってもよいし、表示パネルのサブ画素内に位置される画素回路から構成されてもよい。上述の駆動回路は、複数のTFTを含む。該複数のTFTのうちの一部のTFTは、負荷機能を有し、これらのTFTは駆動TFTと呼ばれても良く、一方、他の一部のTFTはスイッチングとしてのみ機能するので、これらのTFTはスイッチングTFTと呼ばれる。上述の駆動TFTのアスペクト比は、スイッチングTFTのアスペクト比より大きい。
例えば、上述の表示パネルが発光ダイオードOLED表示パネルである場合、この表示パネルの画素回路は図1に示すように、上述の画素回路には2T1C回路が用いられ、該2T1C回路は、2つのTFT(例えばM1、M2)と、1つのキャパシタCとを含む。
OLEDは電流素子であり、電流は安定的に保存することができないが、電圧はキャパシタによって一時的に保存することができるため、保存された電圧を電流に変換するための駆動TFT(図1のM1のような)が必要となる。M1とOLED素子とは直列接続構造であるため、M1を流れた電流は、OLED動作時にOLEDを流れる電流である。M1のゲートが受け取る電圧は、データ線DLからのデータ電圧Vdataである。OLED素子は、一端がELVDD(電界発光素子に供給される供給電圧)端に結合され、他端がELVSS(電界発光素子に供給される共通電圧)端に結合される。
また、サブ画素を行単位で逐一ゲーティングするため、上述の画素回路は、スイッチングTFT(例えば図1のM2)をさらに備える。信号線Sから入力された有効信号がM2を導通させる時、データ線DLの信号はM1のゲートに接続される。
上述で明らかなように、異なる機能を実現する駆動薄膜トランジスタ(Driving TFT)とスイッチング薄膜トランジスタ(Switch TFT)にとって、両者は、表示パネルにおける機能が異なるため、外部環境に対する要求も異なる。
比較的に良好な正バイアス温度ストレス(positive−bias temperature stress、PBTSと略称する)を取得して、安定な表示効果を確保するため、駆動TFTは、それと接触する膜層の酸素含有量が低いことが必要である。
しかしながら、スイッチングTFTが酸素含有量の低い環境にある時、該スイッチングTFTの負バイアス光照射温度ストレス(Negative Bias Illumination Temperature Stress、NBITSと略称する)が比較的に悪く、スイッチングTFTの通断異常を招致する深刻な負バイアスが発生しやすい。逆に、環境酸素含有量を向上させると、スイッチングTFTに比較的に良好な光照射安定性を持たせるが、駆動TFTのPBTSは劣化しやすくなる。従って、異なるTFTと接触する同一膜層の酸素含有量に対する調整は、駆動TFTとスイッチングTFTとの両方の異なる需要を両立させることは困難である。
上述した問題を解決するため、本開示の幾つかの実施例は、図2に示すように、ベース基板10を備えるアレイ基板を提供する。
説明すべきなのは、本開示の幾つかの実施例では、ベース基板10はガラス基板であってもよい。この場合、上述のベース基板10を有するアレイ基板は、折り曲げ不可、又は折り曲げ度の小さい表示基板となる。又は、本開示の他の幾つかの実施例において、ベース基板10はフレキシブル基板であってもよい。この場合、上述のベース基板10を有するアレイ基板は、折り曲げ可能、且つ折り曲げ度の大きいフレキシブル表示基板となる。
また、該アレイ基板は、ベース基板10に順次形成された第1バッファ層20と、互いに絶縁すると共に離間して形成された複数の酸素バリア部30からなる酸素バリアパターン301(図3を参照)及び第2バッファ層40と、第2バッファ層40に形成され異なる機能を実現するための複数のTFTとをさらに備える。
上述の複数のTFTのアレイ基板における設定位置、及び実現しようとする機能が異なるので、より良好な使用効果を実現するために必要な環境酸素含有量も異なる可能性がある。
本開示の幾つかの実施例では、上述の複数のトランジスタは、異なる機能に応じて、例えば、駆動TFTとスイッチングTFTとの2種類に大別される。上述から明らかなように、比較的良好な正バイアス温度安定性を取得できるように、駆動TFTは、それに接触する膜層の酸素含有量を比較的低くする必要があり、一方、比較的良好な光照射安定性を持たせるように、スイッチングTFTは、環境中の酸素含有量を比較的高くする必要がある。このように、駆動TFTとスイッチングTFTとは、必要とする環境中の酸素含有量が異なる。
例えば、図2に示すように、上述の第2バッファ層40に形成される複数のTFTは、第1薄膜トランジスタAと第2薄膜トランジスタBとを含む。以下、第1薄膜トランジスタAが駆動TFTで、第2薄膜トランジスタBがスイッチングTFTである場合を例として説明する。
これに基づき、第1薄膜トランジスタAの活性層51の、ソースとドレインとの間に位置する部分、即ち、該第1薄膜トランジスタAの通電後に形成されたチャネル領域のベース基板10における正投影は、複数の酸素バリア部30のうちの1つの、ベース基板10における正投影の範囲内に収まる。この場合、酸素バリア部30は、第1薄膜トランジスタAの上述のチャネル領域を完全に覆う。
第1バッファ層20の酸素含有量は、第2バッファ層40の酸素含有量より高い。この場合、第1バッファ層20の酸素原子は、第2バッファ層40へ徐々に拡散し、さらに第2バッファ層40に形成される複数のTFTの活性層へ拡散する。
第1薄膜トランジスタAの直下には酸素バリア部30が形成されるため、該酸素バリア部30は、酸素原子の第1薄膜トランジスタAの活性層への拡散を阻止することができる。その結果、第1バッファ層20上の酸素原子は、第2バッファ層40の各第1薄膜トランジスタAに対応する部分までに拡散できなくなり、第1薄膜トランジスタA内へは拡散することもできなくなる。これにより、第1薄膜トランジスタAを、酸素含有量の比較的低い環境に位置させる。
また、第2薄膜トランジスタBの直下には酸素原子を遮断するための前記酸素バリア部30が形成されてないため、第1バッファ層20中の比較的高い酸素原子は、さらに各第2薄膜トランジスタBの活性層へ拡散できる。こうして、第2薄膜トランジスタBは、第1バッファ層20及び第2バッファ層40からより多くの酸素原子を取得することができ、第2薄膜トランジスタBは、酸素含有量の比較的高い環境に位置するようになる。
第1バッファ層20の酸素含有量は、第2バッファ層40の酸素含有量より高いが故に、第1バッファ層20が第2薄膜トランジスタBの活性層へより多くの酸素原子を提供可能となり、第2薄膜トランジスタBが位置する環境の酸素含有量をさらに向上させることができる。
本開示の幾つかの実施例は、第1薄膜トランジスタAが駆動TFTで、第2薄膜トランジスタBがスイッチングTFTである場合に限定されず、アレイ基板の他のTFTにも同様に適用することができる。他の例示では、TFTと接触する環境の酸素含有量が比較的に低い時、初めて比較的優れた電気特性又は使用機能を発揮するTFTについて、該TFTのベース基板10に近接する一側であって、該TFTのチャネル位置に対応する箇所に酸素バリア部30を形成すると、該酸素バリア部30によって該酸素バリア部30の下方の酸素原子のTFTの活性層への拡散を阻止することができる。
上述から明らかなように、本開示の幾つかの実施例に係るアレイ基板は、ベース基板10と、ベース基板10に順次形成される第1バッファ層20、複数の酸素バリア部30からなる酸素バリアパターン及び第2バッファ層40と、第2バッファ層40に形成され、第1薄膜トランジスタA及び第2薄膜トランジスタBを含む複数のTFTとを備える。また、該第1薄膜トランジスタAのチャネル領域のベース基板10における正投影は、複数の酸素バリア部30のうちの1つの、ベース基板10における正投影の範囲内に収まる。この場合、第1バッファ層20におけるより多くの酸素原子が第2バッファ層40を通過して第2薄膜トランジスタBの素子内部までに拡散され、第2薄膜トランジスタBの負バイアス光照射温度安定性を向上させることができる。また、第1薄膜トランジスタAの下方に位置する1つの酸素バリア部30は、該酸素バリア部30の下方の第1バッファ層20における酸素原子を阻止する。第2バッファ層40の酸素含有量が第1バッファ層20の酸素含有量より少ない場合、上述の第1薄膜トランジスタAの素子内部は、第2バッファ層40における比較的少ない酸素原子しか取得できないので、該第1薄膜トランジスタAの正バイアス温度安定性を保証し、その結果、異なるTFTがそれぞれの必要に応じて異なる酸素含有量を取得できる効果が具現化され、TFT素子の適用特性が向上される。
本開示の幾つかの実施例において、第1バッファ層20の酸素含有量を第2バッファ層40の酸素含有量より高くするため、第1バッファ層20及び第2バッファ層40を形成する過程において、第1バッファ層20の酸素源の含有量を第2バッファ層40の酸素源の含有量より大きくするように、酸素源の含有量を調整する。例えば、上述の第1バッファ層20及び第2バッファ層40を構成する材料がシリカを含むとした場合、上述の酸素源は、例えば亜酸化窒素であってもよい。第1バッファ層20を作製する過程において、亜酸化窒素の含有量を増加して、第1バッファ層20の酸素含有量を向上させる。
本開示の幾つかの実施例において、TFTは、ゲートとゲート絶縁層との間の相対的な位置関係によって、トップゲート型TFTとボトムゲート型TFTとの2種類に大別される。図2に示すように、ベース基板10を基準とすると、ゲートはゲート絶縁層の下に位置する構造が、ボトムゲート型構造のTFTである。図4に示すように、ベース基板10を基準とすると、ゲートはゲート絶縁層の上に位置する構造が、トップゲート型構造のTFTである。
トップゲート構造型酸化物TFTは、寄生容量を低減でき、高解像度の表示の実現に有利であり、ゲート絶縁層の厚さを低減し、且つ比較的安定なTFT電気特性を持つなどの利点を有する。
これに基づき、本開示の幾つかの実施例において、上述の第1薄膜トランジスタA及び第2薄膜トランジスタBはトップゲート型TFTである。
この場合、図4に示すように、第1薄膜トランジスタA及び第2薄膜トランジスタBは、第2バッファ層40に順次形成された活性層51と、ゲート絶縁層60と、ゲート71と、層間誘電体層80の相応するトランジスタに対応する部分とを含む。また、上述の第1薄膜トランジスタAは、ソース91とドレイン92とをさらに含む。
上述の第1薄膜トランジスタA及び第2薄膜トランジスタBの作製方法は、まず、第2バッファ層40に酸化物半導体層50を形成し、該酸化物半導体層50に対してパターニングプロセスを行い、複数の活性層51を形成する。
続いて、上述の構造が形成されたベース基板10において一面全体に塗布されたゲート絶縁層60と、一面全体に塗布されたゲート金属層70とを順次形成し、そしてゲート絶縁層60とゲート金属層70に対して1回パターニングプロセスによるパターニングを行い、複数の小さなゲート絶縁層60及び複数のゲート71を形成する。例えば、ウェットエッチングプロセスの場合、マスク版に特定のパターンを作製し、そしてマスク版による遮蔽で一面全体に塗布されたゲート金属層70及びゲート絶縁層60に対してマスキング、露光、エッチング等の処理を実行し、最終的にゲート71のパターン及びゲート絶縁層60のパターンを形成する。
ゲート絶縁層60のベース基板10における正投影は、ゲート金属層70のベース基板10における正投影と重なり、且つ1つのゲートパターン71と対応する1つのゲート絶縁層60とは同様のパターンを有する。こうすると、同じマスク版によって一面全体に塗布されたゲート金属層70及び一面全体に塗布されたゲート絶縁層60をマーキングして、後続する露光、エッチング等の処理を行えばよく、1枚のマスク版を節約し得る。
次いで、上述の構造が形成されたベース基板10において層間誘電体層80とソース・ドレイン金属層90とを順次形成し、そしてソース・ドレイン金属層90に対してパターニングを行い、複数のソース91及び複数のドレイン92を形成する。
本開示の幾つかの実施例において、パターニングプロセスは、フォトリソグラフィプロセスを含むか、又はフォトリソグラフィプロセス及びエッチングプロセスを含むプロセスを指しており、同時に印刷、インクジェット等の他の予定パターンを形成するためのプロセスをさらに含んでもよい。フォトリソグラフィプロセスとは、成膜、露光、現像などのプロセスを含み、フォトレジスト、マスク版、露光機等を用いてパターンを形成するプロセスを指す。本開示の幾つかの実施例で形成された構造に応じて、対応するパターニングプロセスを選択すればよい。
ここでは、本開示の実施例における1回パターニングプロセスは、1回マスク露光プロセスによって異なる露光領域を形成し、そして異なる露光領域に対して適するエッチング、アッシング等の除去プロセスを行い、最終的に所望のパターンを取得する場合を例として説明する。
説明すべきなのは、トップゲート型構造のTFTにおいて、ソース91及びドレイン92は、図4に示すように、最上層(例えば、層間誘電体層80)に形成され、且つビアを介して活性層のパターンに接続されてもよいし、最下層(例えば、第2バッファ層40)に形成され、活性層51に直接接続されてもよいし、又は他の接続方法であってもよい。本開示の実施例では、第1薄膜トランジスタA及び第2薄膜トランジスタBは、トップゲート構造の薄膜トランジスタであるか、それともボトムゲート構造の薄膜トランジスタであるかについて特に限定しない。
また、上述のTFTは、アモルファスシリコン、多結晶シリコン、酸化物半導体又は有機TFTであってもよい。酸化物半導体TFTは作動が安定し、表示効果が良好である。従って、本開示の幾つかの実施例では、いずれも酸化物半導体TFTを例としてTFTを説明する。
酸化物半導体TFTとは、酸化物半導体材料を用いて活性層(例えば、半導体活性層)を形成するTFTを指す。該半導体活性層に用いられる酸化物半導体材料は、例えば、酸化亜鉛(ZnO)、酸化カドミウム(CdO)、酸化アルミニウム(Al 2 O 3 )又は酸化インジウムガリウム亜鉛(IGZO)のうちの1つ又は複数を含むことができる。酸化物半導体TFTにとって、活性層51と接触する環境の酸素含有量の大きさは、酸化物半導体TFTの電気特性に一定の影響を与える。
また、本開示の幾つかの実施例におけるすべてのTFTは、いずれもN型トランジスタであってもよいし、P型トランジスタであってもよい。本開示の実施例はそれを限定しなく、すべてが本開示の保護範囲内に含まれるべきである。
本開示の幾つかの実施例において、図4に示すように、第1薄膜トランジスタAの活性層51のベース基板10における正投影は、酸素バリア部30のベース基板10における正投影の範囲内に収まる。
こうして、図4に示すように、酸素バリア部30は、少なくともその直上に位置する第1薄膜トランジスタAの活性層51を完全に遮断し、よって、第1バッファ層20中の含有量の比較的高い酸素原子が第1薄膜トランジスタAへ拡散して、第1薄膜トランジスタAの低酸素環境に影響を及ぼすことが避けられる。
本開示の幾つかの実施例では、酸素バリア部30を構成する材料は、光不透過性の遮光性材料である。
酸素バリア部30は、光不透過性であるため、酸素バリア部30が酸素原子の拡散を阻止すると同時に、基板10の一側から入射して透過した光線がTFTに影響を与えるのを阻止することができる。
例示的には、OLED表示素子は、自発光表示素子であり、アレイ基板に形成されたカソード、アノード、及びカソードとアノードとの間に挟まれ有機薄膜層からなる発光層を介して、印加電界の励起下で発光する。ベース基板10は通常、透光性材質であってもよいため、ベース基板10の一側から入射し透過した光線は、TFTの酸化物半導体層(即ち、活性層51)に直接照射され、薄膜トランジスタの動作機能に影響を与える可能性がある。特にOLED表示素子の駆動薄膜トランジスタには、比較的高い精度と安定性が要求され、入射光線の影響では表示異常が発生する恐れがある。従って、酸素バリア部30は光不透過性であるため、ベース基板10の一側から入射し透過した光線が阻止されるが故に、駆動薄膜トランジスタ(図3に示す第1薄膜トランジスタA等)の作動安定性への不良な影響は回避され得る。
さらに、本開示の幾つかの実施例では、酸素バリア部30の材質、厚さ及び設定層数を特に限定しない。酸素バリア部30によって酸素原子のさらなる拡散を阻害すること、及び酸素バリア部30の位置の光線を遮断する目的を達成するならば、当業者は実際の必要に応じて相応的に決定することができる。
例示的には、酸素バリアパターン301は、1層の金属材料パターンである。例えば、図2に示す酸素バリア部30は、モリブデン(Mo)、アルミニウム(AL)又はアルミニウム合金などの材料からなり、厚さが1000Åである。
アレイ基板に形成された酸素バリア部30の膜層は通常、薄いため、その遮光効果を確保するため、本開示の幾つかの実施例では、酸素バリア部30を少なくとも2つの薄膜層を含むように形成する。
また、図5に示すように、上述の酸素バリア部30が金属材料からなる場合、第1薄膜トランジスタAのソース91は、ビアを介して酸素バリア部30に電気的に接続される。こうすると、第1薄膜トランジスタAの活性層51のベース基板10における正投影が酸素バリア部30のベース基板10における正投影の範囲内に収まる場合、酸素バリア部30は、ソース91の辺縁を超えるか、又はソース91の辺縁と同じ位置にあるほど、面積が比較的大きくなる。このように、第1薄膜トランジスタAのソース91と酸素バリア部30とが電気的に接続するように構成されるので、該第1薄膜トランジスタAのソース91においてゲートから離れた一端の電圧Vsとゲートに近接する一端の電圧Vsと大きさが同等となり、よって、該第1薄膜トランジスタAのゲート・ソース電圧Vgs(同一TFTのゲートとソースの間の電圧差)が均一になり、第1薄膜トランジスタAの電気的性能向上の目的が達成される。
また、第1薄膜トランジスタAのソース91が酸素バリア部30に電気的に接続されるので、複数の酸素バリア部30が複数のアイランド電極になるが故に、表示中に、放出できない蓄積電荷の発生を回避できる。
上述の第2薄膜トランジスタBがトップゲート型TFTである場合、図6に示すように、上述のアレイ基板は、ベース基板10と第1バッファ層20との間に位置する遮光パターンをさらに備える。該遮光パターンは、複数の互いに絶縁すると共に離間して形成された遮光部100を含む。
第2薄膜トランジスタBの活性層51の、ソース91とドレイン92との間に位置する部分(即ち、該第2薄膜トランジスタBの通電後に形成されたチャネル領域)のベース基板10における正投影は、複数の遮光部100のうちの1つの、ベース基板10における正投影の範囲内に収まる。こうすると、上述の遮光部100によって、ベース基板10の一側から入射した光線が、第2薄膜トランジスタBの活性層51まで照射することを防止することができる。
また、遮光部100を構成する材料が導電性材料である場合、上述の第2薄膜トランジスタBのソース91は、遮光部100に電気的に接続される。このように、複数の遮光部100が複数のアイランド電極になり、表示中に、放出できない蓄積電荷の発生を回避できる。
本開示の幾つかの実施例では、アレイ基板はOLED表示素子におけるアレイ基板であり、第1薄膜トランジスタAは駆動TFTであり、第2薄膜トランジスタBはスイッチングTFTである。
このように、第1薄膜トランジスタAの正投影の下方の第1バッファ層20と第2バッファ層40との間に酸素バリア部30を形成して、第2薄膜トランジスタBを酸素含有量の比較的高い膜層環境に位置させると共に、酸素バリア部30の遮断下で、第1薄膜トランジスタAを酸素含有量の比較的低い膜層環境に位置させ、結果として、駆動TFT及びスイッチングTFTが比較的良好な動作性能を実現するために必要とする酸素含有膜層環境を同時に満たすことができる。
本開示の幾つかの実施例は、上述のいずれかのアレイ基板を備える表示装置を提供する。該表示装置は、前述の実施例に係るアレイ基板と同様な技術的効果を有する。ここではその説明を省略する。
説明すべきなのは、上述の表示装置は表示パネルであってもよいし、表示パネルを備える表示装置、例えばディスプレイ、テレビ、ノートブックコンピューター、デジタルフォトフレーム、携帯電話、タブレットコンピューター、ナビゲーター等の表示機能を有するいかなる製品又は部品であってもよい。例示的に、表示装置は、OLED表示装置である。
本開示の幾つかの実施例は、図7に示されるように、ステップ101(S101)及びステップ102(S102)を含むアレイ基板の製造方法を提供する。
S101:ベース基板10に、第1バッファ層20、酸素バリアパターン301及び第2バッファ層40を順次形成する。
S101:ベース基板10に、第1バッファ層20、酸素バリアパターン301及び第2バッファ層40を順次形成する。
第1バッファ層20の酸素含有量は、第2バッファ層40の酸素含有量より高い。酸素バリアパターン301は、互いに絶縁すると共に離間して形成された複数の酸素バリア部30を含む。
S102:第2バッファ層40が形成されたベース基板10に、第1薄膜トランジスタA及び第2薄膜トランジスタBを作製する。第1薄膜トランジスタAの活性層51の、ソースとドレインとの間に位置する部分のベース基板10における正投影は、複数の酸素バリア部30のうちの1つの、ベース基板10における正投影の範囲内に収まる。
こうすると、酸素バリア部30は、第1薄膜トランジスタAの通電後に形成されたチャネル領域を完全に遮断することができる。第1バッファ層20の酸素含有量が第2バッファ層40の酸素含有量より高い場合、第1バッファ層20中の含有量の比較的多い酸素原子は、酸素含有量の低い第2バッファ層40へ徐々に拡散するが、第1薄膜トランジスタAに対応する位置において、酸素バリア部30の遮断下で、第1薄膜トランジスタAは依然として酸素含有量の低い膜層環境に位置するので、必要に応じて第1薄膜トランジスタAと第2薄膜トランジスタBに酸素含有量の異なる膜層環境を形成可能となり、第1薄膜トランジスタA及び第2薄膜トランジスタBがいずれも比較的良好な電気特性を取得できる。
本開示の幾つかの実施形態では、第1バッファ層20と第2バッファ層40の酸素含有量の比率は、具体的に限定されない。当業者であれば、必要に応じて合理的な範囲内で設定や作製を行うことができる。
本開示の幾つかの実施例において、図8に示すように、第2バッファ層40が形成されたベース基板10に、第1薄膜トランジスタA及び第2薄膜トランジスタBを作製する工程は、ステップ1021〜1024(S1021〜S1024)を含む。
S1021:第2バッファ層40に酸化物半導体層50を形成し、そしてパターニングプロセスにより複数の活性層51のパターンを形成する。
S1022:複数の活性層51のパターンに絶縁薄膜と金属薄膜を順次形成し、そして絶縁薄膜(即ち、一面全体に塗布されたゲート絶縁層60)と金属薄膜(即ち、一面全体に塗布されたゲート金属層60)に対して同一回フォトリソグラフィプロセスによるパターニングを行い、形状とサイズが同じである小さなゲート絶縁層60とゲート71を形成する。
S1023:層間誘電体層80を形成し、そしてパターニングプロセスにより層間誘電体層80に複数のビアを形成する。
S1024:ソース・ドレイン金属層90を形成し、そしてパターニングプロセスにより、複数のソース91のパターン及び複数のドレイン92のパターンを形成し;複数のソース91のうちの1つと複数のドレイン92のうちの1つを、それぞれ異なるビアを介して活性層51に電気的に接続させ、第1薄膜トランジスタA及び第2薄膜トランジスタBを取得する。
S1022:複数の活性層51のパターンに絶縁薄膜と金属薄膜を順次形成し、そして絶縁薄膜(即ち、一面全体に塗布されたゲート絶縁層60)と金属薄膜(即ち、一面全体に塗布されたゲート金属層60)に対して同一回フォトリソグラフィプロセスによるパターニングを行い、形状とサイズが同じである小さなゲート絶縁層60とゲート71を形成する。
S1023:層間誘電体層80を形成し、そしてパターニングプロセスにより層間誘電体層80に複数のビアを形成する。
S1024:ソース・ドレイン金属層90を形成し、そしてパターニングプロセスにより、複数のソース91のパターン及び複数のドレイン92のパターンを形成し;複数のソース91のうちの1つと複数のドレイン92のうちの1つを、それぞれ異なるビアを介して活性層51に電気的に接続させ、第1薄膜トランジスタA及び第2薄膜トランジスタBを取得する。
例えば、第1薄膜トランジスタA及び第2薄膜トランジスタBの作製過程としては、まず、図9に示すように、第2バッファ層40に酸化物半導体層50を形成し、そして酸化物半導体層50に対してパターニングプロセスを行い、複数の活性層51を形成する。例示的には、形成された酸化物半導体薄層50において、成膜、露光、現像などのプロセスを含む1回パターニングプロセスにより、活性層51を形成する。
続いて、図10に示すように、複数の活性層51に絶縁薄膜と金属薄膜を順次形成し、絶縁薄膜と金属薄膜に対してパターニングを行い、形状及びサイズが同じである複数のゲート絶縁層60と複数のゲート71を形成する。パターニング過程には一回マスク露光プロセス、即ち複数のゲート絶縁層60のうちの1つと複数のゲート金属71のうちの対応する1つとが積層形成され、こうして一回のマスク露出プロセスを減少することができ、プロセスの簡略化、生産性の向上に有利である。
次いで、図11に示すように、上述の構造を形成したベース基板10に、層間誘電体層80を形成する。層間誘電体層80には活性層51の上方に位置するビアを有する。
最後に、ソース・ドレイン金属層90を形成し、該ソース・ドレイン金属層90に対してパターニングプロセスを行い、複数のソース91及び複数のドレイン92を形成し、ソース91とドレイン92を、それぞれビアを介して活性層51に電気的に接続させ、これにより、図4に示すように作製完了の第1薄膜トランジスタA及び第2薄膜トランジスタBを取得する。
上述の作製方法によって作製されたTFTは、すべてトップゲート型TFTであり、上述のアレイ基板の動作原理及び動作過程に対する説明では、既にその中のTFTを詳細に説明したので、ここではその説明を省略する。
本開示の幾つかの実施例において、第2バッファ層40に酸化物半導体層50を形成した後、上述の製造方法は、アニーリング又は加温プロセスをさらに含む。こうすると、アニーリング又は加温プロセスの過程において、第1バッファ層20中の含有量の比較的高い酸素原子は、第2バッファ層40へ、そして活性層51へ迅速に拡散させるようになり、図9に示すような予め形成された第2薄膜トランジスタBの酸素含有量は向上される。
及び/又は、ゲート絶縁層60及びゲート金属層70を形成した後、上述の製造方法は、アニーリング又は加温プロセスをさらに含む。こうして、酸素原子の拡散速度と拡散効率は向上される。
及び/又は、第1薄膜トランジスタA及び第2薄膜トランジスタBを作製した後、上述の製造方法は、アニーリング又は加温プロセスをさらに含む。こうして、上述のアニーリング又は加温プロセスは、1回のみ行ってもよいし、酸素原子の拡散速度と拡散効果をさらに向上させるように、第1薄膜トランジスタAと第2薄膜トランジスタBの3つの作製段階(即ち、上述のトランジスタのゲートの形成段階、上述のトランジスタの活性層の形成段階、及び上述のトランジスタのソースとドレインの形成段階)でそれぞれ1回行ってもよい。
以上に説明したのは、本開示の具体的な実施形態のみであり、本開示の保護範囲は、これらに限定されない。当業者が本開示の要旨を逸脱しない技術的範囲内に容易に想到できる変形や置換は、いずれも本開示の保護範囲内に含まれるものとする。従って、本開示の保護範囲は、前記特許請求の範囲に記載された権利範囲を準拠するものとする。
この出願は、2017年12月04日に提出された、出願番号が201711266313.1、発明の名称が「アレイ基板及びその製造方法、表示装置」である中国特許出願を基礎とする優先権を主張し、その開示内容の全ては参照により本出願に組み込まれる。
Claims (15)
- ベース基板と、前記ベース基板に順次形成された第1バッファ層、酸素バリアパターン及び第2バッファ層と、前記第2バッファ層に形成された複数の第1薄膜トランジスタとを備え、
前記酸素バリアパターンは、互いに絶縁すると共に離間して形成された複数の酸素バリア部を有し;1つの第1薄膜トランジスタの活性層の、ソースとドレインとの間に位置する部分の前記ベース基板における正投影は、複数の前記酸素バリア部のうちの対応する1つの、前記ベース基板における正投影の範囲内に収まり、
前記第1バッファ層の酸素含有量は、前記第2バッファ層の酸素含有量より高い、
アレイ基板。 - 更に前記第2バッファ層に形成された複数の第2薄膜トランジスタを備える、請求項1に記載のアレイ基板。
- 1つの第1薄膜トランジスタの活性層の前記ベース基板における正投影は、複数の前記酸素バリア部のうちの対応する1つの前記ベース基板における正投影の範囲内に収まる、
請求項1に記載のアレイ基板。 - 1つの第1薄膜トランジスタは、トップゲート型薄膜トランジスタである、請求項3に記載のアレイ基板。
- 前記酸素バリア部を構成する材料は、導電性材料を含み、
前記第1薄膜トランジスタのソースは、前記酸素バリア部に電気的に接続される、
請求項3に記載のアレイ基板。 - 1つの第2薄膜トランジスタは、トップゲート型薄膜トランジスタであり、
前記アレイ基板は、前記ベース基板と前記第1バッファ層との間に位置する遮光パターンをさらに備え、
前記遮光パターンは、互いに絶縁すると共に離間して形成された複数の遮光部を有し;1つの第2薄膜トランジスタの活性層の、ソースとドレインとの間に位置する部分の前記ベース基板における正投影は、複数の前記遮光部のうちの対応する1つの、前記ベース基板における正投影の範囲内に収まる、
請求項2に記載のアレイ基板。 - 前記遮光部を構成する材料は、導電性材料を含み、
前記第2薄膜トランジスタのソースは、前記遮光部に電気的に接続される、
請求項6に記載のアレイ基板。 - 前記酸素バリア部を構成する材料は遮光性材料を含む、
請求項1に記載のアレイ基板。 - 前記酸素バリアパターンは、積層形成された少なくとも2層の薄膜層を含む、
請求項1に記載のアレイ基板。 - 複数の前記第1薄膜トランジスタは、複数の駆動薄膜トランジスタであり、複数の前記第2薄膜トランジスタは、複数のスイッチング薄膜トランジスタである、
請求項2、6又は7に記載のアレイ基板。 - 請求項1〜10のいずれかに記載のアレイ基板を備える表示装置。
- 前記ベース基板に、前記第1バッファ層、前記酸素バリアパターン及び前記第2バッファ層を順次形成する工程であって、前記第1バッファ層の酸素含有量は、前記第2バッファ層の酸素含有量より高く、前記酸素バリアパターンは、互いに絶縁すると共に離間して形成される複数の前記酸素バリア部を含む、工程と、
前記第2バッファ層が形成された前記ベース基板に、複数の前記第1薄膜トランジスタを形成する工程であって、1つの前記第1薄膜トランジスタの活性層の、ソースとドレインとの間に位置する部分の前記ベース基板における正投影は、複数の前記酸素バリア部のうちの対応する1つの、前記ベース基板における正投影の範囲内に収まるようにする、工程とを含む、
請求項1〜10のいずれかに記載のアレイ基板の製造方法。 - 前記第2バッファ層が形成された前記ベース基板に、複数の前記第1薄膜トランジスタを作製する工程は、
前記第2バッファ層が形成された前記ベース基板に、複数の前記第1薄膜トランジスタ、及び前記第1薄膜トランジスタと異なる複数の第2薄膜トランジスタを作製する工程を含む、請求項12に記載のアレイ基板の製造方法。 - 前記第2バッファ層が形成された前記ベース基板に、複数の前記第1薄膜トランジスタ及び複数の前記第2薄膜トランジスタを作製する工程は、
前記第2バッファ層に酸化物半導体層を形成し、そしてパターニングプロセスにより前記酸化物半導体層を処理して複数の活性層のパターンを形成するステップと、
複数の前記活性層のパターンに絶縁薄膜と金属薄膜を順次形成し、そして前記絶縁薄膜と金属薄膜に対して同一回フォトリソグラフィプロセスでパターニングし、形状とサイズが同じである複数のゲート絶縁層と複数のゲートを形成するステップと、
層間誘電体層を形成し、そしてパターニングプロセスにより前記層間誘電体層に複数のビアを形成するステップと、
ソース・ドレイン金属層を形成し、そしてパターニングプロセスにより、前記ソース・ドレイン金属層を処理して複数のソースのパターン及び複数のドレインのパターンを形成するステップであって、複数の前記ソースのうちの1つと複数の前記ドレインのうちの1つを、それぞれ異なる前記ビアを介して対応する1つの活性層に電気的に接続させる、ステップとを有する、
請求項13に記載のアレイ基板の製造方法。 - 前記第2バッファ層に前記酸化物半導体層を形成した後、前記製造方法は、アニーリング又は加温プロセスをさらに含む、
及び/又は、複数の前記ゲート絶縁層及び複数の前記ゲートを形成した後、前記製造方法は、アニーリング又は加温プロセスをさらに含む、
及び/又は、複数の前記第1薄膜トランジスタ及び複数の前記第2薄膜トランジスタを作製した後、前記製造方法は、アニーリング又は加温プロセスをさらに含む、
請求項14に記載のアレイ基板の製造方法。
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Family Cites Families (16)
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KR102410594B1 (ko) | 2015-04-30 | 2022-06-20 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이를 구비하는 표시 패널 |
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CN105140298B (zh) | 2015-09-24 | 2018-08-07 | 武汉华星光电技术有限公司 | 薄膜晶体管和阵列基板 |
US20190081077A1 (en) | 2016-03-15 | 2019-03-14 | Sharp Kabushiki Kaisha | Active matrix substrate |
CN108039351B (zh) | 2017-12-04 | 2021-01-26 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法、显示装置 |
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