KR102456436B1 - 유기 발광 표시 장치 - Google Patents

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Abstract

동일한 크기의 게이트 전극을 구비한 점등 트랜지스터를 포함하는 유기 발광 표시 장치는 복수의 화소들이 배열된 화소 영역을 포함하는 기판 및 기판 상의 화소 영역을 둘러싸는 주변 영역에 배치되고, 화소들과 전기적으로 연결되며, 화소들의 점등 검사를 수행하는 복수의 점등 트랜지스터들을 포함하고, 점등 트랜지스터들 각각은, 기판 상에 배치되는 제1 액티브층 패턴들, 제1 액티브층 패턴들과 중첩되도록 배치되며, 서로 이격되어 배치되며 동일한 크기를 갖는 복수의 제1 게이트 전극들 및 제1 게이트 전극들 상에 배치되며, 제1 게이트 전극들과 전기적으로 연결되는 도전 패턴을 포함할 수 있다. 이에 따라, 유기 발광 표시 장치의 점등 휘도 및 점등 화질의 균일성을 향상시킬 수 있다.

Description

유기 발광 표시 장치{ORGANIC LIGHT EMITTING DISPLAY DEVICE}
본 발명은 유기 발광 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 점등 트랜지스터를 포함하는 유기 발광 표시 장치에 관한 것이다.
평판 표시 장치는 경량 및 박형 등의 특성으로 인하여, 음극선관 표시 장치를 대체하는 표시 장치로서 사용되고 있다. 이러한 평판 표시 장치의 대표적인 예로서 액정 표시 장치와 유기 발광 표시 장치가 있다. 이 중, 유기 발광 표시 장치는 액정 표시 장치에 비하여 휘도 특성 및 시야각 특성이 우수하고 백라이트를 필요로 하지 않아 초박형으로 구현할 수 있다는 장점이 있다. 이러한 유기 발광 표시 장치는 유기 박막에 음극과 양극을 통하여 주입된 전자와 정공이 재결합하여 여기자를 형성하고, 형성된 여기자로부터의 에너지에 의해 특정한 파장의 빛이 발생되는 현상을 이용한다.
최근 원형 구조의 유기 발광 표시 장치가 개발되고 있다. 상기 유기 발광 표시 장치의 형태는 원형 또는 타원형의 평면 형상을 가질 수 있다. 이러한 원형 구조의 유기 발광 표시 장치가 제조된 후, 상기 표시 장치의 점등 검사가 수행될 수 있다. 예를 들어, 상기 표시 장치의 외곽에는 점등 회로가 구비될 수 있고, 상기 점등 회로를 통해 점등 검사가 수행 된다. 이러한 경우, 상기 점등 회로에는 화소 열 마다 복수의 점등 트랜지스터들 각각이 연결될 수 있고, 상기 점등 트랜지스터들의 게이트 전극은 복수의 점등 트랜지스터들에 공유될 수 있다. 여기서, 상기 게이트 전극의 안테나 비(antenna ratio) 때문에 상기 표시 패널의 양측부와 중앙부에서 동일한 휘도 및 화질이 구현되지 않는다. 즉, 표시 패널의 점등 휘도 및 점등 화질의 균일성이 떨어질 수 있다. 결과적으로 상기 점등 검사가 제대로 수행될 수 없는 문제점이 있다.
본 발명의 목적은 동일한 크기를 갖는 게이트 전극들을 구비한 점등 트랜지스터를 포함하는 유기 발광 표시 장치를 제공하는 것이다.
그러나, 본 발명이 상술한 목적에 의해 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치는 복수의 화소들이 배열된 화소 영역을 포함하는 기판 및 상기 기판 상의 상기 화소 영역을 둘러싸는 주변 영역에 배치되고, 상기 화소들과 전기적으로 연결되며, 상기 화소들의 점등 검사를 수행하는 복수의 점등 트랜지스터들을 포함하고, 상기 점등 트랜지스터들 각각은, 상기 기판 상에 배치되는 제1 액티브층 패턴들, 상기 제1 액티브층 패턴들과 중첩되도록 배치되며, 서로 이격되어 배치되며 동일한 크기를 갖는 복수의 제1 게이트 전극들 및 상기 제1 게이트 전극들 상에 배치되며, 상기 제1 게이트 전극들과 전기적으로 연결되는 도전 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 화소들 각각은 상기 기판 상에 배치되는 반도체 소자들, 상기 반도체 소자 상에 배치되는 하부 전극들, 상기 하부 전극 상에 배치되는 발광층들 및 상기 발광층들 상에 배치되며 상기 발광층들과 공유되는 상부 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 소자들 각각은 상기 기판 상에 배치되는 제2 액티브층 패턴들, 상기 제2 액티브층 패턴들 상에 배치되는 제2 게이트 전극들 및 상기 제2 액티브층 패턴들의 제1 부분 및 제2 부분에 각각 접속되는 소스 전극 및 드레인 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 배치되며 상기 제1 액티브층 패턴들 및 상기 제2 액티브층 패턴들을 덮는 게이트 절연층 및 상기 게이트 절연층 상에 배치되며 상기 제1 게이트 전극들 및 상기 제2 게이트 전극들을 덮는 층간 절연층을 더 포함하고, 상기 층간 절연층은 상기 제1 게이트 전극들의 적어도 일부들을 노출시키는 개구를 포함하며, 상기 개구를 통해 상기 도전 패턴은 상기 제1 게이트 전극들 각각에 접속될 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연층 상에 배치되며 상기 제1 액티브층 패턴들의 제3 부분들 각각에 접속되는 제1 전극들 및 상기 층간 절연층 상에 배치되며 상기 제1 액티브층 패턴들의 제4 부분들 각각에 접속되는 제2 전극들을 더 포함하고, 상기 제1 전극들을 통해 상기 화소들의 발광 신호들이 제공되고, 상기 도전 패턴을 통해 상기 점등 트랜지스터의 게이트 신호가 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극들 및 상기 제2 게이트 전극들은 동일한 물질을 포함하여 동시에 형성되고, 상기 제1 액티브층 패턴들 및 상기 제2 액티브층 패턴들은 동일한 물질을 포함하여 동시에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 화소 영역 및 상기 주변 영역은 원형의 평면 형상, 타원형의 평면 형상 또는 트랙형의 평면 형상을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 화소 영역은 제1 영역 및 상기 제1 영역에 반대되는 제2 영역을 포함하며, 상기 제1 영역 및 상기 제2 영역은 반원 형태를 가지며, 상기 제1 영역 및 상기 제2 영역의 경계를 중심으로 상기 화소들의 배열은 서로 대칭일 수 있다.
예시적인 실시예들에 있어서, 상기 점등 트랜지스터들은 상기 제1 영역과 인접한 상기 주변 영역에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴은 상기 제1 영역과 인접한 상기 주변 영역에서 계단 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 계단 구조는 제1 방향과 평행한 제1 연장부 및 상기 제1 방향과 직교하는 제2 방향으로 연장되는 제2 연장부를 포함하고, 상기 제1 연장부 및 상기 제2 연장부는 상기 제1 영역에 인접한 상기 주변 영역에서 교대로 반복적으로 배치되며, 상기 제2 연장부들 아래에 상기 제1 게이트 전극들이 각각 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 연장부들은 상기 제1 게이트 전극들 각각과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 화소 영역은 제1 내지 제n(단, n은 1 이상의 정수) 화소 열들(pixel columns)을 포함하고, 상기 화소들이 각각의 상기 화소 열들을 따라 배열될 수 있다.
예시적인 실시예들에 있어서, 상기 화소 영역은 제1 및 제n 화소 열들 사이에 배치되는 중앙 화소 열 라인을 포함하고, 상기 화소 영역의 제1 및 제n 화소 열들로부터 상기 화소 영역의 중앙에 배치되는 상기 중앙 화소 열로의 방향으로 화소 개수가 증가될 수 있다.
예시적인 실시예들에 있어서, 상기 중앙 화소 열은 최대 화소 개수를 포함하고, 상기 제1 및 제n 화소 열들은 최소 화소 개수를 포함하며, 상기 최소 화소 개수는 2 이상일 수 있다.
예시적인 실시예들에 있어서, 상기 중앙 화소 열과 인접한 화소 열들은 상기 최대 화소 개수를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 점등 트랜지스터들은 제1 내지 제n(단, n은 1 이상의 정수) 점등 트랜지스터들을 포함하며, 상기 제1 내지 제n 점등 트랜지스터들 각각은 상기 제1 내지 제n 화소 열들 각각과 연결될 수 있다.
예시적인 실시예들에 있어서, 제K(단, K는 1 이상 n 이하의 정수) 점등 트랜지스터는 상기 제K 열 라인에 배열된 화소들을 점등시킬 수 있다.
예시적인 실시예들에 있어서, 상기 하나의 화소는 제1 내지 제3 서브 화소들을 포함하고, 상기 하나의 점등 트랜지스터는 제1 내지 제3 서브 점등 트랜지스터들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제3 서브 점등 트랜지스터들 각각은 상기 제1 내지 제3 서브 화소들 각각에 연결될 수 있다.
본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치는 동일한 크기를 갖는 게이트 전극들을 구비한 점등 트랜지스터를 포함함으로써, 점등 휘도 및 점등 화질의 균일성을 향상시킬 수 있다.
다만, 본 발명의 효과가 상술한 효과로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 화소 영역과 주변 영역을 설명하기 위한 평면도이다.
도 2는 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치를 나타내는 평면도이다.
도 3은 도 2의 유기 발광 표시 장치에 포함된 점등 트랜지스터를 설명하기 위한 평면도이다.
도 4는 도 3의 유기 발광 표시 장치를 V-V'라인을 따라 절단한 단면도 이다.
도 5 내지 도 9는 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치의 제조 방법을 나타내는 단면도들이다.
도 10은 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치를 나타내는 평면도이다.
도 11은 도 10의 유기 발광 표시 장치에 포함된 점등 트랜지스터를 설명하기 위한 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법에 대하여 상세하게 설명한다. 첨부한 도면들에 있어서, 동일하거나 유사한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 화소 영역과 주변 영역을 설명하기 위한 평면도이다.
도 1을 참조하면, 유기 발광 표시 장치는 화소 영역(I) 및 주변 영역(II)을 포함할 수 있다. 화소 영역(I)에는 복수의 화소(PX)들이 배열될 수 있다. 여기서, 화소 영역(I)에는 제1 내지 제n (단, n은 1 이상의 정수) 화소 열들(pixel columns)을 위치할 수 있다. 예를 들어, 제1 화소 열(10)은 화소 영역(I)의 일측(예를 들어, 화소 영역(I)의 좌측)에 위치할 수 있고, 제n 화소 열(30)은 화소 영역(I)의 타측(예를 들어, 화소 영역(I)의 우측)에 위치할 수 있다. 또한, 중앙 화소 열(20)은 제1 화소 열(10)과 제n 화소 열(30) 사이(예를 들어, 화소 영역(I)의 중앙)에 위치할 수 있다. 화소(PX)들이 각각의 상기 화소 열들을 따라 배열될 수 있다. 예시적인 실시예들에 있어서, 제1 화소 열(10) 및 제n 화소 열(30)로부터 상기 중앙 화소 열(20)로의 방향으로 상기 화소 열에 위치한 화소(PX)의 개수가 증가될 수 있다. 예를 들어, 제1 화소 열(10) 및 제n 화소 열(30)은 최소 화소(PX) 개수를 가질 수 있고, 중앙 화소 열(20)은 최대 화소(PX) 개수를 가질 수 있다. 여기서, 상기 최소 화소(PX) 개수는 2 이상일 수 있다. 또한, 중앙 화소 열(20)과 인접한 화소 열들이 최대 화소(PX) 개수를 포함할 수도 있다. 결과적으로, 화소(PX)들은 화소 영역(I)에서 실질적으로 원형의 평면 형상, 타원형의 평면 형상 또는 트랙형의 평면 형상으로 배열될 수 있고, 화소(PX)들을 둘러싸는 화소 영역(I)도 실질적으로 원형의 평면 형상, 타원형의 평면 형상 또는 트랙형의 평면 형상을 가질 수 있다. 화소 영역(I)은 제1 영역(III) 및 제1 영역(III)에 반대되는 제2 영역(IV)을 포함할 수 있다. 제1 영역(III) 및 제2 영역(IV)은 반원 형태를 가질 수 있고, 제1 영역(III) 및 제2 영역(IV)은 서로 대칭일 수 있다. 또한, 제1 영역(III)과 제2 영역(IV)의 경계를 중심으로 화소(PX)들의 배열은 서로 대칭일 수 있다.
주변 영역(II)은 화소 영역(I)을 둘러쌀 수 있다. 예를 들어, 주변 영역(II)도 실질적으로 원형의 평면 형상, 타원형의 평면 형상 또는 트랙형의 평면 형상을 가질 수 있다. 주변 영역(II)에는 복수의 점등 트랜지스터들이 위치할 수 있다. 예시적인 실시예들에 있어서, 상기 점등 트랜지스터들은 제1 영역(III)과 인접한 주변 영역(II)에 위치할 수 있다. 주변 영역(II)에 위치하는 사익 복수의 점등 트랜지스터들은 제1 내지 제n(단, n은 1 이상의 정수) 점등 트랜지스터들로 구성될 수 있다. 상기 제1 내지 제n 점등 트랜지스터들 각각은 상기 제1 내지 제n 화소 열들 각각과 연결될 수 있다. 예를 들어, 제1 점등 트랜지스터는 제1 화소 열(10)과 인접하여 배치될 수 있고, 제1 화소 열(10)의 첫 번째 화소와 직접 연결될 수 있다. 여기서, 제1 화소 열(10)의 첫 번째 화소는 제1 화소 열(10)을 따라 배치된 화소(PX)들과 전기적으로 연결될 수 있다. 따라서, 상기 제1 점등 트랜지스터는 제1 화소 열(10)에 배치된 화소(PX)들의 점등 검사를 수행할 수 있다. 유사하게, 제n 점등 트랜지스터는 제n 화소 열(30)과 인접하여 배치될 수 있고, 제n 화소 열(30)의 첫 번째 화소와 직접 연결될 수 있다. 여기서, 제n 화소 열(n0)의 첫 번째 화소는 제n 화소 열(30)을 따라 배치된 화소(PX)들과 전기적으로 연결될 수 있다. 따라서, 상기 제n 점등 트랜지스터는 제n 화소 열(30)에 배치된 화소(PX)들의 점등 검사를 수행할 수 있다.
화소 영역(I) 및 주변 영역(II)은 기판(110) 상에 위치할 수 있고, 화소 영역(I) 및 주변 영역(II)이 원형 형상을 가짐에 따라, 기판(110)도 원형 형상을 가질 수 있다. 화소 영역(I)이 원형 형상을 가짐에 따라 유기 발광 표시 장치(100)는 원형 디스플레이 장치로 기능할 수 있다.
도 2는 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치를 나타내는 평면도이다. 여기서, 도 2는 도 1의 영역(100)의 확대도이다. 도 2에 있어서, 도 1을 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 실질적으로 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 2를 참조하면, 유기 발광 표시 장치(100)는 기판(110), 게이트 절연층, 층간 절연층, 복수의 점등 트랜지스터들, 복수의 화소(PX)들, 평탄화층 등을 포함할 수 있다.
기판(110)은 화소 영역(I) 및 주변 영역(II)을 포함할 수 있다. 여기서, 화소 영역(I)은 제1 영역(III) 및 제2 영역(IV)을 포함할 수 있다. 화소 영역(I)에는 화소(PX)들이 배열될 수 있고, 제1 영역(III)과 인접한 주변 영역(II)에는 점등 트랜지스터들이 위치할 수 있다. 여기서, 화소(PX)들 각각은 반도체 소자들, 하부 전극들, 발광층들, 상부 전극들을 포함할 수 있고, 상기 점등 트랜지스터들 각각은 제1 액티브층 패턴들, 복수의 제1 게이트 전극들, 도전 패턴(235), 제1 전극들, 제2 전극들을 포함할 수 있다. 또한, 상기 반도체 소자들 각각은 제2 액티브층 패턴들, 제2 게이트 전극들, 소스 전극들, 드레인 전극들을 포함할 수 있다.
상기 점등 트랜지스터들 각각에 있어서, 기판(110) 상에 제1 액티브층 패턴이 배치될 수 있다. 상기 제1 액티브층 패턴 상에는 게이트 전극(미도시)이 배치될 수 있다. 상기 게이트 절연층 상에는 상기 제1 액티브층 패턴들과 중첩되도록 위치하는 상기 제1 게이트 전극들이 배치될 수 있다. 상기 제1 게이트 전극들은 서로 이격될 수 있고, 동일한 크기를 가질 수 있다.
예를 들어, 점등 트랜지스터들이 동일한 크기의 게이트 전극들을 포함하지 않는 경우, 점등 트랜지스터들 각각은 서로 다른 안테나 비(Antenna ratio)를 가질 수 있다. 여기서, 상기 안테나 비는 플라즈마를 사용하는 공정(예를 들어, 플라즈마 식각 공정, 플라즈마 에싱 공정, 플라즈마 증착 공정 등) 중에 상기 플라즈마에 의해 노출되는 도체(예를 들어, 게이트 전극)의 표면적 비로 정의된다. 따라서, 종래의 점등 트랜지스터는 계단 형상의 게이트 전극을 포함한다. 종래의 점등 트랜지스터는 서로 다른 크기(또는, 면적)의 게이트 전극들을 포함하기 때문에 서로 다른 안테나 비를 가질 수 있고, 이에 따라, 종래의 유기 발광 표시 장치의 점등 휘도 및 점등 화질의 균일성이 떨어질 수 있다.
상기 제1 게이트 전극들 상에는 층간 절연층(미도시)이 배치될 수 있다. 상기 층간 절연층 상에는 상기 제1 전극들, 제2 전극들 및 도전 패턴(235)이 배치될 수 있다. 화소(PX)들의 발광 신호가 상기 제1 전극들을 통해 제공될 수 있고, 상기 발광 신호는 상기 제2 전극들을 통해 화소(PX)들에 제공될 수 있다. 도전 패턴(235)은 상기 제1 게이트 전극들과 전기적으로 연결될 수 있다.
제2 영역(IV)과 인접한 주변 영역(II)에서, 도전 패턴(235)은 화소 영역(I)의 외곽을 따라 연장될 수 있다. 제1 영역(III)과 인접한 주변 영역(II)에서, 도전 패턴(235)은 계단 형상을 가질 수 있다. 상기 계단 구조는 제1 방향과 평행한 제1 연장부 및 상기 제1 방향과 직교하는 제2 방향으로 연장되는 제2 연장부를 포함할 수 있다. 상기 제1 연장부 및 상기 제2 연장부는 제1 영역(III)에 인접한 주변 영역(II)에서 교대로 반복적으로 배치될 수 있으며, 상기 제2 연장부들 아래에 상기 제1 게이트 전극들이 각각 위치할 수 있다. 도전 패턴(235)은 제2 영역(IV)의 양측부에 배치된 패드들(미도시)에서 게이트 신호를 제공받을 수 있다. 예를 들어, 제2 영역(IV)의 일측에서 도전 패턴(235)을 통해 시계 방향으로 게이트 신호가 제공될 수 있다. 이러한 경우, 제1 화소 열(10)부터 중앙 화소 열(20)까지 게이트 신호가 제공될 수 있다. 유사하게, 제2 영역(IV)의 타측에서 도전 패턴(235)을 통해 반 시계 방향으로 게이트 신호가 제공될 수 있다. 이러한 경우, 제n 화소 열(30)부터 중앙 화소 열(20)까지 게이트 신호가 제공될 수 있다.
이에 따라, 예시적인 실시예들에 따른 유기 발광 표시 장치(100)는 동일한 크기의 제1 게이트 전극들이 점등 트랜지스터들 각각에 배치됨으로써, 유기 발광 표시 장치(100)의 점등 휘도 및 점등 화질의 균일성을 향상시킬 수 있다.
도 3은 도 2의 유기 발광 표시 장치에 포함된 점등 트랜지스터를 설명하기 위한 평면도이다. 여기서, 도 3은 도 2의 제1 점등 트랜지스터(200)의 확대도이다. 도 3에 있어서, 도 1 내지 도 2를 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 실질적으로 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 3을 참조하면, 예시적인 실시예들에 있어서, 제1 점등 트랜지스터(200)는 제1 액티브층 패턴(125), 게이트 절연층(미도시), 제1 게이트 전극(170), 층간 절연층(미도시), 도전 패턴(235), 제1 전극(205), 제2 전극(225) 등을 포함할 수 있다.
제1 액티브층 패턴(125)은 기판 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 액티브층 패턴(125)은 소스 영역, 드레인 영역 및 채널 영역을 포함할 수 있다. 상기 게이트 전극은 제1 액티브층 패턴(125)을 덮을 수 있다. 제1 게이트 전극(170)은 제1 액티브층 패턴(125)과 중첩되도록 상기 게이트 절연층 상에 배치될 수 있다. 상기 층간 절연층은 제1 게이트 전극(170)을 덮을 수 있다. 상기 층간 절연층에는 제1 액티브층 패턴(125)의 소스 영역을 노출시키는 제1 개구, 제1 액티브층 패턴(125)의 드레인 영역을 노출시키는 제2 개구 및 제1 게이트 전극(170)을 노출시키는 제3 개구를 가질 수 있다. 제1 전극(205), 도전 패턴(235) 및 제2 전극(225)이 상기 층간 절연층 상에 배치될 수 있다. 제1 전극(205)은 상기 제1 개구를 통해 제1 액티브층 패턴(125)의 소스 영역에 접속될 수 있고, 제2 전극(225)은 상기 제2 개구를 통해 제1 액티브층 패턴(125)의 드레인 영역에 접속될 수 있으며, 도전 패턴(235)은 상기 제3 개구를 통해 제1 게이트 전극(170)에 접속될 수 있다. 여기서, 도전 패턴(235)은 제1 연장부(231) 및 제2 연장부(232)를 포함할 수 있다. 제2 연장부(232) 아래에 제1 게이트 전극(170)이 위치할 수 있다. 게이트 신호가 인가되는 경우, 제1 전극(205)을 통해 제1 액티브층 패턴(125)의 소스 영역에 인가된 화소(PX)의 발광 신호가 제1 액티브층 패턴(125)의 채널 및 드레인 영역 및 제2 전극(225)을 통해 화소(PX)에 전달될 수 있다. 이에 따라, 유기 발광 표시 장치(100)의 점등 검사가 수행될 수 있다.
도 4는 도 3의 유기 발광 표시 장치를 V-V'라인을 따라 절단한 단면도 이다.
도 4를 참조하면, 유기 발광 표시 장치는 기판(110), 게이트 절연층(150), 층간 절연층(190), 제1 점등 트랜지스터(200), 평탄화층(270), 화소, 화소 정의막(310) 등을 포함할 수 있다. 여기서, 제1 점등 트랜지스터(200)는 제1 액티브층 패턴(125), 제1 게이트 전극(170), 도전 패턴(235), 제1 전극(205), 제2 전극(225)을 포함할 수 있다. 또한, 상기 화소는 반도체 소자(250), 하부 전극(290), 발광층(330), 상부 전극(340)을 포함할 수 있고, 반도체 소자(250)는 제2 액티브층 패턴(130), 제2 게이트 전극(175), 소스 전극(210) 및 드레인 전극(230)을 포함할 수 있다.
전술한 바와 같이, 상기 유기 발광 표시 장치는 원형 형상의 화소 영역(I) 및 주변 영역(II)을 포함할 수 있다. 예를 들어, 화소 영역(I)에서는 화상이 표시될 수 있고, 주변 영역(II)에서는 복수의 점등 트랜지스터가 위치할 수 있다. 이러한 화소 영역(I)이 원형 형상을 가짐에 따라 상기 유기 발광 표시 장치는 원형 디스플레이 장치로 기능할 수 있다.
기판(110) 상에 제1 점등 트랜지스터(200) 및 반도체 소자(250)가 배치될 수 있다. 기판(110)은 투명한 재료로 구성될 수 있다. 예를 들면, 기판(110)은 석영, 합성 석영(synthetic quartz), 불화칼슘, 불소가 도핑된 석영(F-doped quartz), 소다라임(sodalime) 유리, 무알칼리(non-alkali) 유리 등을 포함할 수 있다. 선택적으로는, 기판(110)은 연성을 갖는 투명 수지 기판으로 이루어질 수 있다. 기판(110)으로 이용될 수 있는 투명 수지 기판의 예로는 폴리이미드 기판을 들 수 있다. 이 경우, 상기 폴리이미드 기판은 제1 폴리이미드층, 배리어 필름층, 제2 폴리이미드층 등으로 구성될 수 있다. 상기 폴리이미드 기판이 얇고 연성을 갖는 경우, 발광 구조물의 형성을 지원하기 위해 단단한 유리 상에 형성될 수 있다. 즉, 예시적인 실시예들에 있어서, 기판(110)은 유리 기판 상에 제1 폴리이미드층, 배리어 필름층 및 제2 폴리이미드층이 적층된 구성을 가질 수 있다. 예를 들면, 상기 제2 폴리이미드층 상에 절연층을 배치한 후, 상기 절연층 상에 상기 발광 구조물을 형성할 수 있다. 이러한 발광 구조물의 형성 후, 상기 유리 기판이 제거될 수 있다. 상기 폴리이미드 기판은 얇고 플렉서블하기 때문에, 상기 폴리이미드 기판 상에 상기 발광 구조물들을 직접 형성하기 어려울 수 있다. 이러한 점을 고려하여, 경질의 유리 기판을 이용하여 상기 발광 구조물들을 형성한 다음, 상기 유리 기판을 제거함으로써, 상기 폴리이미드 기판을 기판(110)으로 이용할 수 있다. 상기 유기 발광 표시 장치가 화소 영역(I) 및 주변 영역(II)을 구비함에 따라, 기판(110)도 화소 영역(I) 및 주변 영역(II)으로 구분될 수 있다.
기판(110) 상에는 버퍼층(도시되지 않음)이 배치될 수 있다. 상기 버퍼층은 화소 영역(I)으로부터 주변 영역(II)으로의 방향인 제1 방향을 따라 연장될 수 있다. 상기 버퍼층은 기판(110)으로부터 금속 원자들이나 불순물들이 확산(즉, 아웃 개싱)되는 현상을 방지할 수 있으며, 제1 및 제2 액티브층 패턴들(125, 130)을 형성하기 위한 결정화 공정 동안 열의 전달 속도를 조절하여 실질적으로 균일한 제1 및 제2 액티브층 패턴들(125, 130)을 수득하게 할 수 있다. 또한, 상기 버퍼층은 기판(110)의 표면이 균일하지 않을 경우, 기판(110)의 표면의 평탄도를 향상시키는 역할을 수행할 수 있다. 기판(110)의 유형에 따라 기판(110) 상에 두 개 이상의 버퍼층이 제공될 수 있거나 상기 버퍼층이 배치되지 않을 수 있다.
제1 및 제2 액티브층 패턴들(125, 130)은 기판(110) 상에 소정의 간격으로 이격하여 배치될 수 있고, 산화물 반도체, 무기물 반도체(예를 들면, 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon)) 또는 유기물 반도체 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 액티브층 패턴들(125, 130)은 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함하는 반도체 산화물층일 수 있다. 예를 들어, 제1 및 제2 액티브층 패턴들(125, 130)은 아연 산화물(ZnOx), 갈륨 산화물(GaOx), 티타늄 산화물(TiOx), 주석 산화물(SnOx), 인듐 산화물(InOx), 인듐-갈륨 산화물(IGO), 인듐-아연 산화물(IZO), 인듐-주석 산화물(ITO), 갈륨-아연 산화물(GZO), 아연-마그네슘 산화물(ZMO), 아연-주석 산화물(ZTO), 아연-지르코늄 산화물(ZnZrxOy), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO), 인듐-갈륨-하프늄 산화물(IGHO), 주석-알루미늄-아연 산화물(TAZO) 및 인듐-갈륨-주석 산화물(IGTO) 등을 포함할 수 있다.
제1 및 제2 액티브층 패턴들(125, 130) 상에는 게이트 절연층(150)이 배치될 수 있다. 게이트 절연층(150)은 화소 영역(I) 및 주변 영역(II)에서 제1 및 제2 액티브층 패턴들(125, 130)을 덮을 수 있으며, 기판(110) 상에서 상기 제1 방향을 따라 연장될 수 있다. 즉, 게이트 절연층(150)은 기판(110) 상에서 전체적으로 배치될 수 있다. 게이트 절연층(150)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
제1 및 제2 게이트 전극들(170, 175) 각각은 게이트 절연층(150) 중에서 하부에 제1 및 제2 액티브층 패턴들(125, 130) 각각이 위치하는 부분 상에 배치될 수 있다. 상기 유기 발광 표시 장치에 포함되는 복수의 제1 게이트 전극(170)들은 동일한 크기를 가질 수 있다. 제1 및 제2 게이트 전극들(170, 175)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등으로 구성될 수 있다. 예를 들어, 제1 및 제2 게이트 전극들(170, 175) 각각은 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlNx), 은(Ag), 은을 함유하는 합금, 텅스텐(W), 텅스텐 질화물(WNx), 구리(Cu), 구리를 함유하는 합금, 니켈(Ni), 크롬(Cr), 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 티타늄(Ti), 티타늄 질화물(TiNx), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc), 탄탈륨 질화물(TaNx), 스트론튬 루테늄 산화물(SrRuxOy), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOx), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 및 제2 게이트 전극들(170, 175) 상에는 층간 절연층(190)이 배치될 수 있다. 층간 절연층(190)은 화소 영역(I) 및 주변 영역(II)에서 제1 및 제2 게이트 전극들(170, 175)을 덮을 수 있으며, 기판(110) 상에서 상기 제1 방향을 따라 연장될 수 있다. 즉, 층간 절연층(190)은 기판(110) 상에서 전체적으로 배치될 수 있다. 제2 절연층(190)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
층간 절연층(190) 상에는 제1 전극(205), 제2 전극(225), 도전 패턴(235) 소스 전극(210) 및 드레인 전극(230)이 배치될 수 있다. 제1 및 제2 전극들(220, 225) 및 소스 및 드레인 전극들(210, 230)은 각기 게이트 절연층(150) 및 층간 절연층(190)의 일부를 관통하여 제1 및 제2 액티브층 패턴들(125, 130)의 일측 및 타측에 각각 접속될 수 있다. 또한, 도전 패턴(235)은 층간 절연층(190)의 일부를 관통하여 게이트 전극(170)에 접속될 수 있다. 도전 패턴(235)은 화소 영역(I)의 외곽을 따라 연장될 수 있다. 도전 패턴(235)은 계단 형상을 가질 수 있다. 상기 계단 구조는 제1 방향과 평행한 제1 연장부 및 상기 제1 방향과 직교하는 제2 방향으로 연장되는 제2 연장부를 포함할 수 있다. 상기 제1 연장부 및 상기 제2 연장부는 주변 영역(II)에서 교대로 반복적으로 배치될 수 있으며, 상기 제2 연장부들 아래에 상기 제1 게이트 전극(170)들이 각각 위치할 수 있다. 도전 패턴(235)은 제2 영역(IV)의 양측부에 배치된 패드들에서 게이트신호를 제공받을 수 있다. 따라서, 도전 패턴(235)은 게이트 전극(170)에 상기 게이트 신호를 제공할 수 있다. 상기 게이트 신호가 게이트 전극(170)에 인가되는 경우, 가 제1 전극(205)을 통해 제1 액티브층 패턴(125)의 소스 영역에 인가된 화소의 발광 신호가 제1 액티브층 패턴(125)의 채널 및 드레인 영역 및 제2 전극(225)을 통해 화소에 전달될 수 있다. 제1 전극(205), 제2 전극(225), 도전 패턴(235) 소스 전극(210) 및 드레인 전극(230)은 각기 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들어, 제1 전극(205), 제2 전극(225), 도전 패턴(235) 소스 전극(210) 및 드레인 전극(230) 각각은 알루미늄, 구리, 몰리브데늄, 티타늄, 크롬, 탄탈륨, 텅스텐, 네오디뮴, 스칸듐, 이들의 합금, 이들의 질화물, 스트론튬 루테늄 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 아연 산화물, 주석 산화물, 탄소 나노 튜브 등을 포함할 수 있다.
제1 전극(205), 제2 전극(225), 도전 패턴(235) 소스 전극(210) 및 드레인 전극(230) 상에는 평탄화층(270)이 배치될 수 있다. 평탄화층(270)은 화소 영역(I) 및 주변 영역(II)에서 제1 전극(205), 제2 전극(225), 도전 패턴(235) 소스 전극(210) 및 드레인 전극(230)을 덮을 수 있으며 기판(110) 상에서 상기 제1 방향을 따라 연장될 수 있다. 즉, 평탄화층(270)은 기판(110) 상에서 전체적으로 배치될 수 있다. 평탄화층(270)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
하부 전극(290)은 평탄화층(270)상의 화소 영역(I)에 배치될 수 있다. 하부 전극(290)은 평탄화층(270)의 일부를 관통하여 드레인 전극(230) 과 접속될 수 있다. 또한, 하부 전극(290)은 반도체 소자(250)와 전기적으로 연결될 수 있다. 하부 전극(290)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.
화소 정의막(310)은 하부 전극(290)의 일부를 노출시키면서 평탄화층(270) 상에 배치될 수 있다. 화소 정의막(310)은 유기 물질 또는 무기 물질로 이루어질 수 있다. 이 경우, 화소 정의막(310)에 의해 적어도 일부가 노출된 하부 전극(290) 상에 발광층(330)이 위치할 수 있다.
발광층(330)은 적어도 일부가 노출된 하부 전극(290) 상에 배치될 수 있다. 발광층(330) 상이한 색광들(즉, 적색광, 녹색광, 청색광 등)을 방출시킬 수 있는 발광 물질들 중 적어도 하나를 사용하여 형성될 수 있다.
상부 전극(340)은 화소 정의막(310) 및 발광층(330) 상에 배치될 수 있다. 상부 전극(340)은 화소 영역(I)에서 화소 정의막(310) 및 발광층(330)을 덮을 수 있으며 기판(110) 상에서 상기 제1 방향을 따라 연장될 수 있다. 상부 전극(340)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등으로 구성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
본 발명의 예시적인 실시예들에 따른 상기 유기 발광 표시 장치는 동일한 크기의 제1 게이트 전극(170)들이 점등 트랜지스터들 각각에 배치될 수 있다. 이에 따라, 상기 유기 발광 표시 장치의 점등 휘도 및 점등 화질의 균일성을 향상시킬 수 있다. 또한, 상기 제1 게이트 전극(170)은 제2 게이트 전극(175)과 동시에 형성될 수 있고, 도전 패턴(235)은 제1 전극(205), 제2 전극(225) 및 소스 및 드레인 전극들(210, 230)과 동시에 형성될 수 있다. 이에 따라, 상기 유기 발광 표시 장치의 제조 비용이 많이 증가하지 않을 수 있다.
도 5 내지 도 9는 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치의 제조 방법을 나타내는 단면도들이다.
도 5를 참조하면, 기판(510)의 주변 영역(II) 및 화소 영역(I)에 제1 및 제2 액티브층 패턴들(525, 530)이 형성될 수 있다. 기판(510)은 석영, 합성 석영, 불화칼슘, 불소가 도핑된 석영, 소다라임 유리, 무알칼리 유리 등을 사용하여 형성될 수 있다. 선택적으로, 기판(510) 상에는 버퍼층이 형성될 수 있다. 상기 버퍼층은 기판(510) 상에서 화소 영역(I)으로부터 주변 영역(II)으로의 방향인 제1 방향으로 연장될 수 있다. 즉, 기판(510) 상에 전체적으로 형성될 수 있고, 기판(510)으로부터 금속 원자들이나 불순물들이 확산되는 현상을 방지할 수 있다. 제1 및 제2 액티브층 패턴들(525, 530)은 산화물 반도체, 무기물 반도체 또는 유기물 반도체 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 액티브층 패턴들(525, 530)은 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄, 지르코늄, 마그네슘 등을 포함하는 반도체 산화물층으로 형성될 수 있다. 예를 들어, 제1 및 제2 액티브층 패턴들(525, 530)은 아연 산화물, 갈륨 산화물, 티타늄 산화물, 주석 산화물, 인듐 산화물, 인듐-갈륨 산화물, 인듐-아연 산화물, 인듐-주석 산화물, 갈륨-아연 산화물, 아연-마그네슘 산화물, 아연-주석 산화물, 아연-지르코늄 산화물, 인듐-갈륨-아연 산화물, 인듐-아연-주석 산화물, 인듐-갈륨-하프늄 산화물, 주석-알루미늄-아연 산화물 및 인듐-갈륨-주석 산화물 등을 사용하여 형성될 수 있다. 즉, 제1 및 제2 액티브층 패턴들(525, 530)은 동일한 물질을 포함하고 동시에 형성될 수 있다.
도 6을 참조하면, 게이트 절연층(550)은 기판(510) 상에 형성될 수 있다. 게이트 절연층(550)은 제1 및 제2 액티브층 패턴들(525, 530)을 덮으며 기판(510) 상에서 상기 제1 방향으로 연장될 수 있다. 즉, 게이트 절연층(550)이 기판(510) 상의 화소 영역(I) 및 주변 영역(II)에 전체적으로 형성될 수 있다. 게이트 절연층(550)은 실리콘 화합물, 금속 산화물 등을 사용하여 형성될 수 있다. 제1 및 제2 게이트 전극들(570, 575)은 각기 게이트 절연층(550) 중에서 하부에 제1 및 제2 액티브층 패턴들(525, 530)이 위치하는 부분 상에 형성될 수 있다. 여기서, 유기 발광 표시 장치에 포함되는 복수의 제1 게이트 전극(570)들은 동일한 크기를 가질 수 있다. 제1 및 제2 게이트 전극들(570, 575) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들어, 제1 및 제2 게이트 전극들(570, 575) 각각은 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 은, 은을 함유하는 합금, 텅스텐, 텅스텐 질화물, 구리, 구리를 함유하는 합금, 니켈, 크롬, 몰리브데늄, 몰리브데늄을 함유하는 합금, 티타늄, 티타늄 질화물, 백금, 탄탈륨, 네오디뮴, 스칸듐, 탄탈륨 질화물, 스트론튬 루테늄 산화물, 아연 산화물, 인듐 주석 산화물, 주석 산화물, 인듐 산화물, 갈륨 산화물, 인듐 아연 산화물 등을 사용하여 형성될 수 있다. 즉, 제1 및 제2 게이트 전극들(570, 575)은 동일한 물질을 포함하고 동시에 형성될 수 있다.
도 7을 참조하면, 제1 및 제2 게이트 전극들(570, 575) 상에는 층간 절연층(590)이 형성될 수 있다. 층간 절연층(590)은 제1 및 제2 게이트 전극들(570, 575)을 덮으며 게이트 절연층(550) 상에서 상기 제1 방향으로 연장될 수 있다. 즉, 층간 절연층(590)은 기판(510) 상의 화소 영역(I) 및 주변 영역(II)에 전체적으로 형성될 수 있다. 층간 절연층(590)이 형성된 후, 제1 액티브층 패턴(525)의 소스 영역을 노출시키는 제1 개구, 제1 액티브층 패턴(525)의 드레인 영역을 노출시키는 제2 개구, 제1 게이트 전극(570)을 노출시키는 제3 개구, 제2 액티브층 패턴(575)의 제1 부분을 노출시키는 제4 개구 및 제2 액티브 패턴(575)의 제2 부분을 노출시키는 제5 개구가 형성될 수 있다. 층간 절연층(590)은 실리콘 화합물, 금속 산화물 등을 사용하여 형성될 수 있다.
도 8을 참조하면, 층간 절연층(590) 상에는 제1 전극(605), 제2 전극(625), 도전 패턴(635) 소스 전극(610) 및 드레인 전극(630)이 형성될 수 있다. 제1 및 제2 전극들(620, 625)은 각기 제1 절연층(550) 및 제2 절연층(590)의 일부를 관통하여 제1 액티브층 패턴(525)의 소스 영역 및 드레인 영역에 각기 접속될 수 있고, 소스 및 드레인 전극들(610, 630)은 각기 제1 절연층(550) 및 제2 절연층(590)의 일부를 관통하여 제2 액티브층 패턴들(530)의 타측에 각기 접속될 수 있다. 또한, 도전 패턴(635)은 층간 절연층(590)의 일부를 관통하여 게이트 전극(570)에 접속될 수 있다. 도전 패턴(635)은 화소 영역(I)의 외곽을 따라 연장될 수 있다. 도전 패턴(635)은 계단 형상을 가질 수 있다. 상기 계단 구조는 제1 방향과 평행한 제1 연장부 및 상기 제1 방향과 직교하는 제2 방향으로 연장되는 제2 연장부를 포함할 수 있다. 상기 제1 연장부 및 상기 제2 연장부는 주변 영역(II)에서 교대로 반복적으로 형성될 수 있으며, 상기 제2 연장부들 아래에 상기 제1 게이트 전극(570)들이 각각 위치할 수 있다. 제1 전극(605), 제2 전극(625), 도전 패턴(635) 소스 전극(610) 및 드레인 전극(630)은 각기 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들어, 제1 전극(605), 제2 전극(625), 도전 패턴(635) 소스 전극(610) 및 드레인 전극(630) 각각은 알루미늄, 구리, 몰리브데늄, 티타늄, 크롬, 탄탈륨, 텅스텐, 네오디뮴, 스칸듐, 이들의 합금, 이들의 질화물, 스트론튬 루테늄 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 아연 산화물, 주석 산화물, 탄소 나노 튜브 등을 사용하여 형성될 수 있다. 즉, 제1 전극(605), 제2 전극(625), 도전 패턴(635) 소스 전극(610) 및 드레인 전극(630)은 동일한 물질을 포함할 수 있고, 동시에 형성될 수 있다. 이에 따라, 제1 액티브층 패턴(525), 제1 게이트 전극(570) 및 제1 및 제2 전극들(620, 625)을 포함하는 제1 점등 트랜지스터(200)가 형성될 수 있고, 제2 액티브층 패턴(530), 제2 게이트 전극(575) 및 소스 및 드레인 전극들(610, 630)을 포함하는 반도체 소자(650)가 형성될 수 있다.
도 9를 참조하면, 층간 절연층(590) 상에는 평탄화층(670)이 형성될 수 있다. 평탄화층(670)은 제1 전극(605), 제2 전극(625), 도전 패턴(635) 소스 전극(610) 및 드레인 전극(630)을 덮으며 층간 절연층(590) 상에서 상기 제1 방향으로 연장될 수 있다. 평탄화층(670)은 기판(510) 상의 화소 영역(I) 및 주변 영역(II)에 전체적으로 형성될 수 있다. 평탄화층(670)은 실리콘 화합물, 금속 산화물 등을 사용하여 형성될 수 있다.
하부 전극(690)은 평탄화층(670) 상의 화소 영역(I)에 형성될 수 있다. 하부 전극(690)은 평탄화층(670)의 일부를 관통하여 드레인 전극(630)과 접속될 수 있다. 하부 전극(690)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다.
화소 정의막(710)은 평탄화층(670)의 일부 및 하부 전극(690)의 일부 상의 화소 영역(I)에 형성될 수 있다. 화소 정의막(710)은 하부 전극(690)의 일부를 노출시키면서 평탄화층(670) 상에 형성될 수 있다. 화소 정의막(710)은 유기 물질 또는 무기 물질을 사용하여 형성될 수 있다.
발광층(730)은 적어도 일부가 노출된 하부 전극(690) 상에 형성될 수 있다. 발광층(630)은 상이한 색광들(즉, 적색광, 녹색광, 청색광 등)을 방출시킬 수 있는 발광 물질들 중 적어도 하나를 사용하여 형성될 수 있다.
상부 전극(740)은 화소 정의막(710) 및 발광층(730) 상에 형성될 수 있다. 상부 전극(740)은 화소 영역(I)에서 화소 정의막(710) 및 발광층(730)을 덮을 수 있으며, 화소 정의막(710) 및 발광층(730) 상에서 상기 제1 방향을 따라 연장될 수 있다. 상부 전극(740)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
도 10은 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치를 나타내는 평면도이다. 도 10에 예시한 유기 발광 표시 장치는 도 2를 참조하여 설명한 유기 발광 표시 장치(100)와 실질적으로 동일하거나 실질적으로 유사한 구성을 가질 수 있다. 도 10에 있어서, 도 2를 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 실질적으로 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 10을 참조하면, 유기 발광 표시 장치는 기판(110), 게이트 절연층, 층간 절연층, 복수의 점등 트랜지스터들, 복수의 화소(PX)들, 평탄화층 등을 포함할 수 있다.
기판(110)은 화소 영역(I) 및 주변 영역(II)을 포함할 수 있다. 화소 영역(I)에는 화소(PX)들이 배열될 수 있고, 주변 영역(II)에는 점등 트랜지스터들이 위치할 수 있다. 여기서, 화소(PX)들 각각은 반도체 소자들, 하부 전극들, 발광층들, 상부 전극들을 포함할 수 있고, 상기 점등 트랜지스터들 각각은 제1 액티브층 패턴들, 복수의 제1 게이트 전극들, 도전 패턴(835), 제1 전극들, 제2 전극들을 포함할 수 있다. 또한, 상기 반도체 소자들 각각은 제2 액티브층 패턴들, 제2 게이트 전극들, 소스 전극들, 드레인 전극들을 포함할 수 있다.
예시적인 실시예들에 있어서, 하나의 화소(PX) 제1 내지 제3 서브 화소들을 포함할 수 있고, 하나의 점등 트랜지스터는 제1 내지 제3 서브 점등 트랜지스터들을 포함할 수 있다. 예를 들어, 제1 서브 화소는 적색 광을 방출할 수 있고, 제2 서브 화소는 녹색 광을 방출할 수 있으며, 제3 서브 화소는 청색 광을 방출할 수 있다. 제1 내지 제3 서브 점등 트랜지스터들 각각은 제1 내지 제3 서브 화소들 각각에 연결될 수 있다. 따라서, 제1 서브 점등 트랜지스터는 적색 화소의 발광 신호를 인가할 수 있고, 제2 서브 점등 트랜지스터는 녹색 화소의 발광 신호를 인가할 수 있으며, 제3 서브 점등 트랜지스터는 청색 화소의 발광 신호를 인가할 수 있다. 여기서, 제1 내지 제3 서브 점등 트랜지스터들은 하나의 게이트 전극을 포함할 수 있다. 즉, 상기 하나의 게이트 전극은 제1 내지 제3 서브 점등 트랜지스터들에 전기적으로 연결될 수 있다. 도전 패턴(835)은 화소 영역(I)의 외곽을 따라 연장될 수 있다. 주변 영역(II)에서, 도전 패턴(835)은 계단 형상을 가질 수 있다. 상기 계단 구조는 제1 방향과 평행한 제1 연장부 및 상기 제1 방향과 직교하는 제2 방향으로 연장되는 제2 연장부를 포함할 수 있다. 상기 제1 연장부 및 상기 제2 연장부는 제1 영역(III)에 인접한 주변 영역(II)에서 교대로 반복적으로 배치될 수 있으며, 상기 제2 연장부들 아래에 상기 제1 게이트 전극들이 각각 위치할 수 있다.
도 11은 도 10의 유기 발광 표시 장치에 포함된 점등 트랜지스터를 설명하기 위한 평면도이다. 여기서, 도 11은 도 10의 제1 점등 트랜지스터(700)의 확대도이다. 도 11에 있어서, 도 10을 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 실질적으로 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 11을 참조하면, 예시적인 실시예들에 있어서, 제1 점등 트랜지스터(700)는 제1 내지 제3 서브 점등 트랜지스터를 포함할 수 있다.
제1 서브 점등 트랜지스터는 제1 서브 액티브층 패턴(725), 제1 서브 소스 전극(805) 및 제1 서브 드레인 전극(820)을 포함할 수 있다. 제2 서브 점등 트랜지스터는 제2 서브 액티브층 패턴(735), 제2 서브 소스 전극(810) 및 제2 서브 드레인 전극(825)을 포함할 수 있다. 제3 서브 점등 트랜지스터는 제3 서브 액티브층 패턴(745), 제3 서브 소스 전극(815) 및 제3 서브 드레인 전극(830)을 포함할 수 있다. 제1 서브 액티브층 패턴(725), 제2 서브 액티브층 패턴(735) 및 제3 서브 액티브층 패턴(745)과 중첩되도록 제1 게이트 전극(775)이 배치될 수 있다. 도전 패턴(835)은 제1 게이트 전극(775)에 접속될 수 있다. 여기서, 도전 패턴(835)은 제1 연장부(831) 및 제2 연장부(832)를 포함할 수 있다. 제2 연장부(832) 아래에 제1 게이트 전극(775)이 위치할 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 원형 유기 발광 표시 장치를 구비할 수 있는 다양한 디스플레이 기기들에 적용될 수 있다. 예를 들면, 본 발명은 차량용, 선박용 및 항공기용 디스플레이 장치들, 휴대용 통신 장치들, 전시용 또는 정보 전달용 디스플레이 장치들, 의료용 디스플레이 장치들 등과 같은 수많은 디스플레이 기기들에 적용 가능하다.
10: 제1 화소 열 20: 중앙 화소 열
30: 제n 화소 열 100: 유기 발광 표시 장치
110, 510: 기판 125, 535: 제1 액티브층 패턴
130, 530: 제2 액티브층 패턴 150, 550: 게이트 절연층
170, 570, 775: 제1 게이트 전극 175, 575: 제2 게이트 전극
190, 590: 층간 절연층
200, 600, 700: 제1 점등 트랜지스터
205, 605: 제1 전극 225, 625: 제2 전극
231, 831: 제1 연장부 232, 832: 제2 연장부
235, 635, 835: 도전 패턴 210, 610: 소스 전극
230, 630: 드레인 전극 250, 650: 제1 반도체 소자
270, 670: 평탄화층 290, 690: 하부 전극
310, 710: 화소 정의막 330, 730: 발광층
725: 제1 서브 액티브층 패턴 735: 제2 서브 액티브층 패턴
745: 제3 서브 액티브층 패턴 805: 제1 서브 소스 전극
810: 제2 서브 소스 전극 815: 제3 서브 소스 전극
820: 제1 서브 드레인 전극 825: 제2 서브 드레인 전극
830: 제3 서브 드레인 전극 340, 740: 상부 전극
PX: 화소 I: 화소 영역
II: 주변 영역 III: 제1 영역
IV: 제2 영역

Claims (20)

  1. 복수의 화소들이 배열된 화소 영역을 포함하는 기판; 및
    상기 기판 상의 상기 화소 영역을 둘러싸는 주변 영역에 배치되고, 상기 화소들과 전기적으로 연결되며, 상기 화소들의 점등 검사를 수행하는 복수의 점등 트랜지스터들을 포함하고,
    상기 점등 트랜지스터들 각각은,
    상기 기판 상에 배치되는 제1 액티브층 패턴;
    상기 제1 액티브층 패턴 상에 배치되는 제1 게이트 전극; 및
    상기 제1 게이트 전극 상에 배치되며, 상기 제1 게이트 전극과 전기적으로 연결되는 도전 패턴을 포함하며,
    상기 제1 게이트 전극들은 서로 이격되어 배치되고, 상기 제1 게이트 전극들 각각은 동일한 형상을 가지며,
    상기 주변 영역에서 상기 도전 패턴들은 일체로 형성되는 것을 특징으로 하는 유기 발광 표시 장치.
  2. 제 1 항에 있어서, 상기 화소들 각각은,
    상기 기판 상에 배치되는 반도체 소자;
    상기 반도체 소자 상에 배치되는 하부 전극;
    상기 하부 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 상부 전극을 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  3. 제 2 항에 있어서, 상기 반도체 소자들 각각은,
    상기 기판 상에 배치되는 제2 액티브층 패턴;
    상기 제2 액티브층 패턴 상에 배치되는 제2 게이트 전극; 및
    상기 제2 액티브층 패턴의 제1 부분 및 제2 부분에 각각 접속되는 소스 전극 및 드레인 전극을 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  4. 제 3 항에 있어서,
    상기 기판 상에 배치되며 상기 제1 액티브층 패턴들 및 상기 제2 액티브층 패턴들을 덮는 게이트 절연층; 및
    상기 게이트 절연층 상에 배치되며 상기 제1 게이트 전극들 및 상기 제2 게이트 전극들을 덮는 층간 절연층을 더 포함하고,
    상기 층간 절연층은 상기 제1 게이트 전극들 각각의 적어도 일부들을 노출시키는 개구를 포함하며, 상기 개구를 통해 상기 도전 패턴은 상기 제1 게이트 전극에 접속되는 것을 특징으로 하는 유기 발광 표시 장치.
  5. 제 4 항에 있어서,
    상기 층간 절연층 상에 배치되며 상기 제1 액티브층 패턴들 각각의 제3 부분에 접속되는 제1 전극; 및
    상기 층간 절연층 상에 배치되며 상기 제1 액티브층 패턴들 각각의 제4 부분에 접속되는 제2 전극을 더 포함하고,
    상기 제1 전극을 통해 상기 화소의 발광 신호가 제공되고, 상기 도전 패턴을 통해 상기 점등 트랜지스터의 게이트 신호가 제공되는 것을 특징으로 하는 유기 발광 표시 장치.
  6. 제 5 항에 있어서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 동일한 물질을 포함하여 동시에 형성되고, 상기 제1 액티브층 패턴 및 상기 제2 액티브층 패턴은 동일한 물질을 포함하여 동시에 형성되는 것을 특징으로 하는 유기 발광 표시 장치.
  7. 제 1 항에 있어서, 상기 화소 영역 및 상기 주변 영역은 원형의 평면 형상, 타원형의 평면 형상 또는 트랙형의 평면 형상을 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  8. 제 1 항에 있어서, 상기 화소 영역은 제1 영역 및 상기 제1 영역에 반대되는 제2 영역을 포함하며,
    상기 제1 영역 및 상기 제2 영역은 반원 형태를 가지며, 상기 제1 영역 및 상기 제2 영역의 경계를 중심으로 상기 화소들의 배열은 서로 대칭인 것을 특징으로 하는 유기 발광 표시 장치.
  9. 제 8 항에 있어서, 상기 점등 트랜지스터들은 상기 제1 영역과 인접한 상기 주변 영역에 배치되는 것을 특징으로 하는 유기 발광 표시 장치.
  10. 제 9 항에 있어서, 상기 도전 패턴은 상기 제1 영역과 인접한 상기 주변 영역에서 계단 구조를 갖는 것을 특징으로 하는 유기 발광 표시 장치.
  11. 제 10 항에 있어서, 상기 계단 구조는,
    제1 방향과 평행한 제1 연장부; 및
    상기 제1 방향과 직교하는 제2 방향으로 연장되는 제2 연장부를 포함하고,
    상기 제1 연장부 및 상기 제2 연장부는 상기 제1 영역에 인접한 상기 주변 영역에서 교대로 반복적으로 배치되며, 상기 제2 연장부들 아래에 상기 제1 게이트 전극이 위치하는 것을 특징으로 하는 유기 발광 표시 장치.
  12. 제 11 항에 있어서, 상기 제2 연장부는 상기 제1 게이트 전극 각각과 전기적으로 연결되는 것을 특징으로 하는 유기 발광 표시 장치.
  13. 제 1 항에 있어서, 상기 화소 영역은 제1 내지 제n(단, n은 1 이상의 정수) 화소 열들(pixel columns)을 포함하고,
    상기 화소들이 각각의 상기 화소 열들을 따라 배열되는 것을 특징으로 하는 유기 발광 표시 장치.
  14. 제 13 항에 있어서, 상기 화소 영역은 제1 및 제n 화소 열들 사이에 배치되는 중앙 화소 열을 포함하고,
    상기 화소 영역의 제1 및 제n 화소 열들로부터 상기 화소 영역의 중앙에 배치되는 상기 중앙 화소 열로의 방향으로 화소 개수가 증가되는 특징으로 하는 유기 발광 표시 장치.
  15. 제 14 항에 있어서, 상기 중앙 화소 열은 최대 화소 개수를 포함하고, 상기 제1 및 제n 화소 열들은 최소 화소 개수를 포함하며, 상기 최소 화소 개수는 2 이상인 것을 특징으로 하는 유기 발광 표시 장치.
  16. 제 15 항에 있어서, 상기 중앙 화소 열과 인접한 화소 열들은 상기 최대 화소 개수를 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  17. 제 13 항에 있어서, 상기 점등 트랜지스터들은 제1 내지 제n(단, n은 1 이상의 정수) 점등 트랜지스터들을 포함하며,
    상기 제1 내지 제n 점등 트랜지스터들 각각은 상기 제1 내지 제n 화소 열들 각각과 연결되는 것을 특징으로 하는 유기 발광 표시 장치.
  18. 제 17 항에 있어서, 상기 제1 내지 제n 점등 트랜지스터들 중 제K(단, K는 1 이상 n 이하의 정수) 점등 트랜지스터는 상기 제1 내지 제n 화소 열들 중 제K 화소 열에 배열된 화소들을 점등시키는 것을 특징으로 하는 유기 발광 표시 장치.
  19. 제 1 항에 있어서, 하나의 상기 화소는 제1 내지 제3 서브 화소들을 포함하고, 하나의 상기 점등 트랜지스터는 제1 내지 제3 서브 점등 트랜지스터들을 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  20. 제 19 항에 있어서 상기 제1 내지 제3 서브 점등 트랜지스터들 각각은 상기 제1 내지 제3 서브 화소들 각각에 연결되는 것을 특징으로 하는 유기 발광 표시 장치.
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