JP7092041B2 - 薄膜トランジスタアレイおよびその製造方法 - Google Patents
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Description
本発明は、薄膜トランジスタアレイおよびその製造方法に関する。
近年、有機、無機問わずインキ化した機能性材料を用いて、印刷法によって機能性を持った素子を作成するプリンテッドエレクトロニクスについての研究、開発が盛んに行われている。
プリンテッドエレクトロニクスについては、有機ＥＬ（エレクトロルミネッセンス）素子や有機太陽電池、有機薄膜トランジスタなどの有機機能性素子の開発が盛んに行われている。これらの有機機能性素子は、一般に数ｎｍから数μｍ程度の膜厚を有する有機機能層を基板上にパターン形成する必要がある。
プリンテッドエレクトロニクスの分野において用いられる印刷方式には様々なものがあるが、代表的なものとしては、昔からある凸版印刷、凹版印刷、平版印刷、孔版印刷などに加えて、インキジェット印刷を代表とする比較的新しい方式などがあり、用いられるインキや基材などによって多種多様に選択される。凸版印刷、凹版印刷、平版印刷、孔版印刷などは、目的とする印刷パターンに対して版を作成、使用するため有版印刷と呼ばれる。一方で、インキジェット印刷などは所望の位置に直接インキを転写させ、パターンを問わず版を用いないため無版印刷と呼ばれる。
また、それぞれの印刷方式のなかでも使用部材などによってさらに細分化される。例えば凸版印刷法では、樹脂やゴムなどで形成されたフレキソ版と呼ばれる印刷版を用いる印刷方式をその他と区別してフレキソ印刷と呼ぶこともある。
他にも、スピンコート法、バーコート法、突出コート法、ディップコート法等の比較的簡易な膜形成方法もある。しかしながら、これらは一般的には基板全面もしくはほぼ全面に均一に成膜することに長けており、一方で機能性素子に求められることが多い高精度のパターニングや材料の塗り分けを行うことには向いていない。
このように、単に印刷方式といっても種種多様な方法があり、それぞれに長短が存在するため、プリンテッドエレクトロニクスにおいては目的とする構造、材料、機能性などからより適した印刷方式を選択することが必要である。
凸版印刷法、その中でもフレキソ印刷法がプリンテッドエレクトロニクスにおいて優位である点としては、連続印刷が安定であること、インキ選択性が広いこと、比較的低粘度インキの印刷が可能であること、柔軟な版を用いるため基材等に傷をつけづらいことなどが挙げられる。
凸版印刷法のプリンテッドエレクトロニクス分野への活用法を、近年注目されている有機半導体インキを用いた有機半導体を例として述べる。例えば、凸版印刷法の中でもフレキソ印刷を用いて有機半導体層を形成する技術（特許文献１参照）などが既に開発されている。
凸版印刷装置の一例を、図１１を用いて説明する。図１１に示した凸版印刷装置では、印刷用凸版８が装着される回転式の版胴７と、凸版８の版面にインキ５を供給するためのアニロックスロール６と、アニロックスロール６にインキ５を供給するインキチャンバー３と、アニロックスロール上の余剰インキを掻き落とすドクター４と、被印刷基板２が載置される基板定盤１、を有している。ドクター４としては、金属板や樹脂板などからなるブレードや、樹脂やゴムなどを外周に形成したロールなどを使用することが多い。
フレキソ印刷ではドットのような独立パターンを形成する場合、印刷物が版上インキの流動や乾燥の影響を強く受けるために膜厚や形状にバラツキが生じやすい。そのため、有機半導体層を複数チャネル間にまたがって形成するストライプ形状とする技術（特許文献２参照）などが研究されている。
しかしながら、複数のトランジスタ素子が配置された薄膜トランジスタアレイにおいては、複数チャネルに半導体材料がまたがって形成されると、トランジスタ素子間やトランジスタ－画素電極間の半導体中を電流が流れることでオフ状態での電流値が大きくなり、オンオフ比が低下してしまう。
また、チャネル領域外の半導体層内に同一素子内のソース電極とドレイン電極を形成してしまうと、想定外の領域がチャネルとして機能してしまうため、ソース電極およびドレイン電極形成可能な範囲が狭まくなり、電極設計の自由度が低くなってしまう。
このため、インキジェット法を用いることで所望の箇所のみ半導体層を形成し、素子分離を行うことなどが模索されている（特許文献３参照）。しかしながら、インキジェット法については、溶媒に対して溶解性が悪いことの多い有機半導体材料ではノズル近傍で材料の析出による吐出不良が起こりやすい。また、素子毎に印刷を行うため、スループットの悪化は避けられない。
また、ストライプ形状に半導体層を形成した場合においても、オンオフ比が良好なトランジスタ素子の作成方法として、各素子間に撥液性の層を形成し、その上から半導体層をストライプ形成するトランジスタについて開発がなされている（特許文献４参照）。しかしながら、用いる半導体インキによって撥液性材料の選択や撥液性を調整する必要があることや、撥液性が強すぎる場合にさらに上部層を形成する際の邪魔になるなどの問題がある。
本発明はこのような課題に鑑みてなされたものであり、電極設計の自由度が高く、さらにオンオフ比が高く、安定的なトランジスタ特性を得ることができる薄膜トランジスタアレイの構造と、その薄膜トランジスタアレイを高スループットで製造する方法を提供することを目的としている。
上記課題を解決するための発明の一局面は、絶縁基板と、ゲート電極と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、ソース電極及びドレイン電極間に形成されたチャネル領域とを含む薄膜トランジスタ素子をマトリクス状に並べた薄膜トランジスタアレイであって、絶縁性材料を用いて、複数の前記薄膜トランジスタ素子にわたって形成されたストライプ形状の断線用パターンと、断線用パターンに直交するとともに、複数の薄膜トランジスタ素子のチャネル領域にわたって形成され、断線用パターンとの交点において断線したストライプ形状の半導体パターンとをさらに含み、断線用パターンは、最大膜厚が２００ｎｍ以上かつ３０００ｎｍ以下であり、断線用パターンに用いられる絶縁性材料は、表面エネルギーが３０ｍＮ／ｍ以上である、薄膜トランジスタアレイである。
また、断線用パターンは、断線用パターンの延伸方向に直交する断面において、１つ以上の頂部を有してもよい。
また、断線用パターンは、断線用パターンの延伸方向に直交する断面において、２つの頂部を有してもよい。
また、断線用パターンは、断線用パターンの延伸方向に直交する断面において、断線用パターンの幅方向中央以外に１つの頂部を有してもよい。
また、断線用パターンは、断線用パターンの延伸方向に直交する断面において、頂部の、その両端側の最も近い２つの変曲点に対する角度が１００°以下であってもよい。
また、本発明の他の局面は、上述の薄膜トランジスタアレイの製造方法であって、絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、ソース電極、及びドレイン電極を形成する工程と、ゲート絶縁膜、ソース電極、及びドレイン電極上に、絶縁性材料を用いた印刷によってストライプ形状の断線用パターンを複数形成する工程と、印刷によって、断線用パターンに直交するストライプ形状の半導体パターンを複数形成する工程とを含み、半導体パターンを複数形成する工程において、半導体パターンは、断線用パターンと直交する部分において断線する、薄膜トランジスタアレイの製造方法である。
本発明によれば、電極設計の自由度が高く、さらにオンオフ比が高く、安定的なトランジスタ特性を得ることができる薄膜トランジスタアレイの構造と、その薄膜トランジスタアレイを高スループットで製造する方法を提供することができる。
以下、本発明の実施の形態を、図面を参照しつつ、説明する。なお各実施の形態において、同一または対応する構成要素については同一の符号を付け、実施の形態の間において重複する説明は省略する。
一般的な薄膜トランジスタ素子１００を図１に、複数の薄膜トランジスタ素子１００をマトリクス状に並べて構成された薄膜トランジスタアレイ１０１を図２に示す。図１の（ａ）は、薄膜トランジスタ素子１００の断面図を示し、図１の（ｂ）は、薄膜トランジスタ素子１００の平面図を示す。薄膜トランジスタ素子１００は、絶縁基板１１上に、ゲート電極１３、キャパシタ電極（図面では省略）が形成され、その上にはゲート絶縁膜１２が積層される。薄膜トランジスタ素子１００は、ゲート絶縁膜１２上層に、平面視においてゲート電極１３と重なる領域にソース電極１４とドレイン電極１５との間にチャネル領域１６’が形成される。チャネル領域１６’に半導体層１６が形成されることで薄膜トランジスタ素子１００となる。必要に応じて、さらに上層に保護層や層間絶縁層、上部画素電極などが形成される（図面では省略）。
例えば、インキジェット法を用いることで図１に示すように、半導体層１６がチャネル領域のみに形成でき、図２に示すような薄膜トランジスタ素子１００毎に半導体層１６が分離された薄膜トランジスタアレイ１０１を作成することができる。しかしながら、上述した通りインキジェット法を用いた半導体層の形成は生産プロセス上の課題を抱えやすい。
フレキソ印刷法を用いて半導体層１６のストライプ印刷を行った薄膜トランジスタ素子２００を図３、複数の薄膜トランジスタ素子２００をマトリクス状に並べて構成された薄膜トランジスタアレイ２０１を図４に示す。この場合、半導体層１６は、複数の薄膜トランジスタ素子２００にまたがって形成されてしまう。この場合、インキジェット法に比べて生産プロセス上の課題は少ないが、上述した通り薄膜トランジスタアレイ２０１の機能上の問題を抱えやすい。
本発明の実施形態に係る薄膜トランジスタ素子３００を図５、複数の薄膜トランジスタ素子３００をマトリクス状に並べて構成された薄膜トランジスタアレイ３０１を図６に示す。
図５に示すように、薄膜トランジスタ素子３００は、絶縁基板１１と、絶縁基板１１上に形成されたゲート電極１３と、絶縁基板１１及びゲート電極１３を覆うように形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されたソース電極１４及びドレイン電極１５、１８と、ソース電極１４及びドレイン電極１５間に形成されたチャネル領域１６’とを含む。
図５及び図６に示すように、薄膜トランジスタアレイ３０１は、マトリクス状に並べられた薄膜トランジスタアレイ３０１と、絶縁性材料を用いて、複数の薄膜トランジスタ素子３００にわたって形成されたストライプ形状の断線用パターン１７と、断線用パターン１７に直交するとともに、複数の薄膜トランジスタ素子３００のチャネル領域１６’にわたって形成され、断線用パターン１７との交点において断線したストライプ形状の半導体パターン１６と含む。断線用パターン１７は、最大膜厚が２００ｎｍ以上かつ３０００ｎｍ以下である。
薄膜トランジスタアレイ３０１の製造方法は、絶縁基板１１上に、少なくともゲート電極１３、ゲート絶縁膜１２、ソース電極１４、及びドレイン電極１５を形成する工程と、ゲート絶縁膜１２、ソース電極１４、及びドレイン電極１５上に、絶縁性材料を用いた印刷によってストライプ形状の断線用パターン１７を複数形成する工程と、印刷によって、断線用パターン１７に直交するストライプ形状の半導体パターン１６を複数形成する工程とを含む。
半導体パターン１６は、半導体パターン１６を複数形成する工程において、断線用パターン１７と直交する部分において物理的または電気的に断線する。具体的には、半導体パターン１６が断線用パターン１７に直交するように印刷されることで、半導体パターン１６に、ゲート絶縁膜１２上に印刷された部分と、断線用パターン１７上に印刷された部分とが生じる。断線用パターン１７は、所定の膜厚で形成されているため、２つの部分の間（断線用パターン１７の幅方向端部近傍）において、半導体パターン１６に薄膜トランジスタアレイ３０１の厚み方向にせん断力が発生する。この結果、半導体パターン１６は、断線用パターン１７と直交する部分、詳細には、図５に示すように、断線用パターン１７の幅方向端部で切断する。半導体パターン１６は、図５及び図６に示すように、断線した後に一部が断線用パターン１７の上に残っていてもよい。
薄膜トランジスタアレイ３０１では、半導体パターン１６は、ストライプ印刷によって形成しても、断線用パターン１７により断線するため、薄膜トランジスタ素子３００を素子毎に分離することができる。このため、電極設計の自由度が高く、さらにオンオフ比が高く、安定的なトランジスタ特性を得ることができる薄膜トランジスタアレイ３０１を高いスループットで製造することができる。したがって、生産プロセス上の課題と、薄膜トランジスタアレイの機能上の課題の両方を解決することができる。
断線用パターン１７に用いられる材料は、十分な絶縁性を有したものであれば、特に限定されるものではない。しかしながら、断線用パターン１７が半導体インキに対して強い撥液性を有していると、半導体パターン１６を印刷する際に、半導体パターン１６の延伸方向に対する膜厚が変動してしまうことがある。そのため、断線用パターン１７と半導体パターン１６とに用いる材料の濡れは良い方がよく、一般的な有機半導体インキに対しては、断線用パターン１７の材料の表面エネルギーが３０ｍＮ／ｍ以上であれば、より安定的な効果が得られる。
また、断線用パターン１７は、複数の薄膜トランジスタ素子３００にまたがる半導体パターン１６を断線させるため、半導体パターン１６の延伸方向に対して直交する方向に形成される必要があり、ある程度の膜厚が必要である。一般的に、有機薄膜トランジスタ素子の半導体層の膜厚は１００ｎｍ以下であることが多く、その場合、断線用パターン１７の最大膜厚は２００ｎｍ以上でなければ断線形状をつくることが難しい。一方で、フレキソ印刷法により半導体パターン１６を形成する場合、断線用パターン１７の最大膜厚が３０００ｎｍを超えると、半導体インキがゲート絶縁層１２に十分に接触しないため、転写性が悪化する。
また、断線用パターン１７は、断線用パターン１７の延伸方向に直交する断面における断面形状（以下、便宜的に断面形状という）が、緩やかな凸形状や矩形形状であると、半導体パターン１６を断線できないおそれがある。図７乃至図９に、断線用パターン１７の断面形状の例を示す。図７乃至図９に示すように、断線用パターン１７の断面形状は、頂部１９の、その両端側の最も近い２つの変曲点２０に対する角度θが重要である。（ここで、変曲点とは、断面形状の輪郭線における、曲率の変化率の極大点、または、端点を意味する。）すなわち、半導体パターン１６の形成時における断線を確実に行うためには、頂部１９と、頂部１９の両側において頂部に最も近い２つの変曲点２０のそれぞれとを結んだ仮想的な直線のなす角度θは１００°以下であることが望ましい。それより大きい角度では、半導体インキの粘度やレベリング性によっては、一部半導体パターン１６がつながったままになってしまう場合がある。
断線用パターン１７の断面形状は、図７に示すように凸型形状であっても良いが、図８に示すように、２つの頂部１９を有する凹型形状であってもよい。また、図９に示すように、頂部１９が断面形状の幅方向中央以外に位置するような形状の方が、より容易に半導体パターン１６を断線することができる。
このような断面形状を形成する方法の一つとして、凸版印刷法が利用できる。凸版印刷法による印刷のインキの形状変化を図１０に示す。まず、図１１に示した凸版８上の凸部１０のインキ５が基板２に押し付けられる（図１０の（ａ））、その後凸部１０が基板２から離れることでインキ５は凸部１０と基板２とに分かれて転写され、インキ内の溶媒が乾燥することで図１０の（ｂ）のように印刷物９が形成される。印刷速度や環境、乾燥状態等を調整することで、図１０の（ａ）の状態を維持したまま図１０の（ｃ）のような印刷物９を形成することができる。
絶縁基板１１に用いられる材料は、特に限定されるものではないが、ガラス基板やシリコンウェハなどが利用しやすい。フレキシブルなトランジスタを形成したい場合にはフレキシブルな基板を用いることが必要である。その場合、一般的にはポリエチレンテレフタレート（ＰＥＴ）やポリイミド、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネートなどのプラスチック材料が用いられやすい。材料によって強度や耐熱性が異なるため、各製造プロセスに適した材料を選択すると良い。
ゲート電極１３、ソース電極１４、ドレイン電極１５などの電極材料に用いられる材料は、特に限定されるものではないが、一般的には金、白金、銀、ニッケル等金属や酸化物膜、導電性高分子などがある。また、各電極の形成方法は、特に限定されるものではなく、他層への影響を鑑みて蒸着やスパッタなどのドライプロセスや塗工、印刷などのウェットプロセスなどを用いることができる。
ゲート絶縁膜１２に用いられる材料は、特に限定されるものではなく、ゲート絶縁膜１２として十分な機能を果たすのであれば自由に選択できる。一般的には、ポリビニルフェノール、ポリメタクリル酸メチル、ポリイミド、ポリビニルアルコール、エポキシ樹脂などや、ＰＥＴやＰＥＮ、ＰＥＳなどを用いても良い。
半導体パターン１６に用いられる材料は、特に限定されるものではなく、有機半導体材料として一般的に用いられるものとして、ポリイオフェン、ポリアリルアミン、フルオレンビチオフェン共重合体、およびそれら誘導体といった高分子系材料、ペンタセン、テトラセン、銅フタロシアニン、ペニレン、およびそれら誘導体といった低分子材料などを用いることができる。
以上説明したように、本発明によれば、有機薄膜トランジスタアレイ３０１は、複数の薄膜トランジスタ素子３００にわたる断線用パターン１７を有することで、複数の薄膜トランジスタ素子３００をまたがる形でストライプ形状の半導体パターン１６を印刷しても、半導体パターン１６を各薄膜トランジスタ素子３００で断線できるため、各薄膜トランジスタ素子３００を電気的に独立させることができる。そのため、でき上がった素子のオンオフ比は高く、トランジスタ特性は安定的である。また、半導体パターン１６及び断線用パターン１７は、パターニング方法が比較的簡易なため、有機薄膜トランジスタアレイ３０１を高スループットで製造することができる。
（実施例１）
絶縁基板１１としてガラスを用いた薄膜トランジスタアレイ３０１を作成した。薄膜トランジスタアレイ３０１には、縦１００個、横１００個の薄膜トランジスタ素子３００が等間隔に配置されている。
絶縁基板１１としてガラスを用いた薄膜トランジスタアレイ３０１を作成した。薄膜トランジスタアレイ３０１には、縦１００個、横１００個の薄膜トランジスタ素子３００が等間隔に配置されている。
薄膜トランジスタ素子３００の作成について説明する。ガラスを用いた絶縁基板１１上に、銀インキを印刷、ホットプレート上、１８０℃で１時間乾燥を行い、膜厚１００ｎｍのゲート電極１３及びキャパシタ電極を形成した。
次に、ポリビニルフェノールをスピンコート法により塗布し、ホットプレート上、１８０℃で１時間乾燥を行い、ゲート絶縁膜１２を形成した。
ゲート絶縁膜１２上に、銀インキを印刷、ホットプレート上、１８０℃で１時間乾燥を行い、膜厚１００ｎｍのソース電極１４、ドレイン電極１５を形成し、チャネル領域を画定した。
断線用パターン１７として、エポキシ樹脂材料のペーストをフレキソ印刷によって形成した。フレキソ印刷に用いた印刷機は図１１に示したものを用いた。印刷後、ホットプレート上、２００℃で１時間乾燥を行った。印刷速度を調整することで、断線用パターン１７の断面形状を調整した。形成された断線用パターン１７の膜厚は３０００ｎｍであった。断線用パターン１７の断面形状は、図８に示すような凹型になっており、一方の頂部と、頂部の両側において頂部に最も近い２つの変曲点のそれぞれとを結んだ仮想的な直線のなす角度は約７０°であり、他方側は６５°であった。使用したエポキシ樹脂材料の表面エネルギーは３０．９ｍＮ／ｍであった。
半導体材料として、ＴＩＰＳペンタセンをテトラリンで１．０重量％になるように調液した半導体インキを用い、フレキソ印刷によって印刷を行い、半導体パターン１６を形成した。フレキソ印刷に用いた印刷機は図１１に示したものを用いた。凸版として、ストライプ形状に感光性樹脂凸部が形成されたものを用いた。断線用パターン１７と直交し、かつ複数の薄膜トランジスタ素子３００中のチャネル領域１６’を跨ぐ方向に半導体材料を、膜厚が５５ｎｍのストライプ形状になるよう印刷した。印刷後、オーブンを用いて１５０℃で１時間、１から４ｈＰａ下にて乾燥を行った。薄膜トランジスタアレイ３０１中では、１つの半導体パターン１７ストライプが１００個薄膜トランジスタ素子３００を跨ぎ、１００列の半導体パターンパターン１７が並ぶように印刷を行った。
保護層材料として、含フッ素化合物であるフッ素系樹脂を用い、フレキソ印刷によって保護層を形成した。フレキソ印刷に用いた印刷機は図１１に示したものを用いた。凸版として、ストライプ形状に感光性樹脂凸部が形成されたものを用い、保護層が半導体層を全面カバーするように印刷した。印刷後、ホットプレート上、１５０℃で１時間乾燥を行った。
層関絶縁膜材料として、エポキシ樹脂材料のペースト用い、スピンコート法およびフォトリソグラフィー法によって形成した。
上部画素電極として、銀ペーストをスクリーン印刷によって形成した。
（実施例２）
断線用パターン１７の膜厚が１５００ｎｍになるよう印刷したこと以外は、実施例１と同様とした。
断線用パターン１７の膜厚が１５００ｎｍになるよう印刷したこと以外は、実施例１と同様とした。
（実施例３）
断線用パターン１７の膜厚が２００ｎｍになるよう印刷したこと以外は、実施例１と同様とした。
断線用パターン１７の膜厚が２００ｎｍになるよう印刷したこと以外は、実施例１と同様とした。
（比較例１）
断線用パターン１７形成工程を行わなかったこと以外は、実施例１と同様とした。
断線用パターン１７形成工程を行わなかったこと以外は、実施例１と同様とした。
（比較例２）
断線用パターン１７の膜厚が３３００ｎｍであること以外は、実施例１と同様とした。
断線用パターン１７の膜厚が３３００ｎｍであること以外は、実施例１と同様とした。
（比較例３）
断線用パターン１７の膜厚が１５０ｎｍであること以外は、実施例１と同様とした。
断線用パターン１７の膜厚が１５０ｎｍであること以外は、実施例１と同様とした。
（比較例４）
断線用パターン１７に用いたエポキシ樹脂材料の表面エネルギーが、２８．５ｍＮ／ｍのものを用いたこと以外は、実施例１と同様とした。
断線用パターン１７に用いたエポキシ樹脂材料の表面エネルギーが、２８．５ｍＮ／ｍのものを用いたこと以外は、実施例１と同様とした。
＜評価＞
こうして作製した実施例１～３及び比較例１～４に係る薄膜トランジスタアレイ２０１、３０１内の薄膜トランジスタ素子２００、３００を無作為に１００個選び、トランジスタ特性を測定した。測定されたオン電流値、オンオフ比について、それぞれ比較を行った。
こうして作製した実施例１～３及び比較例１～４に係る薄膜トランジスタアレイ２０１、３０１内の薄膜トランジスタ素子２００、３００を無作為に１００個選び、トランジスタ特性を測定した。測定されたオン電流値、オンオフ比について、それぞれ比較を行った。
実施例１、実施例２、実施例３の素子のオンオフ比は、良好な値が得られ、アレイ内における分布も安定的であった。比較例１の素子は、実施例１に比べてオンオフ比が悪かった。比較例２、比較例３、比較例４の素子は、一部実施例１の素子に比べてオンオフ比が悪い素子がアレイ内で点在していた。また、比較例２の素子は、一部半導体層が形成されておらず特性測定ができない素子がアレイ内で点在していた。
以上の結果から、本発明に係る薄膜トランジスタアレイの製造方法によって、良好なオンオフ比と、安定的なトランジスタ特性とを有する薄膜トランジスタアレイが得られることが確認できた。
本発明は、電極設計の自由度が高く、オンオフ比が高く、安定的なトランジスタ特性を得ることができる薄膜トランジスタアレイを高スループットで製造したい場合に有用である。
１ ステージ
２ 基板
３ インキチャンバー
４ ドクター
５ インキ
６ アニロックスロール
７ 版胴
８ 凸版
９ 印刷物
１０ 凸部
１００、２００、３００ 薄膜トランジスタ素子
１０１、２０１、３０１ 薄膜トランジスタアレイ
１１ 絶縁基板
１２ ゲート絶縁膜
１３ ゲート電極
１４ ソース電極
１５ ドレイン電極
１６ 半導体層、半導体パターン
１７ 断線用パターン
１８ 断線用パターンに隠されたドレイン電極
１９ 頂部
２０ 変曲点
２ 基板
３ インキチャンバー
４ ドクター
５ インキ
６ アニロックスロール
７ 版胴
８ 凸版
９ 印刷物
１０ 凸部
１００、２００、３００ 薄膜トランジスタ素子
１０１、２０１、３０１ 薄膜トランジスタアレイ
１１ 絶縁基板
１２ ゲート絶縁膜
１３ ゲート電極
１４ ソース電極
１５ ドレイン電極
１６ 半導体層、半導体パターン
１７ 断線用パターン
１８ 断線用パターンに隠されたドレイン電極
１９ 頂部
２０ 変曲点
Claims (6)
- 絶縁基板と、ゲート電極と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、前記ソース電極及び前記ドレイン電極間に形成されたチャネル領域とを含む薄膜トランジスタ素子をマトリクス状に並べた薄膜トランジスタアレイであって、
絶縁性材料を用いて、複数の前記薄膜トランジスタ素子にわたって形成されたストライプ形状の断線用パターンと、
前記断線用パターンに直交するとともに、複数の前記薄膜トランジスタ素子の前記チャネル領域にわたって形成され、前記断線用パターンとの交点において断線したストライプ形状の半導体パターンとをさらに含み、
前記断線用パターンは、最大膜厚が２００ｎｍ以上かつ３０００ｎｍ以下であり、
前記断線用パターンに用いられる絶縁性材料は、表面エネルギーが３０ｍＮ／ｍ以上である、薄膜トランジスタアレイ。 - 前記断線用パターンは、前記断線用パターンの延伸方向に直交する断面において、１つ以上の頂部を有する、請求項１に記載の薄膜トランジスタアレイ。
- 前記断線用パターンは、前記断線用パターンの延伸方向に直交する断面において、２つの頂部を有する、請求項２に記載の薄膜トランジスタアレイ。
- 前記断線用パターンは、前記断線用パターンの延伸方向に直交する断面において、前記断線用パターンの幅方向中央以外に１つの頂部を有する、請求項２に記載の薄膜トランジスタアレイ。
- 前記断線用パターンは、前記断線用パターンの延伸方向に直交する断面において、前記頂部の、その両端側の最も近い２つの変曲点に対する角度が１００°以下である、請求項２から４のいずれかに記載の薄膜トランジスタアレイ。
- 請求項１から５のいずれかに記載の薄膜トランジスタアレイの製造方法であって、
絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、ソース電極、及びドレイン電極を形成する工程と、
前記ゲート絶縁膜、ソース電極、及びドレイン電極上に、絶縁性材料を用いた印刷によってストライプ形状の断線用パターンを複数形成する工程と、
印刷によって、前記断線用パターンに直交するストライプ形状の半導体パターンを複数形成する工程とを含み、
前記半導体パターンを複数形成する工程において、前記半導体パターンは、前記断線用パターンと直交する部分において断線する、薄膜トランジスタアレイの製造方法。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340771A (ja) | 2004-05-22 | 2005-12-08 | Samsung Sdi Co Ltd | 薄膜トランジスタ、該薄膜トランジスタの製造方法、該薄膜トランジスタを具備した平板表示装置、及び該平板表示装置の製造方法 |
| JP2015065390A (ja) | 2013-09-26 | 2015-04-09 | 凸版印刷株式会社 | 薄膜トランジスタアレイおよび画像表示装置 |
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Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP2299492A1 (en) * | 2009-09-22 | 2011-03-23 | Nederlandse Organisatie voor toegepast -natuurwetenschappelijk onderzoek TNO | Integrated circuit |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340771A (ja) | 2004-05-22 | 2005-12-08 | Samsung Sdi Co Ltd | 薄膜トランジスタ、該薄膜トランジスタの製造方法、該薄膜トランジスタを具備した平板表示装置、及び該平板表示装置の製造方法 |
| JP2015065390A (ja) | 2013-09-26 | 2015-04-09 | 凸版印刷株式会社 | 薄膜トランジスタアレイおよび画像表示装置 |
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