WO2019203200A1 - 薄膜トランジスタアレイ、薄膜トランジスタアレイ多面付け基板、およびそれらの製造方法 - Google Patents
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Definitions
- the present invention relates to a thin film transistor array, a thin film transistor array multi-faced substrate, and a method for manufacturing them.
- organic functional elements such as organic EL (electroluminescence) elements, organic solar cells, and organic thin film transistors have been actively developed.
- organic functional elements it is generally necessary to pattern-form an organic functional layer having a film thickness of about several nm to several ⁇ m on the substrate.
- printing methods used in the field of printed electronics, but typical examples include inkjet printing in addition to traditional printing methods such as letterpress printing, intaglio printing, planographic printing, and stencil printing. There are relatively new methods such as printing, and various methods are selected depending on the ink and substrate used. Letterpress printing, intaglio printing, lithographic printing, stencil printing, and the like are called plate printing because a plate is produced and used for a target printing pattern. On the other hand, inkjet printing or the like is called plateless printing because ink is directly transferred to a desired position and no plate is used regardless of the pattern.
- a printing method using a printing plate called a flexographic plate formed of resin, rubber or the like is sometimes called flexographic printing as distinguished from others.
- a letterpress printing apparatus In the relief printing apparatus shown in FIG. 7, a rotary plate cylinder 107 on which a printing relief plate 108 is mounted, an anilox roll 106 for supplying ink 105 to the plate surface of the relief plate 108, and ink 105 on the anilox roll 106. It has an ink chamber 103 to be supplied, a doctor 104 that scrapes off excess ink on the anilox roll, and a substrate surface plate 101 on which the substrate to be printed 102 is placed. As the doctor 104, a blade made of a metal plate or a resin plate, a roll having a resin or rubber formed on the outer periphery, and the like are often used.
- a printing area 204 having a large area including the dummy area 202 provided on the outer edge of the minimum necessary pixel pattern area 201 is required as shown in FIG.
- a thin film transistor array 400 in which a plurality of thin film transistor elements 302 are arranged on a substrate 304 as shown in FIG. 9, in order to drive each thin film transistor element 302, a plurality of thin film transistor elements 302 arranged in a straight line are arranged.
- An extraction electrode 303 drawn from the gate electrode or the source electrode is necessary.
- the extracted extraction electrode 303 is collected in a predetermined region in order to facilitate wiring with the outside of the thin film transistor array 400. In such a case, at least a part of the extraction electrode 303 may be drawn obliquely with respect to the arrangement direction of the thin film transistor elements 302.
- the extraction electrode 303 When the extraction electrode 303 is drawn obliquely in the dummy region 202 as in the thin film transistor array 401 shown in FIG. 10, a stripe pattern 203 in which a semiconductor material is formed in a stripe shape is formed over the extraction electrode 303. If the material is conductive (leakage-semiconductor contact region 403), leakage occurs between the extraction electrodes 303, which becomes a problem. Therefore, in order to prevent leakage between the extraction electrodes 303, the extraction electrodes 303 may be formed in parallel to the stripe pattern 203 to the outside of the dummy region 202 as in the thin film transistor array 402 shown in FIG. Region 404).
- the dummy region 202 that is not functionally necessary as narrow as possible.
- FIGS. 12 and 13 there are cases where there is no dummy region 202 (FIG. 12) (FIG. 12) As shown in FIG. 13, the imposition efficiency changes, resulting in a decrease in productivity and a disadvantage in cost.
- the print area 204 including the dummy area 202 is illustrated.
- Such a phenomenon is not limited to stripe printing by flexographic printing.
- a pattern is formed outside the pixel pattern area 201. If it is, it will occur in the same way.
- the present invention has been made in view of such problems, a thin film transistor array having a high degree of freedom in wiring design and capable of obtaining stable transistor characteristics, a thin film transistor array multi-sided substrate using the same, and these It aims at providing the method of manufacturing this at low cost.
- One aspect of the invention for solving the above problems is at least formed in an insulating substrate, a gate electrode, a gate insulating film, a source electrode, a drain electrode, and a channel region between the source electrode and the drain electrode. And a plurality of extraction electrodes electrically connected to source electrodes of the plurality of thin film transistor elements arranged linearly in the pixel pattern region.
- the semiconductor layer is formed by a part of a plurality of stripe patterns formed in a stripe shape parallel to a direction in which a plurality of thin film transistor elements in which semiconductor materials are arranged in a straight line, and at least one part of the plurality of stripe patterns is at least one Is formed in a dummy area outside the pixel pattern area, and the stripe pattern and the extraction electrode are different from each other. It is formed in a layer, a thin film transistor array.
- At least one of the plurality of stripe patterns may intersect with at least one of the plurality of extraction electrodes in plan view.
- the extraction electrode may be formed on an insulating substrate.
- At least an interlayer insulating film layer may be formed on the semiconductor layer, and an extraction electrode may be formed on the interlayer insulating film layer.
- the dummy area may be an area having a width of 1 mm or more from the outer edge of the pixel pattern area.
- a thin film transistor array multi-sided substrate in which a plurality of the above-described thin film transistor arrays are provided on the same substrate, wherein a stripe pattern is formed over at least two thin film transistor arrays. It is a thin film transistor array multi-sided substrate.
- Another aspect of the present invention is a pixel pattern region in which thin film transistor elements including at least a gate electrode, a gate insulating film, a source electrode, a drain electrode, and a semiconductor layer are arranged in a matrix on an insulating substrate. And forming a plurality of extraction electrodes electrically connected to the source electrodes of the plurality of thin film transistor elements arranged in a line in the pixel pattern region in a layer different from the semiconductor layer, In the step of forming the pattern region, the semiconductor layer is formed by a part of a plurality of stripe patterns formed in a stripe shape parallel to the direction in which a plurality of thin film transistor elements arranged in a straight line in the pixel pattern region is aligned with the semiconductor material.
- a method of manufacturing a thin film transistor array is arranged in which thin film transistor elements including at least a gate electrode, a gate insulating film, a source electrode, a drain electrode, and a semiconductor layer are arranged in a matrix on an insulating substrate. And
- a plurality of stripe patterns may be formed by printing.
- Another aspect of the present invention is a method for manufacturing a thin film transistor array multi-sided substrate in which a plurality of thin film transistor arrays are attached to the same substrate by using the above-described method for manufacturing a thin film transistor array, wherein at least two semiconductor layers
- This is a method for manufacturing a thin film transistor array multi-sided substrate formed in a stripe shape over the above thin film transistor array.
- a thin film transistor array capable of obtaining stable transistor characteristics with a high degree of freedom in wiring design, a thin film transistor array multi-sided substrate using the thin film transistor array, and a method for manufacturing them at low cost. be able to.
- FIG. 1 is a cross-sectional view of a thin film transistor device according to an embodiment of the present invention.
- FIG. 2 is a plan view of a thin film transistor array according to an embodiment of the present invention.
- FIG. 3 is a plan view of a thin film transistor array according to an embodiment of the present invention.
- FIG. 4 is a partial cross-sectional view of a thin film transistor array according to an embodiment of the present invention.
- FIG. 5 is a partial cross-sectional view of a thin film transistor array according to a modification of the present invention.
- FIG. 6 is a plan view of a thin film transistor array multi-sided substrate according to an embodiment of the present invention.
- FIG. 7 is a diagram illustrating a configuration example of a general relief printing apparatus.
- FIG. 7 is a diagram illustrating a configuration example of a general relief printing apparatus.
- FIG. 8 is a diagram illustrating a stripe-shaped semiconductor layer formed by using relief printing.
- FIG. 9 is a plan view showing a thin film transistor array according to the prior art.
- FIG. 10 is a plan view showing a thin film transistor array according to the prior art.
- FIG. 11 is a plan view showing a thin film transistor array according to the prior art.
- FIG. 12 is a plan view showing a thin film transistor array multi-imposition substrate according to the prior art.
- FIG. 13 is a plan view showing a thin film transistor array multi-imposition substrate according to the prior art.
- FIG. 1 is a sectional view of a bottom contact-bottom gate type thin film transistor element 302 used in a thin film transistor array 301 according to an embodiment of the present invention.
- a gate electrode 603 and a capacitor electrode are formed on an insulating substrate 601, and a gate insulating film 602 is stacked thereon.
- a source electrode 604 and a drain electrode 605 are formed over the gate insulating film 602.
- a thin film transistor element 302 is formed by forming a semiconductor layer 606 over the gate insulating film 602 in a channel region which overlaps with the gate electrode 603 in plan view and is sandwiched between the source electrode 604 and the drain electrode 605.
- a protective material layer 607, an interlayer insulating film 608, an upper pixel electrode, and the like may be appropriately formed over the semiconductor layer 606 as needed (partially omitted in the drawing).
- FIG. 2 and 3 are plan views of a thin film transistor array 301 according to an embodiment of the invention
- FIG. 4 is a partial cross-sectional view taken along line A-A ′ of FIG.
- the interlayer insulating film 608 and a take-out electrode 303 described later are shown.
- the thin film transistor array 301 includes a pixel pattern region 201 configured by arranging a plurality of thin film transistor elements 302 in a matrix, and a plurality of extraction electrodes 303.
- the plurality of extraction electrodes 303 are electrically connected to the source electrodes 604 of the plurality of thin film transistor elements 302 arranged in a straight line in a state where the source electrodes 604 are electrically connected.
- the thin film transistor array 301 includes a plurality of stripe patterns 203 formed of a semiconductor material in a stripe shape parallel to the direction in which the plurality of thin film transistor elements 302 in which the source electrodes 604 are electrically connected are arranged.
- the stripe pattern 203 is formed on the channel region of the thin film transistor element 302, whereby the semiconductor layer 606 is formed.
- the stripe pattern 203 and the extraction electrode 303 are formed in different layers. 4 and 5 and the like, illustration of the gate electrode 603 and the drain electrode 605 is omitted.
- a dummy region 202 in which the stripe pattern 203 is formed but the thin film transistor element 302 is not formed is provided in a region having a predetermined width from the outer edge of the pixel pattern region 201.
- at least a part of the plurality of stripe patterns 203 is formed such that both ends in the length direction are located in the dummy area 202, and the remaining part is entirely the dummy area 202. It is formed so that it may be located in.
- the thin film transistor array 301 having stable transistor characteristics can be obtained.
- the width of the dummy area 202 from the outer edge of the pixel pattern area 201 is preferably 1 mm or more in order to sufficiently obtain the effect of the dummy area. On the other hand, even if it is 50 mm or more, there is no change in the effect of the dummy area. Rather, since the imposition position is strongly restricted in a multi-faced substrate, the appropriate range is 50 mm or less.
- a plurality of electrically connected source electrodes 604 are formed on the interlayer insulating film 608 through the source electrode-extraction electrode connecting portion 702 at the end of the pixel pattern region 201. Connected to the extraction electrode 303.
- the extraction electrode 303 is formed so as to be integrated into a predetermined region after extending from the source electrode-extraction electrode connection portion 702 in order to facilitate connection between the thin film transistor array 301 and an external device such as an operation jig. Is done.
- the source electrode-extraction electrode connection portion 702 is provided in a via hole formed in the interlayer insulating film 608 as an example.
- the thin film transistor array 301 As shown in FIG. 3, at least a part of the plurality of stripe patterns 203 intersects at least a part of the plurality of extraction electrodes 303 in plan view. Since the extraction electrode 303 is formed in a separate layer, the leakage between the extraction electrodes 303 as described above does not occur.
- the formation layer of the extraction electrode 303 does not need to be on the interlayer insulating film 608.
- any layer can be used as long as it is formed in a layer different from the stripe pattern 203 such as an insulating substrate 601 as shown in FIG. Also good.
- the source electrode-extraction electrode connection portion 702 is provided in a via hole formed in the gate insulating film 602.
- the thin film transistor array 301 can suppress the leakage between the extraction electrodes 303 regardless of how the dummy region 202 is designed (that is, the degree of freedom in wiring design is high), the printing pattern of the dummy region 202 is optimized. be able to.
- the stripe pattern 203 can be formed over at least two thin film transistor arrays 301 by printing so as to connect the ends of adjacent thin film transistor arrays 301.
- the thin film transistor array 301 having stable transistor characteristics can be manufactured. Further, since it is not necessary to design the dummy region 202 for each thin film transistor array 301, more imposition can be performed efficiently. As a result, the thin film transistor array 301 can be manufactured at low cost.
- the thin film transistor array 301 using the bottom contact-bottom gate type thin film transistor element 302 has been described as an example.
- the form of the thin film transistor element to be used is not limited to this. Even if it is an element, if an effect is acquired, it can be used.
- the material used for the insulating substrate 601 is not particularly limited, but a glass substrate or a silicon wafer can be easily used.
- a flexible substrate In order to form a flexible transistor, it is necessary to use a flexible substrate.
- plastic materials such as polyethylene terephthalate (PET), polyimide, polyethersulfone (PES), polyethylene naphthalate (PEN), and polycarbonate are easily used. Since strength and heat resistance differ depending on the material, it is preferable to select a material suitable for each manufacturing process.
- the material used for the electrode material such as the gate electrode 603, the source electrode 604, the drain electrode 605, and the extraction electrode 303 is not particularly limited, but is generally a metal or oxide such as gold, platinum, silver, or nickel. Examples include membranes and conductive polymers.
- a method for forming each electrode is not particularly limited, and a dry process such as vapor deposition or sputtering or a wet process such as coating or printing can be used in consideration of the influence on other layers.
- the material used for the gate insulating film 602 is not particularly limited, and can be freely selected as long as the gate insulating film 602 functions sufficiently.
- polyvinyl phenol, polymethyl methacrylate, polyimide, polyvinyl alcohol, epoxy resin, PET, PEN, PES, or the like may be used.
- the material used for the semiconductor layer 606 is not particularly limited, and polymer materials such as polyiophene, polyallylamine, fluorenebithiophene copolymer, and derivatives thereof, which are generally used as organic semiconductor materials, Low molecular materials such as pentacene, tetracene, copper phthalocyanine, penylene, and derivatives thereof can be used.
- the material used for the protective material layer 607 is not particularly limited, but since it is most important not to damage the semiconductor layer 606, in general, a fluorine resin or the like is easily used. If the semiconductor layer 606 is not damaged, polyvinyl phenol, polymethyl methacrylate, polyimide, polyvinyl alcohol, epoxy resin, or the like may be used. In forming the protective material layer 607, a known method such as a relief printing method, a reverse offset printing method, a screen printing method, a spray coating method, or a spin coating method can be suitably used.
- the material used for the interlayer insulating film layer 608 is not particularly limited, but generally used materials include organic materials such as polyvinylphenol, polymethyl methacrylate, polyimide, polyvinyl alcohol, and epoxy resin.
- a known method such as a relief printing method, a reverse offset printing method, a screen printing method, a spray coating method, or a spin coating method can be suitably used.
- the material used for the source electrode-extraction electrode connection portion 702 can be the same material as the electrode such as the gate electrode 603, the source electrode 604, the drain electrode 605, and the extraction electrode 303, but is not particularly limited. . Further, the method of forming the source electrode-extraction electrode connection portion 702 is not particularly limited as long as the electrical connection between the source electrode 604 and the extraction electrode 303 can be sufficiently obtained, and in view of the influence on other layers. A dry process such as vapor deposition or sputtering, or a wet process such as coating or printing can be used.
- the extraction electrode 303 electrically connected to the source electrode 604 of the plurality of thin film transistor elements 302 is formed in a layer different from the stripe pattern 203.
- the stripe pattern 203 can be formed without intersecting with the plurality of extraction electrodes 303.
- the degree of freedom in the wiring design of the extraction electrode 303 is increased.
- a sufficient dummy region 202 can be secured without increasing the size of the thin film transistor array 301, and stable transistor characteristics can be obtained.
- the thin film transistor array 301 is manufactured using a multi-sided substrate, the dummy region 202 can be reduced to the minimum necessary. Therefore, as a more multi-sided design, the thin film transistor array 301 can be manufactured at low cost. it can.
- Example 1 The thin film transistor array 301 according to Example 1 was manufactured by the following procedure.
- thin film transistor elements 302 having a length of 200 and a width of 200 are arranged at equal intervals of 500 ⁇ m in a length and width of 2.5 cm and a width of 10 cm.
- the dummy area 202 was a band-like area having a width of 1.0 mm from the outer edge of the pixel pattern area 201.
- a non-alkali glass having a thickness of 0.7 mm is used as an insulating substrate 601
- silver ink is printed by an ink jet method, and baked on a hot plate at 180 ° C. for 1 hour, and a gate electrode 603 having a thickness of 100 nm and A capacitor electrode was formed.
- a photosensitive acrylic resin is applied by spin coating, mask exposure, development with an alkali developer is performed to form a pattern (photolithography method), baking is performed at 180 ° C. for 1 hour, and a gate insulation with a film thickness of 1 ⁇ m.
- a film 602 was formed.
- a via hole was formed at the source electrode-extraction electrode connection portion 702 provided in the gate insulating film 602.
- silver ink is printed on the gate insulating film 602 by an inkjet method, and is baked on a hot plate at 180 ° C. for 1 hour to form a source electrode 604 and a drain electrode 605 with a film thickness of 100 nm, and a channel region is formed. Defined.
- a semiconductor ink prepared by adjusting TIPS pentacene to 1.0 wt% with tetralin as a semiconductor material was printed by flexographic printing to form a stripe pattern 203 made of the semiconductor material.
- the printer shown in FIG. 7 was used for the flexographic printing.
- As the relief plate a photosensitive resin convex portion having a stripe shape with a width of 50 ⁇ m and a length of 10.2 cm, which was formed side by side at intervals of 500 ⁇ m, was used.
- the thin film transistor array 301 printing was performed so that 200 rows of stripe patterns 203 that could straddle a maximum of 50 thin film transistor elements 302 were arranged. After printing, drying was performed under reduced pressure (about 1 hPa) at 150 ° C. for 1 hour using an oven.
- a protective material layer 607 was formed by flexographic printing using a fluorine-based resin that is a fluorine-containing compound.
- the printer shown in FIG. 7 was used for the flexographic printing.
- As the relief printing plate a photosensitive resin convex portion formed in a stripe shape was used, and the protective material layer 607 was printed so as to cover the entire surface of the stripe pattern 203. After printing, it was dried on a hot plate at 150 ° C. for 1 hour.
- a photosensitive acrylic resin was applied by a spin coating method and patterned by a photolithography method in the same manner as the gate insulating film 602 to form an interlayer insulating film 608.
- silver ink was printed on the interlayer insulating film 608 by an ink jet method, and dried on a hot plate at 150 ° C. for 1 hour to form an extraction electrode 303 with a film thickness of 100 nm.
- silver paste was printed by a screen printing method to form a source electrode-extraction electrode connection portion 702 and an upper pixel electrode.
- An electrophoretic electronic paper display device using the thin film transistor array 301 manufactured by the above procedure as a driving element was manufactured.
- Example 2 Simultaneously with the formation of the gate electrode 603, the extraction electrode 303 was formed on the insulating substrate 601, and a gate insulating film and a via hole were formed in the same manner as in Example 1. Further, a thin film transistor array according to Example 2 is manufactured in the same manner as in Example 1 except that after the source electrode 604 and the drain electrode 605 are formed, a silver paste is screen-printed to form the source electrode-extraction electrode connection portion 702. did. In addition, an electrophoretic electronic paper display device using the same was manufactured.
- Comparative Example 1 Except that the extraction electrode 303 was formed by extending the source electrode 604 on the gate insulating film 602 to form the thin film transistor array 401, the same procedure as in Example 1 was performed. That is, in Comparative Example 1, the stripe pattern 203 and the extraction electrode were formed in the same layer. In addition, an electrophoretic electronic paper display device using the same was manufactured.
- Comparative Example 2 Except that the photosensitive resin convex part has a stripe shape with a width of 50 ⁇ m and a length of 10 cm and is formed with 50 lines arranged at intervals of 500 ⁇ m, that is, the stripe pattern 203 is not formed in the dummy region 202. Same as Example 1. In addition, an electrophoretic electronic paper display device using the same was manufactured.
- Example 2 In the display of Example 1 and Example 2, a good image was obtained without any particular problem. In Comparative Example 1, some pixels in which a contrast failure was observed in black and white rewriting were observed. In Comparative Example 2, a defect was observed at the end of the display unit.
- Comparative Example 1 it is considered that the ON / OFF ratio is deteriorated due to leakage in a plurality of pixels. Further, in Comparative Example 2, a defective printing of the semiconductor layer was observed in the thin film transistor element corresponding to the end of the display unit.
- the thin film transistor array having stable transistor characteristics can be obtained by the structure of the thin film transistor array 301 according to the present invention.
- the present invention is useful when it is desired to manufacture a thin film transistor array having a high degree of freedom in wiring design and capable of obtaining stable transistor characteristics at low cost.
Abstract
配線設計の自由度が高く、安定的な特性を得ることができる薄膜トランジスタアレイと、これを用いた薄膜トランジスタアレイ多面付け基板、およびこれらを低コストで製造する方法を提供する。薄膜トランジスタアレイは、少なくとも、絶縁性の基板と、ゲート電極と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、ソース電極及びドレイン電極の間のチャネル領域に形成された半導体層とを含む薄膜トランジスタ素子がマトリクス状に並んだ画素パターン領域と、画素パターン領域に直線状に並んだ複数の薄膜トランジスタ素子のソース電極に電気的に接続された複数の取出し電極とを含み、半導体層は、半導体材料を直線状に並んだ複数の薄膜トランジスタ素子が並ぶ方向と平行なストライプ形状に形成した複数のストライプパターンの一部により形成され、ストライプパターンと取出し電極とは、異なる層に形成されている。
Description
本発明は、薄膜トランジスタアレイ、薄膜トランジスタアレイ多面付け基板およびそれらの製造方法に関する。
近年、有機、無機問わずインク化した機能性材料を用いて、印刷法によって機能性を持った素子を作製するプリンテッドエレクトロニクスについての研究、開発が盛んに行われている。
プリンテッドエレクトロニクスについては、有機ＥＬ（エレクトロルミネッセンス）素子や有機太陽電池、有機薄膜トランジスタなどの有機機能性素子の開発が盛んに行われている。これらの有機機能性素子は、一般に数ｎｍから数μｍ程度の膜厚を有する有機機能層を基板上にパターン形成する必要がある。
プリンテッドエレクトロニクスの分野において用いられる印刷方式には様々なものがあるが、代表的なものとしては、凸版印刷、凹版印刷、平版印刷、孔版印刷など古くから使われている方式に加えて、インクジェット印刷を代表とする比較的新しい方式などがあり、用いられるインクや基材などによって多種多様に選択される。凸版印刷、凹版印刷、平版印刷、孔版印刷などは目的とする印刷パターンに対して版を作製、使用するため有版印刷と呼ばれる。一方で、インクジェット印刷などは所望の位置に直接インクを転写させ、パターンを問わず版を用いないため無版印刷と呼ばれる。
また、それぞれの印刷方式のなかでも使用部材などによってさらに細分化される。例えば凸版印刷法では、樹脂やゴムなどで形成されたフレキソ版と呼ばれる印刷版を用いる印刷方式をその他と区別してフレキソ印刷と呼ぶこともある。
他にも、スピンコート法、バーコート法、吐出コート法、ディップコート法等の比較的簡易な膜形成方法もある。しかしながら、これらは一般的には基板全面もしくはほぼ全面に均一に成膜することに長けており、一方で機能性素子に求められることが多い高精度のパターニングや材料の塗り分けを行うことには向いていない。
このように、単に印刷方式といっても種種多様な方法があり、それぞれに長短が存在するため、プリンテッドエレクトロニクスにおいては目的とする構造、材料、機能性などからより適した印刷方式を選択することが必要である。
凸版印刷法、その中でもフレキソ印刷法がプリンテッドエレクトロニクスにおいて優位である点としては、連続印刷が安定であること、インク選択性が広いこと、比較的低粘度インクの印刷が可能であること、柔軟な版を用いるため基材等に傷をつけづらいことなどが挙げられる。
凸版印刷法のプリンテッドエレクトロニクス分野への活用法を、近年注目されている有機半導体インクを用いた有機半導体を例として述べる。例えば、凸版印刷法の中でもフレキソ印刷を用いて有機半導体層を形成する技術（特許文献１参照）などが既に開発されている。
凸版印刷装置の一例を、図７を用いて説明する。図７に示した凸版印刷装置では、印刷用凸版１０８が装着される回転式の版胴１０７と、凸版１０８の版面にインク１０５を供給するためのアニロックスロール１０６と、アニロックスロール１０６にインク１０５を供給するインクチャンバー１０３と、アニロックスロール上の余剰インクを掻き落とすドクター１０４と、被印刷基板１０２が載置される基板定盤１０１と、を有している。ドクター１０４としては、金属板や樹脂板などからなるブレードや、樹脂やゴムなどを外周に形成したロールなどを使用することが多い。
フレキソ印刷ではドットのような独立パターンを形成する場合、印刷物が版上インクの流動や乾燥の影響を強く受けるために膜厚や形状にバラツキが生じやすい。そのため、有機半導体層を複数チャネル間にまたがって形成するストライプ形状とする技術（特許文献２参照）などが研究されている。
ストライプ形状の版を用いた印刷（ストライプ印刷）であっても、乾燥の影響は完全には避けることは難しく、版パターン領域内でインク状態がばらつく。特に版パターン領域の端部付近については乾燥が進みやすく、印刷形状不良が発生しやすい。そのため、本来必要とするパターン領域（画素パターン領域）外にダミーの版パターン（ダミーパターン）を印刷するダミー領域を形成し、比較的インク状態が安定する部分のみを画素パターン領域の印刷に用いるといった手法が用いられる（特許文献４）。
しかしながら、上述のようなダミーパターンを用いる場合、図８に示すように必要最小限の画素パターン領域２０１の外縁に設けたダミー領域２０２を含めた広い面積の印刷領域２０４が必要である。またダミー領域２０２が本来必要な画素パターン領域２０１に対して悪影響を及ぼさないように設計する必要がある。
例えば、図９に示すような基板３０４上に、複数の薄膜トランジスタ素子３０２が配置された薄膜トランジスタアレイ４００においては、それぞれの薄膜トランジスタ素子３０２を駆動するために、直線状に並んだ複数の薄膜トランジスタ素子３０２のゲート電極もしくはソース電極から引き出された取出し電極３０３が必要である。引き出された取出し電極３０３は、薄膜トランジスタアレイ４００の外部との配線を容易にするために所定の領域内に集約される場合がある。このような場合、取出し電極３０３の少なくとも一部が薄膜トランジスタ素子３０２の配列方向に対して斜めに引き回されることがある。
図１０に示す、薄膜トランジスタアレイ４０１のように取出し電極３０３がダミー領域２０２内で斜めに引き回されると、半導体材料をストライプ形状に形成したストライプパターン２０３が取出し電極３０３上にまたがって形成されてしまい（配線‐半導体接触領域４０３）、材料が導電性を有したものである場合、取出し電極３０３間でリークが発生し問題となる。そこで、取出し電極３０３間でのリークを防ぐためには、図１１に示す、薄膜トランジスタアレイ４０２のように取出し電極３０３をダミー領域２０２外までストライプパターン２０３に平行に形成すればよい（配線‐半導体接触緩衝領域４０４）。
しかしながら、薄膜トランジスタアレイ全体のサイズを小さく収めるためには、機能上は必要のないダミー領域２０２はできるだけ狭くすることが望まれる。特に、図１２、図１３に示すような、１つの基板５０１上に複数の薄膜トランジスタアレイを同時に形成した多面付け基板などの印刷時においては、ダミー領域２０２が無い場合（図１２）とある場合（図１３）とで面付け効率が変化してしまい、生産性が低下しコスト面で不利となる。
図１３では、ダミー領域２０２を含む印刷領域２０４として示している。
図１３では、ダミー領域２０２を含む印刷領域２０４として示している。
このような現象は、フレキソ印刷によるストライプ印刷に限ったことではなく、例えばノズルプリンティングを用いて一筆書きのように画素パターン領域２０１にパターニングを行う場合など、画素パターン領域２０１外にパターンが形成されるものであれば同様に発生する。
本発明はこのような課題を鑑みてなされたものであり、配線設計の自由度が高く、安定的なトランジスタ特性を得ることができる薄膜トランジスタアレイと、これを用いた薄膜トランジスタアレイ多面付け基板、およびこれらを低コストで製造する方法を提供することを目的としている。
上記課題を解決するための発明の一局面は、少なくとも、絶縁性の基板と、ゲート電極と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、ソース電極及びドレイン電極の間のチャネル領域に形成された半導体層とを含む薄膜トランジスタ素子がマトリクス状に並んだ画素パターン領域と、画素パターン領域に直線状に並んだ複数の薄膜トランジスタ素子のソース電極に電気的に接続された複数の取出し電極とを含み、半導体層は、半導体材料を直線状に並んだ複数の薄膜トランジスタ素子が並ぶ方向と平行なストライプ形状に形成した複数のストライプパターンの一部により形成され、複数のストライプパターンの一部は、少なくとも一部が画素パターン領域の外のダミー領域に形成され、ストライプパターンと取出し電極とは、異なる層に形成されている、薄膜トランジスタアレイである。
また、複数のストライプパターンの内の少なくとも１本が、平面視において複数の取出し電極の内の少なくとも１本と交差してもよい。
また、取出し電極が絶縁性の基板の上に形成されてあってもよい。
また、半導体層の上に、少なくとも層間絶縁膜層が形成され、取出し電極が層間絶縁膜層の上に形成されていてもよい。
また、ダミー領域が画素パターン領域の外縁から１ｍｍ以上の幅の領域であってもよい。
また、本発明の他の局面は、上述の薄膜トランジスタアレイが同一基板に複数個面付けされている薄膜トランジスタアレイ多面付け基板であって、ストライプパターンが少なくとも２つ以上の薄膜トランジスタアレイにわたって形成されている、薄膜トランジスタアレイ多面付け基板である。
また、本発明の他の局面は、絶縁性の基板に、少なくともゲート電極と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、半導体層とを含む薄膜トランジスタ素子がマトリクス状に並んだ画素パターン領域を形成する工程と、半導体層とは異なる層に、画素パターン領域に直線状に並んだ複数の薄膜トランジスタ素子のソース電極に電気的に接続された複数の取出し電極を形成する工程とを含み、画素パターン領域を形成する工程において、半導体層は、半導体材料を画素パターン領域に直線状に並んだ複数の薄膜トランジスタ素子が並ぶ方向と平行なストライプ形状に形成した複数のストライプパターンの一部により形成される、薄膜トランジスタアレイの製造方法である。
また、画素パターン領域を形成する工程において、複数のストライプパターンを印刷により形成してもよい。
また、本発明の他の局面は、上述の薄膜トランジスタアレイの製造方法を用いて複数の薄膜トランジスタアレイを同一基板に面付けする薄膜トランジスタアレイ多面付け基板の製造方法であって、半導体層は、少なくとも２つ以上の薄膜トランジスタアレイにわたってストライプ形状に形成される、薄膜トランジスタアレイ多面付け基板の製造方法である。
本発明によれば、配線設計の自由度が高く、安定的なトランジスタ特性を得ることができる薄膜トランジスタアレイと、これを用いた薄膜トランジスタアレイ多面付け基板、およびこれらを低コストで製造する方法を提供することができる。
以下、本発明の実施の形態について図面を参照しつつ、説明する。なお各実施の形態において、同一または対応する構成要素については同一の符号を付け、実施の形態の間において重複する説明は省略する。
本発明の一実施形態に係る薄膜トランジスタアレイ３０１に用いられるボトムコンタクト‐ボトムゲート型の薄膜トランジスタ素子３０２の断面図を図１に示す。
薄膜トランジスタ素子３０２は絶縁性の基板６０１上にゲート電極６０３、キャパシタ電極（図面では省略）が形成され、その上にはゲート絶縁膜６０２が積層される。ゲート絶縁膜６０２上には、ソース電極６０４とドレイン電極６０５とが形成される。ゲート絶縁膜６０２上の、平面視においてゲート電極６０３と重なるとともにソース電極６０４とドレイン電極６０５とに挟まれたチャネル領域に半導体層６０６が形成されることで薄膜トランジスタ素子３０２となる。薄膜トランジスタ素子３０２には、必要に応じて、半導体層６０６上に保護材料層６０７、層間絶縁膜６０８、上部画素電極などが適宜形成されてもよい（図面では一部省略）。
図２および図３に、発明の一実施形態に係る薄膜トランジスタアレイ３０１の平面図を示し、図４に、図３のＡ－Ａ’間の部分断面図を示す。図２では、層間絶縁膜６０８と後述する取出し電極３０３とを透過して示す。
図２および図３に示すように、薄膜トランジスタアレイ３０１は、複数の薄膜トランジスタ素子３０２をマトリクス状に並べて構成される画素パターン領域２０１と、複数の取出し電極３０３とを含む。複数の取出し電極３０３は、ソース電極６０４どうしが電気的に接続された状態で直線状に並んだ複数の薄膜トランジスタ素子３０２のソース電極６０４に電気的に接続されている。
また、薄膜トランジスタアレイ３０１は、半導体材料を、ソース電極６０４どうしが電気的に接続された複数の薄膜トランジスタ素子３０２が並ぶ方向と平行な、ストライプ形状に形成した複数のストライプパターン２０３を備える。ストライプパターン２０３が、薄膜トランジスタ素子３０２のチャネル領域上に形成されることで半導体層６０６が形成される。図４に示すように、ストライプパターン２０３と取出し電極３０３とは、異なる層に形成されている。
なお、図４、５などではゲート電極６０３やドレイン電極６０５の記載を省略している。
なお、図４、５などではゲート電極６０３やドレイン電極６０５の記載を省略している。
図２に示すように、画素パターン領域２０１の外縁から所定の幅の領域に、ストライプパターン２０３は形成されるが薄膜トランジスタ素子３０２は形成されないダミー領域２０２が設けられる。具体的には、図２に示すように、複数のストライプパターン２０３の少なくとも一部は長さ方向の両端部がダミー領域２０２に位置するように形成され、残りの一部は全体がダミー領域２０２に位置するように形成される。ダミー領域２０２を設けることにより、ストライプパターン２０３を印刷により形成した場合の、印刷領域２０４の端部付近での印刷不良の影響が半導体層６０６に及ぶことを抑制できる。このため、ダミー領域２０２を設けることにより、安定的なトランジスタ特性を有する薄膜トランジスタアレイ３０１を得ることができる。ダミー領域２０２の画素パターン領域２０１の外縁からの幅は、ダミー領域による効果を十分に得るためには１ｍｍ以上が好適である。一方で、５０ｍｍ以上にしてもダミー領域の効果には変化がなく、むしろ多面付け基板において面付け位置に強く制限がかかってしまうため、５０ｍｍ以下が適正範囲である。
図２から図４に示すように、画素パターン領域２０１の端部において、電気的に接続された複数のソース電極６０４はソース電極‐取出し電極接続部７０２を介して層間絶縁膜６０８上に形成された取出し電極３０３に接続されている。
取出し電極３０３は、薄膜トランジスタアレイ３０１と動作治具等の外部機器との接続を容易にするため、ソース電極‐取出し電極接続部７０２から延出した後、所定の領域内に集約されるように形成される。図４に示すように、薄膜トランジスタアレイ３０１では、ソース電極‐取出し電極接続部７０２は、一例として層間絶縁膜６０８に形成されたビアホールに設けられる。
薄膜トランジスタアレイ３０１では、図３に示すように、複数のストライプパターン２０３の内の少なくとも一部が、平面視において複数の取出し電極３０３の内の少なくとも一部と交差しているが、ストライプパターン２０３と取出し電極３０３とが別層に形成されるため、上述のような取出し電極３０３間のリークが発生しなくなる。取出し電極３０３の形成層については層間絶縁膜６０８上である必要はなく、例えば図５のように絶縁性の基板６０１上など、ストライプパターン２０３と異なる層に形成されていればどの層であっても良い。なお、この場合には、ソース電極‐取出し電極接続部７０２は、ゲート絶縁膜６０２に形成されたビアホールに設けられる。
薄膜トランジスタアレイ３０１は、どのようにダミー領域２０２を設計しても、取出し電極３０３間のリークを抑制できる（すなわち、配線設計の自由度が高い）ことから、ダミー領域２０２の印刷パターンを最適化することができる。例えば、図６に示すように薄膜トランジスタアレイ３０１を同一基板に複数個面付けされている多面付け基板の製造に際して、複数の薄膜トランジスタアレイ３０１間にダミー領域２０２を設けずに製造することができる。このように形成した薄膜トランジスタアレイ多面付け基板では、隣接する薄膜トランジスタアレイ３０１の端を繋げるように印刷することにより、ストライプパターン２０３を少なくとも２つ以上の薄膜トランジスタアレイ３０１にわたって形成することができる。このため、印刷により問題となる印刷領域２０４の端部での乾燥の発生を基板全体の端部のみに抑えることができる。その結果、安定的なトランジスタ特性を有する薄膜トランジスタアレイ３０１を製造できる。また、それぞれの薄膜トランジスタアレイ３０１に対してダミー領域２０２を設計する必要がないため、効率的により多くの面付けを行うことができる。この結果、低コストで薄膜トランジスタアレイ３０１を製造することができる。
以上では、ボトムコンタクト‐ボトムゲート型の薄膜トランジスタ素子３０２を用いた薄膜トランジスタアレイ３０１を例にして説明したが、用いる薄膜トランジスタ素子の形態はこれに限られるものではなく、トップコトンタクトやトップゲート型の薄膜トランジスタ素子であっても効果が得られるのであれば用いることができる。
絶縁性の基板６０１に用いられる材料は、特に限定されるものではないが、ガラス基板やシリコンウェハなどが利用しやすい。フレキシブルなトランジスタを形成したい場合にはフレキシブルな基板を用いることが必要である。その場合、一般的にはポリエチレンテレフタレート（ＰＥＴ）やポリイミド、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネートなどのプラスチック材料が用いられやすい。材料によって強度や耐熱性が異なるため、各製造プロセスに適した材料を選択すると良い。
ゲート電極６０３、ソース電極６０４、ドレイン電極６０５、取出し電極３０３などの電極材料に用いられる材料は、特に限定されるものではないが、一般的には金、白金、銀、ニッケル等金属や酸化物膜、導電性高分子などがある。また、各電極の形成方法は、特に限定されるものではなく、他層への影響を鑑みて蒸着やスパッタなどのドライプロセスや塗工、印刷などのウェットプロセスなどを用いることができる。
ゲート絶縁膜６０２に用いられる材料は、特に限定されるものではなく、ゲート絶縁膜６０２として十分な機能を果たすのであれば自由に選択できる。一般的には、ポリビニルフェノール、ポリメタクリル酸メチル、ポリイミド、ポリビニルアルコール、エポキシ樹脂などや、ＰＥＴやＰＥＮ、ＰＥＳなどを用いても良い。
半導体層６０６に用いられる材料は、特に限定されるものではなく、有機半導体材料として一般的に用いられるものとして、ポリイオフェン、ポリアリルアミン、フルオレンビチオフェン共重合体、およびそれら誘導体といった高分子系材料、ペンタセン、テトラセン、銅フタロシアニン、ペニレン、およびそれら誘導体といった低分子材料などを用いることができる。
保護材料層６０７に用いられる材料は、特に限定されるものではないが、半導体層６０６にダメージを与えないことが最重要であるため、一般的にはフッ素系樹脂などが用いられやすい。半導体層６０６にダメージを与えないのであれば、ポリビニルフェノール、ポリメタクリル酸メチル、ポリイミド、ポリビニルアルコール、エポキシ樹脂などであってもよい。保護材料層６０７の形成に際しては凸版印刷法、反転オフセット印刷法、スクリーン印刷法、スプレーコート法、スピンコート法等公知の方法を好適に用いることができる。
層間絶縁膜層６０８に用いられる材料は、特に限定されるものではないが、一般に用いられる材料にはポリビニルフェノール、ポリメタクリル酸メチル、ポリイミド、ポリビニルアルコール、エポキシ樹脂などの有機材料がある。層形成に際しては凸版印刷法、反転オフセット印刷法、スクリーン印刷法、スプレーコート法、スピンコート法等公知の方法を好適に用いることができる。
ソース電極‐取出し電極接続部７０２に用いられる材料は、ゲート電極６０３、ソース電極６０４、ドレイン電極６０５、取出し電極３０３などの電極と同様の材料を用いることができるが、特に限定されるものではない。また、ソース電極‐取出し電極接続部７０２の形成方法は、ソース電極６０４と取出し電極３０３の電気的な接続が十分得られるのであれば特に限定されるものではなく、他層への影響を鑑みて蒸着やスパッタなどのドライプロセスや塗工、印刷などのウェットプロセスなどを用いることができる。
以上説明したように、本発明によれば、薄膜トランジスタアレイ３０１は、複数の薄膜トランジスタ素子３０２のソース電極６０４に電気的に接続された取出し電極３０３が、ストライプパターン２０３と異なる層に形成される。これによって、ストライプパターン２０３を複数の取出し電極３０３と交差させることなく、形成することができる。そのため、取出し電極３０３の配線設計の自由度が高まる。また、薄膜トランジスタアレイ３０１のサイズを大きくすることなく十分なダミー領域２０２を確保でき、安定的なトランジスタ特性を有するが得られる。また、多面付け基板にて薄膜トランジスタアレイ３０１を作製する場合には、ダミー領域２０２を必要最小限まで減らすことができるため、より多くの多面付け設計として、低コストで薄膜トランジスタアレイ３０１を製造することができる。
（実施例１）
実施例１に係る薄膜トランジスタアレイ３０１を以下の手順で製造した。製造した薄膜トランジスタアレイ３０１には、縦５０個、横２００個の薄膜トランジスタ素子３０２が、縦２．５ｃｍ、横１０ｃｍの領域に縦横５００μｍの等間隔に配置されている。ダミー領域２０２は、画素パターン領域２０１の外縁から１．０ｍｍの幅の帯状領域とした。
実施例１に係る薄膜トランジスタアレイ３０１を以下の手順で製造した。製造した薄膜トランジスタアレイ３０１には、縦５０個、横２００個の薄膜トランジスタ素子３０２が、縦２．５ｃｍ、横１０ｃｍの領域に縦横５００μｍの等間隔に配置されている。ダミー領域２０２は、画素パターン領域２０１の外縁から１．０ｍｍの幅の帯状領域とした。
初めに、厚さ０．７ｍｍの無アルカリガラスを絶縁性の基板６０１として、銀インクをインクジェット法により印刷し、ホットプレート上、１８０℃で１時間焼成を行い、膜厚１００ｎｍのゲート電極６０３及びキャパシタ電極を形成した。
次に、感光性アクリル樹脂をスピンコート法により塗布し、マスク露光、アルカリ現像液による現像を行いパターンを形成し（フォトリソグラフィ法）、１８０℃で１時間焼成を行い、膜厚１μｍのゲート絶縁膜６０２を形成した。ゲート絶縁膜６０２に設けるソース電極‐取出し電極接続部７０２の箇所には、ビアホールを形成した。
次に、ゲート絶縁膜６０２上に、銀インクをインクジェット法により印刷し、ホットプレート上、１８０℃で１時間焼成を行い、膜厚１００ｎｍのソース電極６０４、ドレイン電極６０５を形成し、チャネル領域を画定した。
次に、半導体材料として、ＴＩＰＳペンタセンをテトラリンで１．０重量％になるように調液した半導体インクを用い、フレキソ印刷によって印刷を行い、半導体材料からなるストライプパターン２０３を形成した。フレキソ印刷に用いた印刷機は図７に示したものを用いた。凸版として、感光性樹脂凸部が幅５０μｍ、長さ１０．２ｃｍのストライプ形状で、５００μｍ間隔で５４本並んで形成されたものを用いた。薄膜トランジスタアレイ３０１中では、最大で５０個の薄膜トランジスタ素子３０２を跨ぐことができるストライプパターン２０３が２００列並ぶように印刷を行った。印刷後、オーブンを用いて１５０℃で１時間、減圧下（約１ｈＰａ）にて乾燥を行った。
次に、含フッ素化合物であるフッ素系樹脂を用い、フレキソ印刷によって保護材料層６０７を形成した。フレキソ印刷に用いた印刷機は図７に示したものを用いた。凸版として、ストライプ形状に感光性樹脂凸部が形成されたものを用い、保護材料層６０７がストライプパターン２０３を全面カバーするように印刷した。印刷後、ホットプレート上、１５０℃で１時間乾燥を行った。
次に、感光性アクリル樹脂を、スピンコート法で塗布し、ゲート絶縁膜６０２と同様にフォトリソグラフィ法によってパターニングを行い、層間絶縁膜６０８を形成した。
次に、層間絶縁膜６０８上に銀インクをインクジェット法により印刷、ホットプレート上、１５０℃で１時間乾燥を行い、膜厚１００ｎｍの取出し電極３０３を形成した。
次に、銀ペーストをスクリーン印刷法により印刷し、ソース電極‐取出し電極接続部７０２と上部画素電極とを形成した。
以上の手順により製造された薄膜トランジスタアレイ３０１を駆動素子に用いた電気泳動型の電子ペーパー表示装置を製造した。
（実施例２）
ゲート電極６０３の形成と同時に取出し電極３０３を絶縁性の基板６０１上に形成し、実施例１と同様にゲート絶縁膜やビアホールを形成した。さらにソース電極６０４、ドレイン電極６０５形成後に、銀ペーストをスクリーン印刷してソース電極‐取出し電極接続部７０２を形成したこと以外は、実施例１と同様の方法で実施例２に係る薄膜トランジスタアレイを製造した。また、これを用いた電気泳動型の電子ペーパー表示装置を製造した。
ゲート電極６０３の形成と同時に取出し電極３０３を絶縁性の基板６０１上に形成し、実施例１と同様にゲート絶縁膜やビアホールを形成した。さらにソース電極６０４、ドレイン電極６０５形成後に、銀ペーストをスクリーン印刷してソース電極‐取出し電極接続部７０２を形成したこと以外は、実施例１と同様の方法で実施例２に係る薄膜トランジスタアレイを製造した。また、これを用いた電気泳動型の電子ペーパー表示装置を製造した。
（比較例１）
ソース電極６０４をゲート絶縁膜６０２上において延伸させることにより取出し電極３０３を形成して、薄膜トランジスタアレイ４０１として形成したこと以外は、実施例１と同様とした。すなわち、比較例１では、ストライプパターン２０３と取出し電極とを同じ層に形成した。また、これを用いた電気泳動型の電子ペーパー表示装置を製造した。
ソース電極６０４をゲート絶縁膜６０２上において延伸させることにより取出し電極３０３を形成して、薄膜トランジスタアレイ４０１として形成したこと以外は、実施例１と同様とした。すなわち、比較例１では、ストライプパターン２０３と取出し電極とを同じ層に形成した。また、これを用いた電気泳動型の電子ペーパー表示装置を製造した。
（比較例２）
感光性樹脂凸部が幅５０μｍ、長さ１０ｃｍのストライプ形状で、５００μｍ間隔で５０本並んで形成されたものを用いたこと、すなわち、ダミー領域２０２にストライプパターン２０３が形成されないこと以外は、実施例１と同様とした。また、これを用いた電気泳動型の電子ペーパー表示装置を製造した。
感光性樹脂凸部が幅５０μｍ、長さ１０ｃｍのストライプ形状で、５００μｍ間隔で５０本並んで形成されたものを用いたこと、すなわち、ダミー領域２０２にストライプパターン２０３が形成されないこと以外は、実施例１と同様とした。また、これを用いた電気泳動型の電子ペーパー表示装置を製造した。
＜評価＞
こうして作製した実施例１～２及び比較例１～２に係る薄膜トランジスタアレイ３０１、４０１のそれぞれで作製した電子ペーパー表示装置について、１ｍｍ角サイズに白および黒の四角を交互に並べて表示し、白を黒、黒を白になるように書き換えを複数回行い、その結果について比較を行った。
こうして作製した実施例１～２及び比較例１～２に係る薄膜トランジスタアレイ３０１、４０１のそれぞれで作製した電子ペーパー表示装置について、１ｍｍ角サイズに白および黒の四角を交互に並べて表示し、白を黒、黒を白になるように書き換えを複数回行い、その結果について比較を行った。
実施例１、実施例２の表示では特に問題なく、良好な画像を得られた。比較例１では、白黒の書き換えにおいてコントラスト不良が見られる画素がいくつか見られた。比較例２では、表示部の端部において不良が見られた。
比較例１では、複数の画素にてリークによるオンオフ比の悪化が発生していると考えられる。また比較例２では、表示部の端部にあたる薄膜トランジスタ素子に半導体層の印刷不良が見られた。
以上の結果から、本発明に係る薄膜トランジスタアレイ３０１の構造によって、安定的なトランジスタ特性を有する薄膜トランジスタアレイが得られることが確認できた。
本発明は、配線設計の自由度が高く、安定的なトランジスタ特性を得ることができる薄膜トランジスタアレイを低コストで製造したい場合に有用である。
１０１ 基板定盤
１０２ 被印刷基板
１０３ インクチャンバー
１０４ ドクター
１０５ インク
１０６ アニロックスロール
１０７ 版胴
１０８ 凸版
１０９ 印刷物
１１０ 凸部
２０１ 画素パターン領域
２０２ ダミー領域
２０３ ストライプパターン
２０４ 印刷領域
３０１ 薄膜トランジスタアレイ
３０２ 薄膜トランジスタ素子
３０３ 取出し電極
３０４ 基板
４００～４０２ 従来技術に係る薄膜トランジスタアレイ
４０３ 配線‐半導体接触領域
４０４ 配線‐半導体接触緩衝領域
５０１ 薄膜トランジスタアレイ多面付け基板
６０１ 絶縁性の基板
６０２ ゲート絶縁膜（層）
６０３ ゲート電極
６０４ ソース電極
６０５ ドレイン電極
６０６ 半導体（層）
６０７ 保護材料（層）
６０８ 層間絶縁膜（層）
７０１ 薄膜トランジスタアレイ
７０２ ソース電極‐取出し電極接続部
１０２ 被印刷基板
１０３ インクチャンバー
１０４ ドクター
１０５ インク
１０６ アニロックスロール
１０７ 版胴
１０８ 凸版
１０９ 印刷物
１１０ 凸部
２０１ 画素パターン領域
２０２ ダミー領域
２０３ ストライプパターン
２０４ 印刷領域
３０１ 薄膜トランジスタアレイ
３０２ 薄膜トランジスタ素子
３０３ 取出し電極
３０４ 基板
４００～４０２ 従来技術に係る薄膜トランジスタアレイ
４０３ 配線‐半導体接触領域
４０４ 配線‐半導体接触緩衝領域
５０１ 薄膜トランジスタアレイ多面付け基板
６０１ 絶縁性の基板
６０２ ゲート絶縁膜（層）
６０３ ゲート電極
６０４ ソース電極
６０５ ドレイン電極
６０６ 半導体（層）
６０７ 保護材料（層）
６０８ 層間絶縁膜（層）
７０１ 薄膜トランジスタアレイ
７０２ ソース電極‐取出し電極接続部
Claims (9)
- 少なくとも、絶縁性の基板と、ゲート電極と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、前記ソース電極及び前記ドレイン電極の間のチャネル領域に形成された半導体層とを含む薄膜トランジスタ素子がマトリクス状に並んだ画素パターン領域と、
前記画素パターン領域に直線状に並んだ複数の前記薄膜トランジスタ素子の前記ソース電極に電気的に接続された複数の取出し電極とを含み、
前記半導体層は、半導体材料を直線状に並んだ複数の前記薄膜トランジスタ素子が並ぶ方向と平行なストライプ形状に形成した複数のストライプパターンの一部により形成され、
複数の前記ストライプパターンの一部は、少なくとも一部が前記画素パターン領域の外のダミー領域に形成され、
前記ストライプパターンと前記取出し電極とは、異なる層に形成されている、
薄膜トランジスタアレイ。 - 複数の前記ストライプパターンの内の少なくとも１本が、平面視において複数の前記取出し電極の内の少なくとも１本と交差する、
請求項１に記載の薄膜トランジスタアレイ。 - 前記取出し電極が前記絶縁性の基板の上に形成されている、
請求項１または２に記載の薄膜トランジスタアレイ。 - 前記半導体層の上に、少なくとも層間絶縁膜層が形成され、
前記取出し電極が前記層間絶縁膜層の上に形成されている、
請求項１または２に記載の薄膜トランジスタアレイ。 - 前記ダミー領域が前記画素パターン領域の外縁から１ｍｍ以上の幅の領域である、
請求項１から４のいずれかに記載の薄膜トランジスタアレイ。 - 請求項１から５のいずれかに記載の薄膜トランジスタアレイが同一基板に複数個面付けされている薄膜トランジスタアレイ多面付け基板であって、
前記ストライプパターンが少なくとも２つ以上の前記薄膜トランジスタアレイにわたって形成されている、
薄膜トランジスタアレイ多面付け基板。 - 絶縁性の基板に、少なくともゲート電極と、ゲート絶縁膜と、ソース電極と、ドレイン電極と半導体層とを含む薄膜トランジスタ素子がマトリクス状に並んだ画素パターン領域を形成する工程と、
前記半導体層とは異なる層に、前記画素パターン領域に直線状に並んだ複数の前記薄膜トランジスタ素子の前記ソース電極に電気的に接続された複数の取出し電極を形成する工程とを含み、
前記画素パターン領域を形成する工程において、前記半導体層は、半導体材料を前記画素パターン領域に直線状に並んだ複数の前記薄膜トランジスタ素子が並ぶ方向と平行なストライプ形状に形成した複数のストライプパターンの一部により形成される、
薄膜トランジスタアレイの製造方法。 - 前記画素パターン領域を形成する工程において、前記複数のストライプパターンを印刷により形成する、
請求項７に記載の薄膜トランジスタアレイの製造方法。 - 請求項７または８のいずれかに記載の薄膜トランジスタアレイの製造方法を用いて複数の薄膜トランジスタアレイを同一基板に面付けする薄膜トランジスタアレイ多面付け基板の製造方法であって、
半導体層は、少なくとも２つ以上の前記薄膜トランジスタアレイにわたってストライプ形状に形成される、
薄膜トランジスタアレイ多面付け基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020514379A JPWO2019203200A1 (ja) | 2018-04-17 | 2019-04-15 | 薄膜トランジスタアレイ、薄膜トランジスタアレイ多面付け基板、およびそれらの製造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018-079161 | 2018-04-17 | ||
| JP2018079161 | 2018-04-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2019203200A1 true WO2019203200A1 (ja) | 2019-10-24 |
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ID=68240142
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/JP2019/016206 WO2019203200A1 (ja) | 2018-04-17 | 2019-04-15 | 薄膜トランジスタアレイ、薄膜トランジスタアレイ多面付け基板、およびそれらの製造方法 |
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|---|---|
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Citations (4)
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|---|---|---|---|---|
| JP2009076877A (ja) * | 2007-08-30 | 2009-04-09 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2013211446A (ja) * | 2012-03-30 | 2013-10-10 | Toppan Printing Co Ltd | 薄膜トランジスタアレイおよび画像表示装置 |
| JP2015197633A (ja) * | 2014-04-02 | 2015-11-09 | 凸版印刷株式会社 | 薄膜トランジスタアレイおよびその製造方法 |
| JP2016001687A (ja) * | 2014-06-12 | 2016-01-07 | 大日本印刷株式会社 | 有機半導体素子 |
-
2019
- 2019-04-15 JP JP2020514379A patent/JPWO2019203200A1/ja active Pending
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Patent Citations (4)
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