KR20120080206A

KR20120080206A - 집적회로

Info

Publication number: KR20120080206A
Application number: KR1020127010441A
Authority: KR
Inventors: 게르빈 헤르마누스 게링크; 버지타 카타리나 샬롯떼 크젤란더
Original assignee: 아이엠이씨; 네덜란제 오르가니자티에 포오르 토에게파스트-나투우르베텐샤펠리즈크 온데르조에크 테엔오
Priority date: 2009-09-22
Filing date: 2010-09-22
Publication date: 2012-07-16
Also published as: US20120292717A1; CN102696110A; JP2013505595A; WO2011037460A1; TW201133819A; EP2481086A1; EP2299492A1

Abstract

집적회로는, 제1 절연층; 반도체층; 상기 반도체층과 근사-오믹(near-ohmic) 또는 오믹 콘택(ohmic contact)하는 제1 컨덕터층(first layer of conductors)과 상기 제1 절연층에 의하여 상기 반도체층과 분리된 제2 컨덕터층(second layer of conductors)- 상기 제1 및 제2 컨덕터층들은 복수의 트랜지스터들을 포함하는 복수의 기능성 블록들을 형성하도록 패터닝되고, 상기 제1 컨덕터층은 소스/드레인 전극들로 작용하고, 상기 제2 컨덕터층은 게이트 전극으로 작용함-;을 포함하고, 기능성 블록에 대응하는 반도체층의 영역들은 제2 절연층의 부분들에 의해 서로 전기적으로 격리되고, 상기 기능성 블록들은 (i) 다른 트랜지스터들로부터 이웃하는 소스/드레인 전극들이 동일한 포텐셜(potential)에 있도록 배열되고, (ii) 상기 이웃하는 전극들 사이에 컨덕터들이 없도록 배열된다.

Description

집적회로{INTEGRATED CIRCUIT}

본 발명은 박막 트랜지스터들을 포함하고, 소스/드레인 전극들에서 반도체층으로 근사-오믹(near-ohmic) 또는 오믹 연결(ohmic connection)이 있는 박막 트랜지스터들을 포함하는 집적 회로에 관한 것이다.

본 발명은 예를 들어, 활성 반도체층에 유기 물질을 이용한 회로들에 대하여 특정 어플리케이션을 갖는다. 또한, 본 발명은 금속 산화물와 유사한 무기 반도체와 같은 다른 물질 시스템들을 기반으로 한 회로들에 적용될 수도 있다.

그러한 회로에서, 시스템의 주변 부분으로 트랜지스터로부터 누설되는 전류에 대한 바람직하지 않은 경향이 있다고 알려져 있다. 전류 누설에 대응하기 위한 한 가지 접근법은 반도체층을 패터닝하는 것이다. WO01/27998은 다른 접근법을 개시하고 있는 것으로, 유기 반도체층은 실질적으로 거의 패턴이 없으며, 트랜지스터들은 반도체층에 걸쳐 전류가 누설되는 것을 방지하기 위하여 그것들 자체가 배열된다. 도 7에서, 반도체층은 아일랜드들(islands)로 나누어지지는 않았으나, 연속적인 반도체층을 포함한다.

그에 반해서, 첨부된 청구항 1항에 나타낸 바와 같이, 본 발명은 반도체층이 격리된 아일랜드들로 나누어지고, 트랜지스터들이 전기적으로 격리된 아일랜드들 상에서 다수의 트랜지스터들의 코-로케이션(co-location)을 용이하게 하는 방식으로 배열된, 집적회로를 제공한다.

보다 구체적으로, 본 발명의 일 측면에 따르면,

제1 절연층;

반도체층;

상기 반도체층과 근사-저항(near-ohmic) 또는 오믹 접촉(ohmic contact)하는 제1 컨덕터층(first layer of conductors)과, 상기 제1 절연층에 의하여 상기 반도체층과 분리된 제2 컨덕터층(second layer of conductors) - 상기 제1 및 제2 컨덕터층들은 복수의 트랜지스터들을 포함하는 복수의 기능성 블록들을 형성하도록 패터닝되고, 상기 제1 컨덕터층은 소스/드레인 전극들로 작용하고, 상기 제2 컨덕터층은 게이트 전극으로 작용함-;

을 포함하고,

기능성 블록에 대응하는 반도체층의 영역들은 제2 절연층의 부분들에 의해 서로 전기적으로 격리되고, 상기 기능성 블록들은 (i) 다른 트랜지스터들로부터 이웃하는 소스/드레인 전극들이 동일한 포텐셜(potential)에 있도록 배열되고, (ii) 상기 이웃하는 전극들 사이에 컨덕터들이 없도록 배열된 것인(wherein　regions　of the semiconductor layer corresponding to　a functional block　are electrically　isolated from　one another　by portions of a second insulating layer,　 the functional blocks　being arranged such that (i)　neighbouring source/drain　electrodes from different transistors are arranged to be at the same　potential and (ii) no conductors are present between the neighbouring electrodes), 집적 회로가 제공된다.

반도체 물질의 전기적으로 격리된 영역들 상에 기능성 블록들을 생성함으로써, 본 발명은 반도체층을 통해 회로의 다른 부분들에 바람직하지 않은 전류 누설을 감소시키는데 도움이 된다. 또한, 기능성 블록 기준인 (i) 및 (ii) 내에 부합되도록 마련함으로써, 그들 사이에 바람직하지 않은 누설을 발생시킬 수 있는 다른 트랜지스터들로부터 이웃하는 소스/드레인 전극들 사이의 포텐셜 차이가 없는 것이 확인된다. 그 결과, 기능성 블록을 형성하는 다수의 트랜지스터들은 전기적으로 격리된 영역 상에서 쉽게 코-로케이티드(co-located)될 수 있으며, 각 기능성 블록은 배치 정확도와 다른 제조 오류들에 보다 강하다. 이는 트랜지스터 사이즈를 보다 작게 하는 것을 용이하게 한다.

바람직하게는, 상기 기능성 블록들 내에서, 각 트랜지스터에 대하여, 상기 소스/드레인 전극들은 서로 맞물리며, 제1 길이 방향(first longitudinal direction)으로 향하는 복수의 평행한 핑거들(a plurality of parallel fingers pointed in a first longitudinal directional)을 포함한다. 그 같은 기하학적 핑거들은 각 트랜지스터로부터 외부 핑거들이 (명목상) 동일한 포텐셜에 있는 경우, 하나의 트랜지스터에서 그것에 이웃하는 것으로 바람직하지 않은 누설을 예방하는데 보다 도움이 된다.

바람직하게는, 상기 기능성 블록들 내에서, 각 트랜지스터에 대하여, 상기 게이트 전극은 대응하는 소스/드레인 전극들과 수직 배열된다. 　

바람직하게는, 상기 게이트 전극은, 상기 제1 컨덕터층 상에서 그것의 수직 돌출이 상기 대응하는 소스/드레인 전극들 모두와 겹쳐지고, 양쪽의 외부 핑거들을 넘어서 상기 제1 길이 방향에 수직한 제2 측방향으로 연장하는 크기를 갖는다.

바람직한 제1 실시예에서, 상기 제2 절연층의 부분들은 기능성 블록에 대응하는 반도체층의 상기 영역들이 아일랜드를 포함하도록 배열된다. 반도체층이 연속적이지 않으면, 전기적 격리 정도가 높으며, 이런 이유로, 반도체층을 지나는, 바람직하지 않은 누설 전류의 흐름이 상당히 감소된다. 이 실시예에서, 반도체는 상기 제2 절연층에 의해 정의된 캐비티 내에 국부 증착(local deposition)에 의하여 적용될 수 있다.

바람직하게는, 각 트랜지스터에 대하여, 상기 게이트 전극은 상기 반도체층 쪽으로의 그것의 수직 돌출이 상기 반도체 아일랜드를 넘어서 상기 제1 길이 방향으로 연장하는 크기를 갖는다. 이는 상기 게이트 전극에 인가된 전압이 O이거나 높은 경우, 소스에서 드레인으로, 및/또는 그 반대로 전하 캐리어들이 이동될 수 있기 때문에 노멀리-온(normally-on)에 유리하다. 상기 게이트 전극의 상기 돌출을 넘어서는 어떠한 반도체 물질의 존재는 전하 이동을 방해하는 수단이 없기 때문에 소스와 드레인 사이에 누설 경로를 생성한다.

바람직하게는, 각 트랜지스터에 대하여, 상기 게이트 전극은 상기 반도체층 상에 그것의 수직 돌출이 상기 반도체 아일랜드 내의 제2 측방향 내에 속하는 크기를 갖는다. 이는, 반도체층 및 그 하부의 층들 사이의 오버레이 내의 작은 편차가 트랜지스터 실행 특성에 부정적인 영향을 끼친다고 명시된 바와 같이, 상기 반도체 아일랜드 내에 속하지 않으면, 유리하다(This is advantageous since if it does not fall within the semiconductor island as stated a small deviation in the　overlay between the semiconductor layer and the underlying layers has a negative impact on the transistor performance characteristics). 이 영향은 오버레이 불일치(overaly mismatch)가 디스플레이 품질 인식에 직접적으로 부정적인 영향을 끼치므로, 상기 집적 회로가 디스플레이 부분을 형성하는 경우, 상기 영향은 특히 두드러질 수 있다.

바람직한 제2 실시예에서, 상기 반도체층은 제1 컨덕터층과 제2 절연층에 블랭킷 증착(blanket deposition)에 의하여 적용될 수 있다. 반도체층이 연속하더라도, 비록 제1 실시예에서 보다 적은 정도이지만, 그렇다하더라도 누설 전류는 감소되고, 그 때문에, 상기 제2 절연층의 상기 부분의 인근에서 (a) 게이트 전극에 전기적 커플링이 낮아지고, (b) 반도체 물질이 어떠한 전하 주입 (소스/드레인) 콘택들과 직접 접촉하지 않으며, (c) 상기 제2 반도체 물질과 함께 상기 제2 절연층 부분들의 수직측에 빈약한 범위(poor coverage)이다(Although the semiconductor layer is continuous, leakage current is nonetheless reduced, albeit to a lesser extent than in the first embodiment, because, in the vicinity of a said portion of the second insulating layer, (a) the electrical coupling to the gate electrode is low, (b) the semiconductor material is not in direct contact with any charge injecting (source/drain) contacts and (c) the poor coverage of vertical sides of the portions of the second insulating layer with the semiconductor material).

본 발명의 실시예들은 첨부된 도면들을 참조하여 아래에서 설명된다:
도 1(a) 및 도 1(b)는 각각, 본 발명의 원리에 따라 구성된 3개의 트랜지스터들의 기능성 블록들의 (반도체층이 생략된) 상부의 개략적인 도면과, 단면도를 나타낸다;
도 2(a) 및 도 2(b)는 각각, 낸드(NAND) 게이트의 회로적 표현과, 물리적으로 표현된 상부의 도면을 나타낸다;
도 3(a) 및 도 3(b)는 각각, 스마트 센서의 픽셀 엔진(pixel engine)에 대한 회로적 표현과, 물리적으로 표현된 상부 도면을 나타낸다;
도 4는 본 발명의 원리에 따라 구성된 2개의 기능성 블록들의 개략적인 단면도를 나타낸다.

본 발명의 바람직한 제1 실시예에 따른 집적 회로는 일반적으로 10으로 표시된다. 도 1(a), 도 1(b)는 회로(10)로부터의 단일 기능성 블록을 나타낸다. 집적 회로(10)는 활성 반도체층에 유기 물질을 사용한 박막 전계 효과 트랜지스터(thin film field effect transistors)로 구성된다. 도 1(a), 도 1(b)에 도시된 단일 기능성 블록은 일 예로, 12a, 12b, 12c로 표시된 3개의 트랜지스터들을 포함한다. 특히, 도 1(b)를 참조하면, 회로(10)은 전기적 절연성 표면을 갖는 기판(14)을 포함한다. 회로(10)는 트랜지스터의 게이트 전극들(16a, 16b, 16c)을 구성하는 컨덕터층(16)을 더 포함한다. 회로(10)는 트랜지스터를 위한 게이트 유전체를 구성하는 절연층(18)을 더 포함한다. 회로(10)는 트랜지스터의 소스/드레인 전극들(20a, 20b, 20c)을 구성하는 컨덕터층(20)을 더 포함한다. 회로(10)는 트랜지스터의 활성 반도체층을 구성하는 유기 반도체 물질(22a)의 아일랜드(island)를 포함하는 반도체층(22)을 더 포함한다. 반도체 물질은 바람직하게는, 2-5㎜의 두께를 갖는다. 소스/드레인 전극들(20a, 20b, 20c)은 반도체 물질(22a)과 함께 근사-오믹 콘택(near-ohmic contact)된다. 회로(10)는 절연성 레지스트 물질층(24)을 더 포함한다. 층(24)의 일 부분(24a)은 반도체 물질(22a)의 아일랜드를 완전하게 둘러싸며, 반도체 물질(22a)의 아일랜드들을 물리적으로, 전기적으로 격리시키는, 연속적인 외벽(continuous perimeter)을 제공한다.

절연성 레지스트 물질(24)에 의한 반도체 물질(22a)의 아일랜드의 물리적 그리고 전기적 격리는 반도체층(22)을 통해 회로의 다른 부분들로 원하지 않는 전류 누설을 상당히 감소시킨다(The physical and electrical isolation of the island of semiconductor material 22a by the insulating resist material 24 greatly reduces undesired current leakage through the semiconductor layer 22 through to other parts of the circuit.)

적절하게 동작하도록 그들의 능력을 보호하는 반면, 매우 가까운 근접성으로 동일한 아일랜드 상에 트랜지스터들(20a, 20b, 20c)를 코-로케이트(co-locate)하기 위하여, 소스/드레인 전극들은 테이킹 트랜지스터(20a), 예를 들어, 한 세트의 서로 맞물려진 핑거들(20a₁, 20a₂, 20a₃)로써, 핑거들(20a₁, 20a₂, 20a₃)은 서로 평행하고, 도 1(a)에서 X축으로 도시된 방향으로 아일랜드를 가로질러 연장하는 길이 방향(longitudinal direction)을 갖도록 배열된다. 트랜지스터들(12a, 12b, 12c) 사이의 전류 누설인, 전파 방해(interference)의 최소화를 보장하기 위하여, 기능성 회로가 무엇이던지 간에 그들은 형성되기 위해 함께 연결되며, 다른 트랜지스터들의 이웃하는 핑거들 사이, 예를 들어, 핑거들(20a₃와 20b₁), 그리고, 핑거들(20b₃와 20c₁) 사이에 포텐셜 차이가 없도록 보장되며, 기능성 블록(도시되어 있지 않음)의 부분들을 형성할 수 있는 다른 컨덕터들은 그들 사이에 존재하지 않는다.

각 트랜지스터(12a, 12b, 12c)와 테이킹 트랜지스터(12a)(taking transistor)에 대하여, 예로써, 게이트 전극(16a)은 상기 대응하는 소스/드레인 전극들(20a)과 일반적으로 수직 배열되고, 도 1(a)에서 Y축으로 표시된 아일랜드에 따른 방향에서, 반도체층(22) 쪽으로의 게이트 전극(16a)의 수직 돌출(perpendicular projection)은 핑거들을 가로지르며, 양쪽의 외측 핑거들(20a₁과 20a₃)을 넘어서 연장되는 것을 나타낼 것이다.

각 트랜지스터(12a, 12b, 12c) 및 테이킹 트랜지스터(12a)에 대하여, 예로써, 게이트 전극(16a)은 반도체층(22) 쪽으로 그것의 수직 돌출이 반도체 아일랜드(22a)를 넘어서 X 방향으로 연장되기 위한 크기를 갖는다. 이는 게이트 전극(16a) 상에 인가된 전압이 0 또는 높은 경우, 반도체 물질은 소스에서 드레인, 그리고/또는 그 반대로 전하 캐리어를 이동시킬 수 있기 때문에 노멀리-온(normally-on) 트랜지스터들에 유리하다. 전하 이동을 방해하는 수단이 없기 때문에 게이트 전극의 돌출을 넘어서는 어떠한 반도체 물질의 존재는 소스와 드레인 사이에 누설 경로를 생성한다.

각 트랜지스터(12a, 12b, 12c) 및 테이킹 트랜지스터(12a)에 대하여, 예로써, 게이트 전극(16a)은 반도체층(22) 쪽으로의 그것의 수직 돌출이 반도체 아일랜드(22) 내에서 Y 방향으로 속하기 위한 크기를 갖는다는 것을 여전히 나타낼 것이다(It will be still further noted that, for each transistor 12a, 12b, 12c and taking transistor 12a as an example, the gate electrode 16a is sized such that its perpendicular projection onto the semiconductor layer 22 falls in the direction Y within the semiconductor island 22a). 이는, 반도체층 및 그 하부의 층들 사이의 오버레이 내의 작은 편차가 트랜지스터 실행 특성에 부정적인 영향을 끼친다고 명시된 바와 같이, 상기 반도체 아일랜드 내에 속하지 않으면, 유리하다(This is advantageous since if it does not fall within the semiconductor island 22a as stated a small deviation in the overlay between the semiconductor layer 22 and the underlying layers has a negative impact on the transistor performance characteristics). 이 영향은 오버레이 불일치(overaly mismatch)가 디스플레이 품질 인식에 직접적으로 부정적인 영향을 끼치므로, 상기 집적 회로가 디스플레이 부분을 형성하는 경우, 상기 영향은 특히 두드러질 수 있다(The impact can be particularly pronounced when the integrated circuit forms part of a display as the overlay mismatch has a direct negative impact on the perception of display quality).

집적 회로(10)는 종래 기술들로 만들어진다. 특히, 반도체 물질의 아일랜드를 포함하는 층의 제공은 다양한 방법, 예를 들어, 포토리소그래피(photolithography), 엠보싱(embossing) 및 콘택 프린팅(contact printing)으로 구현될 수 있다. 그 같은 경우, 한 층의 일부로써, 함께하는 주변의 채널을 포함하는 레지스트 구조를 제공하는 것이 바람직하다. 상기 층은 추가적인 마스크로 패터닝된 포토레지스트 또는 유전체층일 수 있다. 이는 높이 차이를 갖는 패턴일 필요는 없다. 다른 실시예에서, 상기 영역은 소수성-친유기 패턴들(hydrophobic-oleophilic patterns)로 이루어진다. 또한, 쉐도우 마스크(shadow mask) 또는 어떠한 다른 직접적인 증착 기술을 통한 반도체의 진공 기상 증착이 또한 이용될 수 있다.

도 2(a), 도 2(b), 도 3(a), 도 3(b)에서, 도 1(a)에서 그것들과 유사한 부분들이 존재하고, 이들은 동일한 참조 번호가 이용된다.

잘 알려져 있는 바와 같이, 2-입력 낸드(NAND) 로직 게이트로부터, 모든 다른 가능한 로직 및 디지털 회로가 구성될 수 있다. 도 2(a)는 FET 트랜지스터들을 이용하여 실행된 낸드 게이트의 일반적인 회로적 표현을 나타낸다. 입력 로직 신호들이 게이트 전극들(16b, 16c)을 통해 제공되어 드라이버 트랜지스터들로 작용하는 트랜지스터들(12a, 12b, 12c)로, 3개의 트랜지스터들(12a, 12b, 12c)가 있다. 두 개의 공급 라인들은 91, 92로 표시된다. 출력 로직 상태는 라인(39)으로 출력된다. 도 2(b)는 도 1(a) 및 도 1(b)와 관련하여 설명된 원리에 따라 구성된 회로의 물리적인 표현을 나타낸다. 출력 로직 상태는 수직의 상호 연결 영역(42)를 통해 접근된다.

유사하게, 본 발명의 다른 실시예에 따르면 노어(NOR) 게이트들을 구성하는 것이 가능하다.

도 3(a)는 스마트 센서의 픽셀 엔진(a pixel engine of a smart sensor)의 회로적인 표현을 나타낸다. 회로는 비휘발성 메모리 셀로 작용할 수 있다. 비휘발성 메모리 기능을 제공하는 강유전성 트랜지스터(25)는 셀을 선택하는 트랜지스터(12a)와 결합된다. 비록 이 경우에서, 유전체층의 구조가 강유전체 트랜지스터(25)의 영역에서 다르더라도, 회로는 도 3(b)에 도시된 바와 같이, 도 1(a) 및 도 1(b)와 관련하여 설명된 원리에 따라 구성될 수 있다.

본 발명의 바람직한 제2 실시예에 따른 집적 회로(10)는 도 4에 나타낸다. 이 실시예는 아일랜드들로 배열되는 대신에, 도 1(a), 도 1(b)에 나타낸 것과 다른 것으로, 반도체층(22)은 컨덕터층(20) 및 절연성 레지스터층(24)에 블랭킷 증착(blanket deposition)에 의해 적용된 연속하는 층이다(This embodiment differs from that shown in Figures 1(a), (b) in that instead of being arranged as islands, the semiconductor layer 22 is a continuous layer which is applied by blanket deposition to the layer of conductors 20 and the insulating resist layer 24). 도 4에 나타낸 회로(10)의 영역에서, 절연성 레지스트층(24)의 일 부분(24b)에 의하여 나누어진 2개의 기능성 블록들(11a, 11b)이 있다.

비록, 반도체층(22)이 하나의 기능성 블록(11a)에서 다른 기능성 블록(11b)까지 연속하여 연장하더라도, 영역 A를 보면, 일 부분(24b)의 부근으로, 게이트 전극들(16b, 16c)에 전기적 커플링(electrical coupling)이 낮아지기 때문에, 반도체 물질(22)은 어떠한 전하 주입 (소스/드레인) 콘택들에 직접 접촉되지 않고; 반도체 물질(22)과 함께 일 부분(26)의 수직측의 부족한 범위(poor coverage), 일 부분(24b)은 여전히 눈에 띄는 전기적 격리 효과를 제공한다. 하지만, 반도체층(22)이 연속적인, 비록 비평면인, 층이기 때문에 기계적인 격리는 없다.(Although the semiconductor layer 22 extends continuously from one functional block 11a to the other functional block 11b, because, in the vicinity of the portion 24b, see region A, the electrical coupling to the gate electrodes 16b, 16c is low, the semiconductor material 22 is not in direct contact with any charge injecting (source/drain) contacts; and the poor coverage of the vertical side of the portion 26 with semiconductor material 22, the portion 24b still provides an appreciable electrical isolating effect. However, there is no mechanical isolation since the semiconductor layer 22 is a continuous, although non-planar, layer).

다른 실시예에서, 반도체층(22)은 하나 이상의 반도체 물질을 포함할 수 있다. 예를 들어, p/p, n/n 또는 p/n-타입 반도체의 영역들 그리고, 그들의 결합들이 동일한 기판(14)에 적용될 수 있다. 이 같은 경우, 주어진 기능성 블록이 단지 하나의 타입의 반도체를 포함할 것을 인식할 수 있을 것이다.

10: 회로
14: 기판
16: 컨덕터층
16a, 16b, 16c: 게이트 전극
18: 절연층
20: 컨덕터층
22: 반도체층
24: 절연성 물질층

Claims

제1 절연층;
반도체층;
상기 반도체층과 근사-저항(near-ohmic) 또는 오믹 접촉(ohmic contact)하는 제1 컨덕터층(first layer of conductors)과, 상기 제1 절연층에 의하여 상기 반도체층과 분리된 제2 컨덕터층(second layer of conductors) - 상기 제1 및 제2 컨덕터층들은 복수의 트랜지스터들을 포함하는 복수의 기능성 블록들을 형성하도록 패터닝되고, 상기 제1 컨덕터층은 소스/드레인 전극들로 작용하고, 상기 제2 컨덕터층은 게이트 전극으로 작용함-;
을 포함하고,
각 기능성 블록은,
제2 절연층의 부분들에 의하여 다른 기능성 블록으로부터 격리된 상기 반도체층의 대응하는 아일랜드를 포함하고, 상기 기능성 블록들은 (i) 다른 트랜지스터들과, 서로 이웃하는 트랜지스터들로부터의 소스/드레인 전극들이 동일한 포텐셜이 되도록 배열되고, (ii)상기 이웃하는 전극들 사이에 컨덕터가 없도록 배열된 것인(wherein each functional block comprises a corresponding island of the semiconductor layer isolated from that of another functional block by portions of a second insulating layer,　 the functional blocks　being arranged such that (i)　source/drain　electrodes that are from different transistors and neighbour one another are arranged to be at the same　potential and (ii) no conductors are present between said neighbouring electrodes), 집적 회로.
　
제1항에 있어서,
상기 기능성 블록들 내에서, 각 트랜지스터에 대하여, 상기 소스/드레인 전극들은, 서로 맞물려 있고, 제1 길이 방향으로 향하는 복수의 평행한 핑거들(a plurality of parallel fingers pointed in a first longitudinal directional)을 포함하는 집적 회로.
제2항에 있어서,
상기 기능성 블록들 내에서, 각 트랜지스터들에 대하여, 상기 게이트 전극은, 대응하는 소스/드레인 전극들과 수직 정렬되어 있는(in vertical alignment with corresponding source/drain electrodes), 집적회로.
제3항에 있어서,
각 트랜지스터에 대하여, 상기 게이트 전극은,
상기 제1 컨덕터층 위로 그것의 수직 돌출이 상기 대응하는 소스/드레인 전극들 모두와 겹쳐지고, 양쪽의 외측 핑거들을 넘어서 상기 제1 길이 방향에 수직한 제2 측방향으로 연장하는 크기를 갖도록(wherein, for each transistor,　the gate electrode is sized such that　its　perpendicular projection　onto the first layer　conductors overlaps with all the corresponding source/drain electrodes and extends in a second lateral direction, perpendicular to the first　longitudinal direction, beyond both outer fingers), 집적 회로.
제1항 내지 제4항 중 어느 한 항에 있어서,
상기 반도체층의 상기 아일랜드들은,
국부 증착(local deposition)에 의해 형성된, 집적 회로.
제1항 내지 제5항 중 어느 한 항에 있어서,
각 트랜지스터에 대하여, 상기 게이트 전극은,
상기 반도체층 쪽으로의 그것의 수직 돌출이 상기 반도체 아일랜드를 넘어서 상기 제1 길이 방향으로 연장하는 크기를 갖는(wherein, for each transistor, the gate electrode is sized such that its perpendicular projection onto the semiconductor layer extends in the first longitudinal direction beyond the semiconductor island), 집적 회로.
　
제1항 내지 제6항 중 어느 한 항에 있어서,
각 트랜지스터에 대하여, 상기 게이트 전극은,
상기 반도체층 쪽으로의 그것의 수직 돌출이 상기 반도체 아일랜드 내에서, 상기 제1 길이 방향에 수직한 제2 측방향 내에 속하는 크기를 갖는(wherein, for each transistor, the gate electrode is sized such that　its　perpendicular projection　onto the semiconductor layer falls, in a second lateral direction perpendicular to the first longitudinal direction, within the semiconductor island), 집적 회로.
제1항 내지 제7항 중 어느 한 항에 있어서,
기판을 더 포함하는, 집적 회로.
제1항 내지 제8항 중 어느 한 항에 있어서,
상기 기능성 블록은,
비휘발성 메모리 셀을 포함하는, 집적 회로.
제1항 내지 제9항 중 어느 한 항에 있어서,
상기 기능성 블록은 낸드(NAND) 또는 노어(NOR) 로직 게이트를 포함하는, 집적 회로.