JP2007033760A - トランジスタアレイパネル - Google Patents

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Abstract

【課題】液晶表示パネルの狭額縁化を図る。
【解決手段】トランジスタアレイパネル１の表示領域１００の外周部には、ゲートライン２またはデータライン３と絶縁膜５２を挟んだ状態で直交するように保護ライン４，５が配置され、ゲートライン２またはデータライン３と保護ライン４，５とは保護素子２０，３０，４０を介して接続される。表示領域１００内において、ゲートライン２、データライン３、画素電極８と絶縁された導電膜パターン９が画素電極８の一部と絶縁膜５４を挟んで重なるように形成され、導電膜パターン９は表示領域１００の外周部において保護素子２０，３０，４０及び保護ライン４，５と絶縁された補助容量の共通ライン７と接続されており、補助容量の共通ライン７は保護素子２０，３０，４０または保護ライン４，５と絶縁膜５２，５３を介して重ねられている。
【選択図】図１

Description

本発明は、トランジスタアレイパネルに関する。
アクティブマトリクス駆動方式の液晶ディスプレイパネルは、薄膜トランジスタ、画素電極等がアレイ状にパターニングされたトランジスタアレイパネルと、対向電極等がべた一面に形成された対向基板とを対向させ、トランジスタアレイパネルと対向基板との間に液晶を挟持した構造となっている。
従来のトランジスタアレイパネルは、行方向に配列された複数のゲートラインと、列方向に配列された複数のデータラインとを備え、ゲートライン及びデータラインの各交差部に薄膜トランジスタ、画素電極が形成されている。複数の薄膜トランジスタ及び画素電極がマトリクス状に配列されている領域が表示領域となる。
ゲートラインは表示領域の左側又は右側において引き回し配線と接続され、引き回し配線を介して図示しない駆動回路に接続されている。また、データラインは表示領域の上側又は下側において引き回し配線と接続され、引き回し配線を介して図示しない駆動回路に接続されている。
また、画素電極が配列される表示領域の外周部には、ゲートラインやデータラインを静電気から保護するためにゲートラインやデータラインに保護素子を介して接続された保護ラインや、保護ラインに抵抗素子を介して接続された環状の保護回路の共通ラインが、ゲートラインやデータラインと直交して設けられている。
なお、データラインと直交する保護回路の共通ラインや保護ライン、ゲートラインは薄膜トランジスタのゲート電極やゲートラインと同時にパターニングされたもの（ゲートメタル）である。また、ゲートラインと直交する保護回路の共通ラインや保護ライン、データラインは薄膜トランジスタのソース電極・ドレイン電極やデータラインと同時に、ゲートメタルを被覆したゲート絶縁膜上にパターニングされたもの（ドレインメタル）である。このため、ゲートラインとデータラインとの間、及びこれらと直交する保護回路の共通ラインや保護ラインとの間はゲート絶縁膜により絶縁されている。
ゲートメタル、ドレインメタルで形成された保護回路の共通ラインは交差部においてゲート絶縁膜を貫通するコンタクトホールにより導通され、環状に形成されている。また、保護素子や抵抗素子は薄膜トランジスタの形成と同時にゲートメタルまたはドレインメタルにより形成されている（例えば特許文献１参照）。
特開２００５−９３４５９号公報
ところで、液晶ディスプレイパネルの表示領域の外周部には、保護ラインや保護回路の共通ライン、保護素子や抵抗素子を設ける必要があるが、上述の通り、これらは何れもゲートメタルまたはドレインメタルにより形成されているので、これらを互いに絶縁するためには、同じメタルで形成された部分を平面視して互いに離間するように形成しなければならない。また、一般に、トランジスタアレイパネルの表示領域には補助容量を形成するための導電膜パターンが形成され、この導電膜パターンは表示領域の外周部において補助容量の共通ラインに接続される。この補助容量の共通ラインをゲートメタルやドレインメタルによって形成すると、表示領域の外周部がさらに広くなってしまう。
そこで、本発明は、上記のような課題を解決しようとしてなされたものであり、表示領域の外周部に保護ラインや保護回路の共通ラインと、保護素子や抵抗素子、及び補助容量の共通ラインを設けるのに必要なスペースを小さくすることができ、液晶表示パネルの狭額縁化を図ることができるトランジスタアレイパネルを提供することを目的とする。
以上の課題を解決するため、請求項１に記載の発明は、基板上の表示領域内において複数の画素電極がマトリクス状に配置されるとともに、複数のゲートラインと複数のデータラインとが互いに絶縁膜を挟んだ状態で直交するように配置され、前記複数のゲートラインと前記複数のデータラインとの各交差部において薄膜トランジスタが配置され、前記薄膜トランジスタのゲートが前記ゲートラインに接続され、前記薄膜トランジスタのドレインまたはソースの一方が前記データラインに接続され、他方が前記画素電極のいずれかと接続されたトランジスタアレイパネルにおいて、前記表示領域の外周部には、前記ゲートライン及び前記データラインと絶縁された状態で直交するように保護ラインが配置され、前記ゲートラインまたは前記データラインと前記保護ラインとは保護素子を介して接続され、前記表示領域内において、前記ゲートライン、前記データライン、前記画素電極と絶縁された導電膜パターンが形成され、前記導電膜パターンは前記各画素電極の一部と重なるように形成されて補助容量を形成するとともに、前記表示領域の外周部において前記保護素子及び前記保護ラインと絶縁された補助容量の共通ラインと接続されており、前記補助容量の共通ラインは前記保護素子または前記保護ラインと絶縁膜を介して重ねられていることを特徴とする。
請求項１に記載の発明によれば、表示領域の外周部において、補助容量の共通ラインが保護素子または保護ラインと絶縁膜を介して重ねられているので、表示領域の外周部に必要なスペースを小さくすることができる。
請求項２に記載の発明は、請求項１に記載のトランジスタアレイパネルにおいて、前記導電膜パターン及び前記補助容量の共通ラインは同一の導電膜をパターニングして形成されていることを特徴とする。
請求項２に記載の発明によれば、導電膜パターン及び補助容量の共通ラインが同一の導電膜をパターニングして形成されるので、トランジスタアレイパネルの製造工程を簡略化することができる。
本発明によれば、トランジスタアレイパネルの表示領域の外周部に必要なスペースを小さくすることができ、液晶表示パネルの狭額縁化を図ることができる。
図１はトランジスタアレイパネル１の構成要素の一部を回路記号で示した等価回路的な平面図である。トランジスタアレイパネル１の破線で囲まれた表示領域１００には、液晶表示素子１０１を構成する画素電極８がマトリクス状に配列されている。また、マトリクス状に形成された画素電極８の行に沿ってゲートライン２が、列に沿ってデータライン３が設けられており、ゲートライン２とデータライン３との交差部分に薄膜トランジスタ１０が設けられている。薄膜トランジスタ１０のゲート電極１１はゲートライン２と接続されており、ドレイン電極１６はデータライン３と接続されており、ソース電極１７は画素電極８と接続されている。
ゲートライン２は薄膜トランジスタのゲート電極１１に走査信号を供給する。データライン３は薄膜トランジスタ１０のドレイン電極１６にデータ信号を供給する。なお、ドレイン電極１６を画素電極８と接続し、ソース電極１７をデータラインと接続してもよい。
液晶表示素子１０１は、各画素電極８と共通電極１０３との間に液晶が封入された構造である。液晶表示素子１０１は、図１では表示領域１００内に２×２個だけ図示されているが、これは図面の明確化のためであり、実際には数百×数百個もしくはそれ以上の個数が配列されている。
なお、トランジスタアレイパネル１の画素電極８が設けられた側の面と、図示しない対向基板の共通電極１０３が設けられた側の面とが対向配置され、トランジスタアレイパネル１と対向基板とが矩形枠状のシール材を介して接合されて密封構造となる。この密封構造内に液晶が封入されることにより液晶表示パネルが形成される。
トランジスタアレイパネル１の表示領域１００の外周部には、保護ライン４，５と、薄膜トランジスタ２０，３０，４０、５０，６０，７０と、保護回路の共通ライン６と、補助容量の共通ライン７とが設けられている。
保護回路の共通ライン６は抵抗素子としての複数の薄膜トランジスタ５０，６０，７０を介して保護ライン４，５と接続されている。補助容量の共通ライン７の一部は表示領域１００の外周部に環状に形成されており、環状部分は保護素子としての薄膜トランジスタ２０，３０，４０の上に形成されている。なお、補助容量の共通ライン７はコンタクトホール７ａに充填された導体を介して保護回路の共通ライン６と導通している。また、保護回路の共通ライン６と補助容量の共通ライン７は、図示しない導通部材により対向基板の共通電極１０３と接続されている。
図２は表示領域１００の一部を示す透過平面図である。図２に示すように、表示領域１００には、行方向に配列された複数のゲートライン２と、列方向に配列された複数のデータライン３とが設けられ、ゲートライン２及びデータライン３の各交差部の付近に薄膜トランジスタ１０が設けられている。また、ゲートライン２及びデータライン３により区画された領域には、画素電極８が設けられている。
ゲートライン２と、薄膜トランジスタ１０のゲート電極１１とは一体に形成されている。また、データライン３と、薄膜トランジスタ１０のドレイン電極１６とは一体に形成されている。
図９（ｄ）は図２のIX−IX矢視断面図である。薄膜トランジスタ１０は、図９（ｄ）に示すように、ゲート電極１１、半導体薄膜１２、チャネル保護膜１３、オーミックコンタクト層１４，１５、ドレイン電極１６、及びソース電極１７からなる。
ゲート電極１１及びゲートライン２は絶縁性の透明基板５１上にパターニングされ、窒化シリコン等からなるゲート絶縁膜５２により被覆されている。
半導体薄膜１２はゲート電極１１と対応する位置のゲート絶縁膜５２上に形成されており、真性アモルファスシリコン層からなる。チャネル保護膜１３はゲート電極１１と対応する位置の半導体薄膜１２上に形成されており、窒化シリコン等の絶縁膜からなる。オーミックコンタクト層１４，１５は半導体薄膜１２及びチャネル保護膜１３の上に離れて形成されており、ｎ型またはｐ型のアモルファスシリコン層からなる。ドレイン電極１６及びソース電極１７はそれぞれオーミックコンタクト層１４，１５上に形成されており、金属層からなる。
データライン３は、真性アモルファスシリコン層３ａ、アモルファスシリコン層３ｂ、金属層３ｃの三層が順にゲート絶縁膜５２上に積層されてなる。なお、データライン３の真性アモルファスシリコン層３ａは薄膜トランジスタ１０の半導体薄膜１２と一体に形成され、アモルファスシリコン層３ｂはオーミックコンタクト層１４と一体に形成され、金属層３ｃはドレイン電極１６と一体に形成される。
薄膜トランジスタ１０及びデータライン３は、層間絶縁膜５３により被覆されている。
層間絶縁膜５３上には、ゲートライン２、データライン３、及び薄膜トランジスタ１０の上部を覆うように、キャパシタ層９が網目状に形成されている。キャパシタ層９はオーバーコート絶縁膜５４により被覆されている。
オーバーコート絶縁膜５４上には、キャパシタ層９の網目を塞ぐように画素電極８が設けられている。なお、図２、図９（ｄ）に示すように、画素電極８と薄膜トランジスタ１０のソース電極１７との重なり部分において、層間絶縁膜５３及びオーバーコート絶縁膜５４を貫通してコンタクトホール８ａが設けられている。コンタクトホール８ａ内には画素電極８と同様の素材からなる導体８ｂが画素電極８と一体に充填されており、この導体８ｂを介して画素電極８と薄膜トランジスタ１０のソース電極１７とが導通されている。
画素電極８及び導体８ｂは光透過性及び導電性を有する透明導電膜により形成される。このような透明導電膜としては、例えば、ＩＴＯ（Indium Tin Oxide；錫ドープ酸化インジウム）、ＩＺＯ（Indium Zinc Oxide；亜鉛ドープ酸化インジウム）、ＣＴＯ（Cadmium Tin Oxide；錫ドープ酸化カドミウム）等の酸化物半導体を用いた透明導電膜が挙げられる。
なお、図２に示すように、画素電極８の外周部はオーバーコート絶縁膜５４を挟んでキャパシタ層９の上に重ね合わせられている。この重なり部分が補助容量１０２として機能する。また、薄膜トランジスタ１０のソース電極１７と画素電極８との重なり部分において、コンタクトホール８ａが設けられる部分には、キャパシタ層９が形成されていない。このため、コンタクトホール８ａ内の導体８ｂとキャパシタ層９とは絶縁されている。
次に、表示領域１００の外周部について説明する。まず、表示領域１００の右側外周部について説明する。なお、表示領域１００の左側外周部については右側外周部と同様であるので省略する。
図３は表示領域１００の右側外周部（図１のＡ部）を示す透過平面図である。図３において、左側が表示領域１００、右側が表示領域外であり、表示領域１００の外周に沿って図３の上下方向に、保護ライン４及び補助容量の共通ライン７が設けられている。
図３において、ゲートライン２が表示領域１００内（図３の左側）から表示領域１００外（図３の右側）へ延在している。なお、ゲートライン２は保護ライン４や補助容量の共通ライン７よりも外側（図３の右側）において、図示しない引き回し配線を介して駆動回路に接続されている。
図４は図３のIV−IV矢視断面図であり、図５は図３のV−V矢視断面図である。ゲートライン２と交差する保護ライン４は、データライン３と同様に、真性アモルファスシリコン層４ａ、アモルファスシリコン層４ｂ、金属層４ｃの三層が順にゲート絶縁膜５２上に積層されてなる。保護ライン４はゲート絶縁膜５２によりゲートライン２と絶縁されている。
保護ライン４は図１に示すように、３個の薄膜トランジスタ５０，６０，７０を介して保護回路の共通ライン６と接続されている。保護回路の共通ライン６はゲートライン２と同時に透明基板５１上にパターニングされ、窒化シリコン等からなるゲート絶縁膜５２により被覆されている。
また、ゲートライン２と保護ライン４との交差部分には、ゲートライン２に生じた静電気を保護ライン４に逃がす保護素子として、２つの薄膜トランジスタ２０，３０が設けられている。
図４、図５に示すように、薄膜トランジスタ２０，３０は、ゲート電極２１，３１、半導体薄膜２２，３２、チャネル保護膜２３，３３、オーミックコンタクト層２４，２５，３４，３５、ドレイン電極２６，３６、及びソース電極２７，３７からなる。
薄膜トランジスタ２０，３０のゲート電極２１，３１はゲートライン２と同時に透明基板５１上にパターニングされ、窒化シリコン等からなるゲート絶縁膜５２により被覆されている。なお、薄膜トランジスタ２０のゲート電極２１はゲートライン２と一体に形成されるが、薄膜トランジスタ３０のゲート電極３１はゲートライン２から独立したフローティングゲートとなっている。
半導体薄膜２２，３２はゲート電極２１，３１と対応する位置のゲート絶縁膜５２上に形成されており、保護ライン４の真性アモルファスシリコン層４ａと一体に形成されている。チャネル保護膜２３，３３はゲート電極２１，３１と対応する位置の半導体薄膜２２，３２上に形成されており、窒化シリコン等の絶縁膜からなる。オーミックコンタクト層２４，２５，３４，３５は半導体薄膜２２，３２及びチャネル保護膜２３，３３の上に離れて形成されており、アモルファスシリコン層からなる。なお、オーミックコンタクト層２４，３４は保護ライン４のアモルファスシリコン層４ｂと一体に形成されている。ドレイン電極２６，３６、及びソース電極２７，３７はそれぞれオーミックコンタクト層２４，２５，３４，３５上に形成されており、金属層からなる。なお、ドレイン電極２６，３６は保護ライン４の金属層４ｃと一体に形成される。
薄膜トランジスタ２０，３０の半導体薄膜２２，３２、オーミックコンタクト層２５，３５、ソース電極２７，３７は保護ライン４と平行に設けられた接続配線５５により接続されている。接続配線５５は真性アモルファスシリコン層５５ａ、アモルファスシリコン層５５ｂ、金属層５５ｃの三層が順にゲート絶縁膜５２上に積層されてなり、真性アモルファスシリコン層５５ａは薄膜トランジスタ２０，３０の半導体薄膜２２，３２と一体に形成され、アモルファスシリコン層５５ｂはオーミックコンタクト層２５，３５と一体に形成され、金属層５５ｃはソース電極２７，３７と一体に形成される。
接続配線５５とゲートライン２との交差部分にはゲート絶縁膜５２を貫通するコンタクトホール５６が形成されており、コンタクトホール５６には金属層５５ｃと同じ導体５６ａが充填される。ゲートライン２と接続配線５５とは導体５６ａを介して導通している。
薄膜トランジスタ２０，３０、接続配線５５及び保護ライン４は、層間絶縁膜５３により被覆されている。
補助容量の共通ライン７は薄膜トランジスタ２０，３０と対応する位置の層間絶縁膜５３上に上下方向に形成される。補助容量の共通ライン７はキャパシタ層９と一体に形成され、オーバーコート絶縁膜５４により被覆されている。
次に、表示領域１００の下側外周部について説明する。なお、表示領域１００の上側外周部については下側外周部と同様であるので省略する。
図６は表示領域１００の下側外周部（図１のＢ部）を示す透過平面図である。図６において、上側が表示領域１００、下側が表示領域外であり、表示領域１００の外周に沿って図６の左右方向に、保護ライン５及び補助容量の共通ライン７が設けられている。
図６において、データライン３が表示領域１００内（図６の上側）から表示領域１００外（図６の下側）へ延在している。なお、データライン３は保護ライン５や補助容量の共通ライン７よりも外側（図６の下側）において、引き回し配線を介して駆動回路に接続されている。
データライン３と交差する保護ライン５はゲートライン２と同時に透明基板５１上にパターニングされ、窒化シリコン等からなるゲート絶縁膜５２により被覆されている。データライン３はゲート絶縁膜５２上に形成されるので、保護ライン５から絶縁されている。
保護ライン５は図１に示すように、２個の薄膜トランジスタ６０，７０を介して保護回路の共通ライン６と接続されている。
また、データライン３と保護ライン５との交差部分には、データライン３に生じた静電気を保護ライン５に逃がす保護素子として、薄膜トランジスタ４０が設けられている。
図７は図６のVII−VII矢視断面図である。薄膜トランジスタ４０は、図７に示すように、ゲート電極４１、半導体薄膜４２、チャネル保護膜４３、オーミックコンタクト層４４，４５、ドレイン電極４６、及びソース電極４７からなる。
薄膜トランジスタ４０のゲート電極４１はゲートライン２や保護ライン５と同時に透明基板５１上にパターニングされ、窒化シリコン等からなるゲート絶縁膜５２により被覆されている。なお、薄膜トランジスタ４０のゲート電極４１はゲートライン２や保護ライン５から独立したフローティングゲートとなっている。
半導体薄膜４２はゲート電極４１と対応する位置のゲート絶縁膜５２上に形成されており、データライン３の真性アモルファスシリコン層３ａと一体に形成されている。チャネル保護膜４３はゲート電極４１と対応する位置の半導体薄膜４２上に形成されており、窒化シリコン等の絶縁膜からなる。オーミックコンタクト層４４，４５は半導体薄膜４２及びチャネル保護膜４３の上に離れて形成されており、アモルファスシリコン層からなる。なお、オーミックコンタクト層４４はデータライン３のアモルファスシリコン層３ｂと一体に形成されている。ドレイン電極４６及びソース電極４７はそれぞれオーミックコンタクト層４４，４５上に形成されており、金属層からなる。なお、ドレイン電極４６はデータライン３の金属層３ｃと一体に形成される。
なお、薄膜トランジスタ４０の半導体薄膜４２、オーミックコンタクト層４４，４５、ソース電極４７はデータライン３と平行に設けられた接続配線５７と接続されている。接続配線５７は真性アモルファスシリコン層５７ａ、アモルファスシリコン層５７ｂ、金属層５７ｃの三層が順にゲート絶縁膜５２上に積層されてなり、真性アモルファスシリコン層５７ａは薄膜トランジスタ４０の半導体薄膜４２と一体に形成され、アモルファスシリコン層５７ｂはオーミックコンタクト層４５と一体に形成され、金属層５７ｃはソース電極４７と一体に形成される。
接続配線５７と保護ライン５との交差部分にはゲート絶縁膜５２を貫通するコンタクトホール５８が形成されており、コンタクトホール５８には金属層５７ｃと同じ導体５８ａが充填される。保護ライン５と接続配線５７とは導体５８ａを介して導通している。
薄膜トランジスタ４０、接続配線５７及びデータライン３は、層間絶縁膜５３により被覆されている。
補助容量の共通ライン７は薄膜トランジスタ４０と対応する位置の層間絶縁膜５３上に左右方向に形成される。補助容量の共通ライン７はキャパシタ層９と一体に形成され、オーバーコート絶縁膜５４により被覆されている。
次に、トランジスタアレイパネル１の形成方法について図８、図９を用いて説明する。
まず、気相成長法（スパッタリング法、ＣＶＤ法、ＰＶＤ法等）によって透明基板５１にゲート膜をべた一面に成膜し、フォトリソグラフィー法及びエッチング法によってゲート膜をパターニングする。これにより、複数のゲートライン２、複数の薄膜トランジスタ１０，２０，３０，４０，５０，６０，７０のゲート電極、保護ライン５、保護回路の共通ライン６を同時に形成する（図８（ａ））。
次に、気相成長法によって透明基板５１上にゲート絶縁膜５２をべた一面に成膜し、ゲート絶縁膜５２により複数のゲートライン２、複数の薄膜トランジスタ１０，２０，３０，４０，５０，６０，７０のゲート電極、保護ライン５、保護回路の共通ライン６を被覆する。次いで、ゲート絶縁膜５２上に真性アモルファスシリコン層６１及び保護絶縁膜６２をべた一面に成膜する（図８（ｂ））。
次に、保護絶縁膜６２に対してフォトリソグラフィー法、エッチング法を順に行うことによって、複数の薄膜トランジスタ１０，２０，３０，４０，５０，６０，７０のチャネル保護膜を形成する（図８（ｃ））。
次に、気相成長法によってゲート絶縁膜５２上にべた一面のアモルファスシリコン層６３を成膜する（図８（ｄ））。次に、接続配線５５とゲートライン２との交差部分、及び、接続配線５７と保護ライン５との交差部分に対応する位置に、ゲート絶縁膜５２、真性アモルファスシリコン層６１、及びアモルファスシリコン層６３を貫通するコンタクトホール５６，５８を形成する。次に、気相成長法によってアモルファスシリコン層上にべた一面の金属層６４を形成する（図８（ｄ））。これにより、コンタクトホール５６，５８に導体５６ａ，５８ａが充填される。
次に、真性アモルファスシリコン層、アモルファスシリコン層、金属層に対してフォトリソグラフィー法、エッチング法を順に行うことによって、複数の薄膜トランジスタ１０，２０，３０，４０，５０，６０，７０の半導体薄膜、オーミックコンタクト層、ドレイン電極、ソース電極、データライン３、保護ライン４、接続配線５５，５７を形成する（図８（ｅ））。
次に、気相成長法によって層間絶縁膜５３をべた一面に成膜し、層間絶縁膜５３により複数のデータライン３、複数の薄膜トランジスタ１０，２０，３０，４０，５０，６０，７０、接続配線５５，５７、及び保護ライン４を被覆する（図９（ａ））。
次に、ゲート絶縁膜５２、層間絶縁膜５３を貫通するコンタクトホール７ａを形成する。次に、気相成長法、フォトリソグラフィー法、エッチング法を順に行うことによって、コンタクトホール７ａに導体を充填するとともに、キャパシタ層９、補助容量の共通ライン７を形成する（図９（ｂ））。
次に、気相成長法によってオーバーコート絶縁膜５４をべた一面に成膜し、オーバーコート絶縁膜５４によりキャパシタ層９、補助容量の共通ライン７を被覆する。
次に、層間絶縁膜５３及びオーバーコート絶縁膜５４のうち各薄膜トランジスタのソース電極に重なる部分にコンタクトホール８ａを形成する（図９（ｃ））。
次に、気相成長法によってオーバーコート絶縁膜５４上に透明導電膜をべた一面に成膜する。すると、コンタクトホール８ａに導体８ｂが充填される。その後フォトリソグラフィー法及びエッチング法によって画素電極８をパターニングする。以上により、トランジスタアレイパネル１が完成する（図９（ｄ））。
製造したトランジスタアレイパネル１に配向膜を形成し、トランジスタアレイパネル１と対向基板を対向させ、トランジスタアレイパネル１と対向基板との間に液晶を挟んで、液晶をシールにより封止すれば、液晶ディスプレイパネルが出来上がる。
上記のトランジスタアレイパネル１では、補助容量の共通ライン７を薄膜トランジスタ１０，２０，３０，４０，５０，６０，７０や、ゲートライン２、データライン３、保護ライン４，５と別の層に形成するため、保護素子（薄膜トランジスタ２０，３０，４０）と補助容量の共通ライン７とを重ねて配置することができる。したがって、保護素子や抵抗素子と、保護ラインや保護回路の共通ライン、及び補助容量の共通ラインを並べて配置していた従来のトランジスタアレイパネルと比較して、表示領域１００の外周部の幅を狭くすることができる。
なお、以上の実施形態においては、保護素子と補助容量の共通ライン７とを重ね合わせたが、本発明はこれに限らず、保護ライン４，５と補助容量の共通ライン７とを重ね合わせてもよい。また、補助容量の共通ライン７を幅広にして保護素子及び保護ライン４，５の両方と重ね合わせてもよい。
また、保護素子として薄膜トランジスタ、あるいはゲート電極が独立したフローティングゲート型の薄膜トランジスタを用いたが、本発明はこれに限らず、例えばゲート電極がないＳＣＬＣ（Space Charge Limited Current；空間電荷制限電流）素子を用いてもよい。
なお、表示領域１００においてキャパシタ層９がゲートライン２、データライン３及び画素電極８と絶縁されていて、表示領域１００の外周部において保護ライン４，５がゲートライン２及びデータライン３と絶縁されていて、補助容量の共通ライン７が薄膜トランジスタ２０，３０，４０を含む保護素子及び保護ライン４，５と絶縁されていればよく、これらの積層順序を変えた場合にも、上記実施形態と同様に液晶表示パネルの狭額縁化を図ることができる。
トランジスタアレイパネル１の等価回路的な平面図である。 表示領域１００の一部を示す透過平面図である。 図１のＡ部を示す透過平面図である。 図３のIV−IV矢視断面図である。 図３のV−V矢視断面図である。 図１のＢ部を示す透過平面図である。 図６のVII−VII矢視断面図である。 （ａ）〜（ｅ）はトランジスタアレイパネルの製造方法を示す断面図である。 （ａ）〜（ｄ）はトランジスタアレイパネルの製造方法を示す断面図である。
符号の説明
１ トランジスタアレイパネル
２ ゲートライン
３ データライン
４，５ 保護ライン
６ 保護回路の共通ライン
７ 補助容量の共通ライン
８ 画素電極
９ キャパシタ層（導電膜パターン）
２０，３０，４０ 薄膜トランジスタ（保護素子）
５２，５３，５４ 絶縁膜
１００ 表示領域

Claims (2)

  1. 基板上の表示領域内において複数の画素電極がマトリクス状に配置されるとともに、複数のゲートラインと複数のデータラインとが互いに絶縁膜を挟んだ状態で直交するように配置され、
    前記複数のゲートラインと前記複数のデータラインとの各交差部において薄膜トランジスタが配置され、
    前記薄膜トランジスタのゲートが前記ゲートラインに接続され、前記薄膜トランジスタのドレインまたはソースの一方が前記データラインに接続され、他方が前記画素電極のいずれかと接続されたトランジスタアレイパネルにおいて、
    前記表示領域の外周部には、前記ゲートライン及び前記データラインと絶縁された状態で直交するように保護ラインが配置され、前記ゲートラインまたは前記データラインと前記保護ラインとは保護素子を介して接続され、
    前記表示領域内において、前記ゲートライン、前記データライン、前記画素電極と絶縁された導電膜パターンが形成され、
    前記導電膜パターンは前記各画素電極の一部と重なるように形成されて補助容量を形成するとともに、前記表示領域の外周部において前記保護素子及び前記保護ラインと絶縁された補助容量の共通ラインと接続されており、
    前記補助容量の共通ラインは前記保護素子または前記保護ラインと絶縁膜を介して重ねられていることを特徴とするトランジスタアレイパネル。
  2. 前記導電膜パターン及び前記補助容量の共通ラインは同一の導電膜をパターニングして形成されていることを特徴とする請求項１に記載のトランジスタアレイパネル。
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