KR20070014072A - 트랜지스터 어레이 패널 - Google Patents

트랜지스터 어레이 패널 Download PDF

Info

Publication number
KR20070014072A
KR20070014072A KR1020060070167A KR20060070167A KR20070014072A KR 20070014072 A KR20070014072 A KR 20070014072A KR 1020060070167 A KR1020060070167 A KR 1020060070167A KR 20060070167 A KR20060070167 A KR 20060070167A KR 20070014072 A KR20070014072 A KR 20070014072A
Authority
KR
South Korea
Prior art keywords
thin film
conductive
lines
substrate
conductive lines
Prior art date
Application number
KR1020060070167A
Other languages
English (en)
Other versions
KR100821794B1 (ko
Inventor
야요이 나카무라
Original Assignee
가시오게산키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가시오게산키 가부시키가이샤 filed Critical 가시오게산키 가부시키가이샤
Publication of KR20070014072A publication Critical patent/KR20070014072A/ko
Application granted granted Critical
Publication of KR100821794B1 publication Critical patent/KR100821794B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/50—Protective arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)

Abstract

기판과, 기판상에 서로 직교하도록 배치된 복수의 제 1 도전선 및 복수의 제 2 도전선과, 복수의 제 1 도전선과 복수의 제 2 도전선의 사이에 개재하는 절연막과, 기판상에 있어서의 복수의 제 1 도전선과 복수의 제 2 도전선의 교차 부분에 각각 형성된 제 1 스위칭소자와, 각 제 1 스위칭소자와 각각 접속된 복수의 표시전극과, 복수의 제 1 도전선, 복수의 제 2 도전선 및 복수의 표시전극과 절연되는 동시에 각 표시전극과 겹치도록 형성되고, 각 표시전극과의 사이에서 보조용량을 형성하는 적어도 하나의 도전막패턴과, 기판상에 있어서의 복수의 제 1 스위칭소자 및 복수의 표시전극이 형성된 표시영역의 외주부에 배치된 각 제 1 도전선 및 각 제 2 도전선과 접속된 보호회로와, 보호회로와 절연되고 또한 적어도 하나의 도전막패턴에 접속되며, 표시영역의 외주부에 있어서 보호회로와 절연되는 동시에 겹치도록 형성된 제 1 공통선을 포함하는 트랜지스터 어레이 패널을 제공한다.
표시영역, 절연막, 보조용량, 콘택트홀, 도전막

Description

트랜지스터 어레이 패널{TRANSISTOR ARRAY PANEL}
도 1은 트랜지스터 어레이 패널(1)의 등가회로 및 접속구조를 간이적으로 나타낸 평면도,
도 2는 표시영역(100)의 일부를 나타내는 투과 평면도,
도 3은 도 1의 A부를 나타내는 투과 평면도,
도 4는 도 3의 Ⅳ－Ⅳ 화살표 단면도,
도 5는 도 3의 Ⅴ－Ⅴ 화살표 단면도,
도 6은 도 1의 B부를 나타내는 투과 평면도,
도 7은 도 6의 Ⅶ－Ⅶ 화살표 단면도,
도 8a는 트랜지스터 어레이 패널의 제조방법을 나타내는 단면도,
도 8b는 도 8a에 나타내는 트랜지스터 어레이 패널의 제조방법의 후단에 있어서의 방법을 나타내는 단면도,
도 8c는 도 8b에 나타내는 트랜지스터 어레이 패널의 제조방법의 후단에 있어서의 방법을 나타내는 단면도,
도 8d는 도 8c에 나타내는 트랜지스터 어레이 패널의 제조방법의 후단에 있어서의 방법을 나타내는 단면도,
도 8e는 도 8d에 나타내는 트랜지스터 어레이 패널의 제조방법의 후단에 있 어서의 방법을 나타내는 단면도,
도 8f는 도 8e에 나타내는 트랜지스터 어레이 패널의 제조방법의 후단에 있어서의 방법을 나타내는 단면도,
도 8g는 도 8f에 나타내는 트랜지스터 어레이 패널의 제조방법의 후단에 있어서의 방법을 나타내는 단면도,
도 8h는 도 8g에 나타내는 트랜지스터 어레이 패널의 제조방법의 후단에 있어서의 방법을 나타내는 단면도,
도 8i는 도 8h에 나타내는 트랜지스터 어레이 패널의 제조방법의 후단에 있어서의 방법을 나타내는 단면도,
도 8j는 도 8i에 나타내는 트랜지스터 어레이 패널의 제조방법의 후단에 있어서의 방법을 나타내는 단면도.
본 발명은 트랜지스터 어레이 패널, 액정 디스플레이 패널 및 액정 디스플레이 패널의 제조방법에 관한 것이다.
액티브 매트릭스 구동방식의 액정 디스플레이 패널은 박막 트랜지스터, 화소전극 등이 유리 등의 투광성을 갖는 기판상에 매트릭스형상으로 패터닝된 트랜지스터 어레이 패널과, 대향 전극 등 전면에 빈틈없이 형성된 대향기판을 대향시켜, 트랜지스터 어레이 패널과 대향기판의 사이에 액정을 협지한 구조로 되어 있다.
종래의 트랜지스터 어레이 패널은 행방향으로 배열된 복수의 게이트라인과, 열방향으로 배열된 복수의 데이터라인을 구비하고, 이들 게이트라인 및 데이터라인의 각 교차부에 박막 트랜지스터, 화소전극이 형성되어 있다. 복수의 박막 트랜지스터 및 화소전극이 매트릭스형상으로 배열되어 있는 영역이 표시영역으로 된다.
게이트라인은 표시영역의 좌측 또는 우측에 있어 둘러침배선과 접속되고, 둘러침배선을 통하여 구동회로에 접속되어 있다. 또, 데이터라인은 표시영역의 상측 또는 하측에 있어서 둘러침배선과 접속되며, 둘러침배선을 통하여 구동회로에 접속되어 있다.
또, 화소전극이 배열되는 표시영역의 외주부(바깥둘레부)에는 게이트라인이나 데이터라인을 정전기로부터 보호하기 위해 게이트라인이나 데이터라인에 보호소자를 통하여 접속된 보호라인이나, 보호라인에 저항소자를 통하여 접속된 환형상의 보호회로의 공통라인이, 게이트라인이나 데이터라인과 직교하여 설치되어 있다.
또한, 데이터라인과 직교하는 보호회로의 공통라인이나 보호라인, 게이트라인은 모두 전면에 빈틈없이 형성된 하나의 도전막(게이트 메탈)을, 박막 트랜지스터의 게이트전극이나 게이트라인과 동시에 패터닝한 것이다. 또, 게이트라인과 직교하는 보호회로의 공통라인이나 보호라인, 데이터라인은 모두 전면에 빈틈없이 형성된 다른 도전막(드레인 메탈)을, 박막 트랜지스터의 소스전극·드레인전극이나 데이터라인과 동시에, 게이트 메탈을 피복한 게이트절연막상에 패터닝된 것이다. 이 때문에, 게이트라인과 데이터라인의 사이, 및 이들과 직교하는 보호회로의 공통라인이나 보호라인의 사이는 게이트절연막에 의해 절연되어 있다.
게이트 메탈, 드레인 메탈로 형성된 보호회로의 공통라인은 교차부에 있어 게이트절연막을 관통하는 콘택트홀에 의해 도통되며, 환형상으로 형성되어 있다. 또, 보호소자나 저항소자는 박막 트랜지스터의 형성과 동시에 게이트 메탈 또는 드레인 메탈에 의해 형성되어 있다(예를 들면 특허 문헌 1 참조).
[특허 문헌 1] 일본국 특허공개공보 제2005－93459호
그런데, 액정 디스플레이 패널의 표시영역의 외주부에는 보호라인이나 보호회로의 공통라인, 보호소자나 저항소자를 설치할 필요가 있지만, 상술한 바와 같이, 이들은 모두 게이트 메탈 또는 드레인 메탈에 의해 형성되어 있으므로, 이들을 서로 절연하기 위해서는 동일한 도전막으로 형성된 부분끼리를 서로 이간하도록 형성하지 않으면 안 된다. 또, 일반적으로, 트랜지스터 어레이 패널의 표시영역에는 보조용량을 형성하기 위한 도전막패턴이 형성되고, 이 도전막패턴은 표시영역의 외주부에 있어서 보조용량의 공통라인에 접속된다. 이 보조용량의 공통라인을 게이트 메탈이나 드레인 메탈에 의해서 형성하면, 이들을 서로 절연하기 위해서는 하나의 평면내에 있어서 서로 이간해서 형성할 수 밖에 없기 때문에, 표시영역의 외주부가 더욱 넓어져 버린다.
그래서, 본 발명은 상기와 같은 과제를 해결하고자 이루어진 것으로서, 표시영역의 외주부에 보호라인이나 보호회로의 공통라인과, 보호소자나 저항소자, 및 보조용량의 공통라인을 설치하는데 필요한 스페이스를 작게 할 수 있고, 액정 디스플레이 패널의 협프레임화를 도모할 수 있는 트랜지스터 어레이 패널, 액정 디스플 레이 패널 및 액정 디스플레이 패널의 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 상기 상황에 감안해서 이루어진 것으로서, 본 발명에 따르면, 기판과, 상기 기판상에 서로 직교하도록 배치된 복수의 제 1 도전선 및 복수의 제 2 도전선과, 상기 복수의 제 1 도전선과 상기 복수의 제 2 도전선의 사이에 개재하는 절연막과, 상기 기판상에 있어서의 상기 복수의 제 1 도전선과 상기 복수의 제 2 도전선의 교차부분에 각각 형성된 제 1 스위칭소자와, 상기 각 제 1 스위칭소자와 각각 접속된 복수의 표시전극과, 상기 복수의 제 1 도전선, 상기 복수의 제 2 도전선 및 상기 복수의 표시전극과 절연되는 동시에 상기 각 표시전극과 겹치도록 형성되며, 상기 각 표시전극과의 사이에서 보조용량을 형성하는 적어도 하나의 도전막패턴과, 상기 기판상에 있어서의 상기 복수의 제 1 스위칭소자 및 상기 복수의 표시전극이 형성된 표시영역의 외주부에 배치된 상기 각 제 1 도전선 및 상기 각 제 2 도전선과 접속된 보호회로와, 상기 보호회로와 절연되고 또한 상기 적어도 하나의 도전막패턴에 접속되며, 상기 표시영역의 외주부에 있어서 상기 보호회로와 절연되는 동시에 겹치도록 형성된 제 1 공통선을 포함하는 트랜지스터 어레이 패널이 제공된다.
또, 본 발명에 따르면, 하나의 기판과, 상기 하나의 기판상에 서로 직교하도록 배치된 복수의 게이트라인과 복수의 데이터라인과, 상기 복수의 게이트라인과 상기 복수의 데이터라인의 사이에 개재하는 절연막과, 상기 하나의 기판상에 있어서의 상기 복수의 게이트라인과 상기 복수의 데이터라인의 교차부분에 각각 형성된 제 1 박막 트랜지스터와, 상기 각 제 1 박막 트랜지스터와 각각 접속된 복수의 화 소전극과, 상기 복수의 게이트라인, 상기 복수의 데이터라인 및 상기 복수의 화소전극과 절연되는 동시에 상기 각 화소전극과 겹치도록 형성되고, 상기 각 화소전극과의 사이에서 보조용량을 형성하는 적어도 하나의 도전막패턴과, 상기 하나의 기판상에 있어서의 상기 복수의 제 1 박막 트랜지스터 및 상기 복수의 화소전극이 형성된 표시영역의 외주부에 배치된 상기 각 게이트라인 및 상기 각 데이터라인과 접속된 보호회로와, 상기 보호회로와 절연되고 또한 상기 적어도 하나의 도전막패턴이 접속되며, 상기 표시영역의 외주부에 있어서 상기 보호회로와 절연되는 동시에 겹치도록 형성된 제 1 공통선을 포함하는 트랜지스터 어레이 패널과; 다른 기판과, 상기 다른 기판상의 전면에 빈틈없이 형성된 전극을 포함하는 대향기판과; 대향 배치된 상기 트랜지스터 어레이 패널과 상기 대향기판을 접합하는 동시에 상기 트랜지스터 어레이 패널과 상기 대향기판에 의해서 밀봉 구조를 구성하는 직사각형 프레임형상의 시일재와, 상기 밀봉 구조내에 봉입된 액정을 포함하고; 상기 각 제 1 박막 트랜지스터의 게이트전극이 각각 상기 복수의 게이트라인 중 하나에 접속되고, 상기 각 제 1 박막 트랜지스터의 드레인전극 또는 소스전극 중 한쪽이 상기 복수의 화소전극 중 하나에 접속되며, 상기 드레인전극 또는 상기소스 전극 중 상기 화소전극에 접속되지 않는 다른쪽이 각각 상기 복수의 데이터라인 중 하나에 접속되는 액정 디스플레이 패널이 제공된다.
또, 본 발명에 따르면, 하나의 기판을 준비하는 공정과, 상기 하나의 기판상에 복수의 제 1 도전선과 복수의 제 2 도전선이 절연막을 사이에 두고 서로 직교하도록 형성하는 공정과, 상기 하나의 기판상에 있어서의 상기 복수의 제 1 도전선과 상기 복수의 제 2 도전선의 교차부분에 각각 제 1 스위칭소자를 형성하는 동시에, 상기 각 제 1 스위칭소자와 각각 접속된 복수의 표시전극을 형성하는 공정과, 상기 복수의 제 1 도전선, 상기 복수의 제 2 도전선 및 상기 복수의 표시전극과 절연되는 동시에 상기 각 표시전극과 겹쳐지고, 상기 각 표시전극과의 사이에서 보조용량을 형성하는 적어도 하나의 도전막패턴을 형성하는 공정과, 상기 하나의 기판상에 있어서의 상기 복수의 제 1 스위칭소자 및 상기 복수의 표시전극이 형성된 표시영역의 외주부에, 상기 각 제 1 도전선 및 상기 각 제 2 도전선과 접속된 보호회로를 형성하는 공정과, 상기 보호회로와 절연되고 또한 상기 적어도 하나의 도전막패턴이 접속된 제 1 공통선을, 상기 표시영역의 외주부에 있어서 상기 보호회로와 절연되는 동시에 겹치도록 형성하는 공정과, 다른 기판을 준비하는 공정과, 상기 다른 기판상의 전면에 빈틈없이 전극을 형성하는 공정과, 상기 하나의 기판과 상기 다른 기판을 대향 배치하는 공정과, 상기 하나의 기판과 상기 다른 기판을 시일재를 통해서 접합하여 상기 하나의 기판, 상기 다른 기판 및 상기 시일재에 의해서 밀봉 구조를 구성하는 공정과, 상기 밀봉 구조내에 액정을 봉입하는 공정을 포함하는 액정 디스플레이 패널의 제조방법이 제공된다.
도 1은 트랜지스터 어레이 패널(1)의 구성요소를 일부 회로 기호로 나타낸 등가회로도를 포함하는 각 구성요소의 접속 구조를 간이적으로 나타낸 평면도이다. 트랜지스터 어레이 패널(1)의 파선으로 둘러싸인 표시영역(100)에는 화소전극(표시전극)(8)이 매트릭스형상으로 배열되어 있다. 또, 매트릭스형상으로 형성된 화소전 극(8)의 행을 따라서 게이트라인(제 1 도전선)(2)이, 열을 따라서 데이터라인(제 2 도전선)(3)이 설치되어 있고, 게이트라인(2)과 데이터라인(3)의 교차부분에 박막 트랜지스터(제 1 스위칭소자, 제 1 박막 트랜지스터)(10)가 설치되어 있다. 박막 트랜지스터(10)의 게이트전극(11)은 게이트라인(2)과 접속되어 있으며, 드레인전극(16)은 데이터라인(3)과 접속되어 있고, 소스전극(17)은 화소전극(8)과 접속되어 있다.
게이트라인(2)은 박막 트랜지스터의 게이트 전극(11)에 주사신호를 공급한다. 데이터라인(3)은 박막 트랜지스터(10)의 드레인 전극(16)에 데이터신호를 공급한다. 또한, 드레인전극(16)을 화소전극(8)과 접속하고, 소스전극(17)을 데이터라인과 접속해도 좋다.
도 1에서는 표시영역(100)내에 화소전극(8)이 2행 2열분만 도시되어 있지만, 이것은 도면의 명확화를 위함으로써, 실제로는 수백행 수백열분, 혹은 그 이상의 개수가 배열되어 있다.
또, 트랜지스터 어레이 패널(1)의 화소전극(8)이 설치된 측의 면과, 도시하지 않는 대향기판의 공통전극(103)이 설치된 측의 면이 대향 배치되고, 트랜지스터 어레이 패널(1)과 대향기판이 직사각형 프레임형상의 시일재를 통해서 접합되어 밀봉구조로 된다. 이 밀봉구조내에 액정이 봉입되는 것에 의해 액정 디스플레이 패널이 형성된다.
트랜지스터 어레이 패널(1)의 표시영역(100)의 외주부에는 보호라인(보호선)(4, 5), 박막 트랜지스터(20, 30, 40, 50, 60, 70) 및 보호회로의 공통라인(제 2 공통선)(6)을 포함하는 보호회로와, 보조용량의 공통라인(제 1 공통선)(7)이 설치되어 있다.
보호회로의 공통라인(6)은 비선형 저항 특성 또는 고저항 특성을 갖는 저항소자로서의 복수의 박막 트랜지스터(저항소자)(50, 60, 70)를 통해서 보호라인(4, 5)과 접속되어 있다. 보조용량의 공통라인(7)의 일부는 표시영역(100)의 외주부에 환형상으로 형성되어 있으며, 환형상부분은 보호소자로서의 박막 트랜지스터(보호소자, 제 2 박막 트랜지스터)(20, 30, 40)의 위에 형성되어 있다. 또, 보조용량의 공통라인(7)은 콘택트홀(7a)에 충전(充塡)된 도체를 통해서 보호회로의 공통라인(6)과 도통하고 있다. 또, 보호회로의 공통라인(6)과 보조용량의 공통라인(7)은 도시하지 않은 도통부재에 의해 대향기판의 공통전극(103)과 접속되어 있다.
도 2는 표시영역(100)의 일부를 나타내는 투과 평면도이다. 도 2에 나타내는 바와 같이, 표시영역(100)에는 행방향으로 배열된 복수의 게이트라인(2)과, 열방향으로 배열된 복수의 데이터라인(3)이 설치되고, 게이트라인(2) 및 데이터라인(3)의 각 교차부의 부근에 박막 트랜지스터(10)가 설치되어 있다. 또, 게이트라인(2) 및 데이터라인(3)에 의해 구획된 영역에는 화소전극(8)이 설치되어 있다.
게이트라인(2)과 박막 트랜지스터(10)의 게이트전극(11)은 일체로 형성되어 있다. 또, 데이터라인(3)과 박막 트랜지스터(10)의 드레인전극(16)은 일체로 형성되어 있다.
도 8i는 도 2의 Ⅸ－Ⅸ 화살표 단면도이다. 박막 트랜지스터(10)는 도 8i에 나타내는 바와 같이, 게이트전극(11), 반도체박막(12), 채널보호막(13), 옴콘택트 층(14, 15), 드레인전극(16) 및 소스전극(17)으로 이루어진다.
게이트전극(11) 및 게이트라인(2)은 절연성의 투명기판(51)상에 패터닝되고, 질화실리콘 등으로 이루어지는 게이트절연막(절연막)(52)에 의해 피복되어 있다.
반도체박막(12)은 게이트전극(11)과 대응하는 위치의 게이트절연막(52)상에 형성되어 있으며, 진성 아몰퍼스(비정질) 실리콘층으로 이루어진다. 채널보호막(13)은 게이트전극(11)과 대응하는 위치의 반도체박막(12)상에 형성되어 있고, 질화실리콘 등의 절연막으로 이루어진다. 옴콘택트층(14, 15)은 반도체박막(12) 및 채널보호막(13)의 위에 떨어져서 형성되어 있으며, n형 또는 p형의 아몰퍼스 실리콘층으로 이루어진다. 드레인전극(16) 및 소스전극(17)은 각각 옴콘택트층(14, 15)상에 형성되어 있으며, 금속층으로 이루어진다.
데이터라인(3)은 진성 아몰퍼스 실리콘층(제 1 반도체층)(3a), 아몰퍼스 실리콘층(3b), 금속층(3c)의 3개의 층이 차례로 게이트절연막(52)상에 적층되어 이루어진다. 또, 데이터라인(3)의 진성 아몰퍼스 실리콘층(3a)은 박막 트랜지스터(10)의 반도체박막(12)과 일체로 형성되고, 아몰퍼스 실리콘층(3b)은 옴콘택트층(14)과 일체로 형성되며, 금속층(3c)은 드레인전극(16)과 일체로 형성된다.
박막 트랜지스터(10) 및 데이터라인(3)은 층간절연막(53)에 의해 피복되어 있다.
층간절연막(53)상에는 게이트라인(2), 데이터라인(3) 및 박막 트랜지스터(10)의 상부를 덮도록, 캐패시터층(9)이 그물코형상으로 형성되어 있다. 캐패시터층(9)은 오버코트절연막(54)에 의해 피복되어 있다.
오버코트절연막(54)상에는 캐패시터층(9)의 그물코를 막도록 화소전극(8)이 설치되어 있다. 또, 도 2, 도 8i에 나타내는 바와 같이, 화소전극(8)과 박막 트랜지스터(10)의 소스전극(17)의 중첩부분에 있어서, 층간절연막(53)및 오버코트절연막(54)을 관통해서 콘택트홀(8a)이 설치되어 있다. 콘택트홀(8a)내에는 화소전극(8)과 마찬가지의 소재로 이루어지는 도체(8b)가 화소전극(8)과 일체로 충전되어 있으며, 이 도체(8b)를 통해서 화소전극(8)과 박막 트랜지스터(10)의 소스전극(17)이 도통되어 있다.
화소전극(8) 및 도체(8b)는 광투과성 및 도전성을 갖는 투명도전막에 의해 형성된다. 이러한 투명도전막으로서는 예를 들면, ITO(Indium Tin Oxide； 주석 도프 산화 인듐), IZO(Indium Zinc Oxide； 아연 도프 산화 인듐), CTO(Cadmium Tin Oxide； 주석 도프 산화 카드뮴) 등의 산화물 반도체를 이용한 투명도전막을 들 수 있다.
또, 도 2에 나타내는 바와 같이, 화소전극(8)의 외주부는 오버코트절연막(54)을 사이에 두고 캐패시터층(9)의 위에 겹쳐져 있다. 이 겹침부분이 보조용량(102)으로서 기능한다. 또, 박막 트랜지스터(10)의 소스전극(17)과 화소전극(8)의 겹침부분에 있어서 콘택트홀(8a)이 설치되는 부분에는 캐패시터층(9)이 형성되어 있지 않다. 이 때문에, 콘택트홀(8a)내의 도체(8b)와 캐패시터층(9)은 절연되어 있다.
다음에, 표시영역(100)의 외주부에 대해서 설명한다. 우선, 표시영역(100)의 우측 외주부에 대해서 설명한다. 또, 표시영역(100)의 좌측 외주부에 대해서는 우 측 외주부와 마찬가지이므로 생략한다.
도 3은 표시영역(100)의 우측 외주부(도 1의 A부)를 나타내는 투과 평면도이다. 도 3에 있어서, 좌측이 표시영역(100), 우측이 표시영역외이며, 표시영역(100)의 외주를 따라서 도 3의 상하 방향에 보호라인(4) 및 보조용량의 공통라인(7)이 설치되어 있다.
도 3에 있어서, 게이트라인(2)이 표시영역(100)내(도 3의 좌측)로부터 표시영역(100)외(도 3의 우측)로 연장되어 있다. 또, 게이트라인(2)은 보호라인(4)이나 보조용량의 공통라인(7)보다도 외측(도 3의 우측)에 있어서 도시하지 않은 둘러침배선을 통하여 구동회로에 접속되어 있다.
도 4는 도 3의 Ⅳ－Ⅳ 화살표 단면도이며, 도 5는 도 3의 Ⅴ－Ⅴ 화살표 단면도이다. 게이트라인(2)과 교차하는 보호라인(4)은 데이터라인(3)과 마찬가지로, 진성 아몰퍼스 실리콘층(4a), 아몰퍼스 실리콘층(4b), 금속층(4c)의 3개의 층이 차례로 게이트절연막(52)상에 적층되어 이루어진다. 보호라인(4)은 게이트절연막(52)에 의해 게이트라인(2)과 절연되어 있다.
보호라인(4)은 도 1에 나타내는 바와 같이, 3개의 박막 트랜지스터(50, 60, 70)를 통해서 보호회로의 공통라인(6)과 접속되어 있다. 보호회로의 공통라인(6)은 게이트라인(2)과 동시에 투명 기판(51)상에 패터닝되며, 질화실리콘 등으로 이루어지는 게이트절연막(52)에 의해 피복되어 있다.
또, 게이트라인(2)과 보호라인(4)의 교차부분에는 게이트라인(2)에 생긴 정전기를 보호라인(4)으로 해방하는 보호소자로서, 2개의 박막 트랜지스터(20, 30)가 설치되어 있다.
도 4 및 도 5에 나타내는 바와 같이, 박막 트랜지스터(20, 30)는 게이트전극 (21, 31), 반도체박막(22, 32), 채널보호막(23, 33), 옴콘택트층(24, 25, 34, 35), 드레인전극(26, 36) 및 소스전극(27, 37)으로 이루어진다.
박막 트랜지스터(20, 30)의 게이트전극(21, 31)은 게이트라인(2)과 동시에 투명기판(51)상에 패터닝되고, 질화실리콘 등으로 이루어지는 게이트절연막(52)에 의해 피복되어 있다. 또, 박막 트랜지스터(20)의 게이트전극(21)은 게이트라인(2)과 일체로 형성되지만, 박막 트랜지스터(30)의 게이트전극(31)은 게이트라인(2)과 독립된 플로팅게이트로 되어 있다(도 3 참조).
반도체박막(22, 32)은 게이트전극(21, 31)과 대응하는 위치의 게이트절연막(52)상에 형성되어 있고, 보호라인(4)의 진성 아몰퍼스 실리콘층(4a)과 일체로 형성되어 있다. 채널보호막(23, 33)은 게이트전극(21, 31)과 대응하는 위치의 반도체박막(22, 32)상에 형성되어 있고, 질화실리콘 등의 절연막으로 이루어진다. 옴콘택트층(24, 25, 34, 35)은 반도체박막(22, 32) 및 채널보호막(23, 33)의 위에 떨어져서 형성되어 있으며, 아몰퍼스 실리콘층으로 이루어진다. 또, 옴콘택트층(24, 34)은 보호라인(4)의 아몰퍼스 실리콘층(4b)과 일체로 형성되어 있다. 드레인전극(26, 36) 및 소스전극(27, 37)은 각각 옴콘택트층(24, 25, 34, 35)상에 형성되어 있으며, 금속층으로 이루어진다. 또, 드레인전극(26, 36)은 보호라인(4)의 금속층(4c)과 일체로 형성된다.
박막 트랜지스터(20, 30)의 반도체박막(22, 32), 옴콘택트층(25, 35), 소스 전극(27, 37)은 보호라인(4)과 평행하게 설치된 접속배선(55)에 의해 접속되어 있다. 접속배선(55)은 진성 아몰퍼스 실리콘층(제 2 반도체층)(55a), 아몰퍼스 실리콘층(55b), 금속층(55c)의 3개의 층이 차례로 게이트절연막(52)상에 적층되어 이루어지고, 진성 아몰퍼스 실리콘층(55a)은 박막 트랜지스터(20, 30)의 반도체박막(22, 32)과 일체로 형성되며, 아몰퍼스 실리콘층(55b)은 옴콘택트층(25, 35)과 일체로 형성되고, 금속층(55c)은 소스전극(27, 37)과 일체로 형성된다.
접속배선(55)과 게이트라인(2)의 교차부분에는 게이트절연막(52)을 관통하는 콘택트홀(56)이 형성되어 있으며, 콘택트홀(56)에는 금속층(55c)과 동일한 도체(56a)가 충전된다. 게이트라인(2)과 접속배선(55)은 도체(56a)를 통해서 도통되어 있다.
박막 트랜지스터(20, 30), 접속배선(55) 및 보호라인(4)은 층간절연막(53)에 의해 피복되어 있다.
보조용량의 공통라인(7)은 박막 트랜지스터(20, 30)와 대응하는 위치의 층간 절연막(53)상에 상하방향으로 형성된다. 보조용량의 공통라인(7)은 캐패시터층(9)과 일체로 형성되며, 오버코트절연막(54)에 의해 피복되어 있다.
다음에, 표시영역(100)의 하측 외주부에 대해서 설명한다. 또, 표시영역(100)의 상측 외주부에 대해서는 하측 외주부와 마찬가지이므로 생략한다.
도 6은 표시영역(100)의 하측 외주부(도 1의 B부)를 나타내는 투과 평면도이다. 도 6에 있어서, 상측이 표시영역(100), 하측이 표시영역외이며, 표시영역(100)의 외주를 따라서 도 6의 좌우방향에 보호라인(5) 및 보조용량의 공통라인(7)이 설 치되어 있다.
도 6에 있어서, 데이터라인(3)이 표시영역(100)내(도 6의 상측)로부터 표시영역(100)외(도 6의 하측)으로 연장되어 있다. 또, 데이터라인(3)은 보호라인(5)이나 보조용량의 공통라인(7)보다도 외측(도 6의 하측)에 있어서 둘러침배선을 통해서 구동회로에 접속되어 있다.
데이터라인(3)과 교차하는 보호라인(5)은 게이트라인(2)과 동시에 투명기판(51)상에 패터닝되고, 질화실리콘 등으로 이루어지는 게이트절연막(52)에 의해 피복되어 있다. 데이터라인(3)은 게이트절연막(52)상에 형성되므로, 보호라인(5)으로부터 절연되어 있다.
보호라인(5)은 도 1에 나타내는 바와 같이, 2개의 박막 트랜지스터(60, 70)를 통해서 보호회로의 공통라인(6)과 접속되어 있다.
또, 데이터라인(3)과 보호라인(5)의 교차부분에는 데이터라인(3)에 생긴 정전기를 보호라인(5)으로 해방하는 보호소자로서, 박막 트랜지스터(40)가 설치되어 있다.
도 7은 도 6의 Ⅶ－Ⅶ 화살표 단면도이다. 박막 트랜지스터(40)는 도 7에 나타내는 바와 같이, 게이트전극(41), 반도체박막(42), 채널보호막(43), 옴콘택트층(44, 45), 드레인전극(46) 및 소스전극(47)으로 이루어진다.
박막 트랜지스터(40)의 게이트전극(41)은 게이트라인(2)이나 보호라인(5)과 동시에 투명기판(51)상에 패터닝되고, 질화실리콘 등으로 이루어지는 게이트절연막(52)에 의해 피복되어 있다. 또, 박막 트랜지스터(40)의 게이트전극(41)은 게이 트라인(2)나 보호라인(5)과 독립된 플로팅게이트로 되어 있다(도 6 참조).
반도체박막(42)은 게이트전극(41)과 대응하는 위치의 게이트절연막(52)상에 형성되어 있으며, 데이터라인(3)의 진성 아몰퍼스 실리콘층(3a)과 일체로 형성되어 있다. 채널보호막(43)은 게이트전극(41)과 대응하는 위치의 반도체박막(42)상에 형성되어 있으며, 질화 실리콘 등의 절연막으로 이루어진다. 옴콘택트층(44, 45)은 반도체박막(42) 및 채널 보호막(43)의 위에 떨어져서 형성되어 있으며, 아몰퍼스 실리콘층으로 이루어진다. 또한, 옴콘택트층(44)은 데이터라인(3)의 아몰퍼스 실리콘층(3b)과 일체로 형성되어 있다. 드레인전극(46) 및 소스전극(47)은 각각 옴콘택트층(44, 45)상에 형성되어 있으며, 금속층으로 이루어진다. 또, 드레인전극(46)은 데이터라인(3)의 금속층(3c)과 일체로 형성된다.
또, 박막 트랜지스터(40)의 반도체박막(42), 옴콘택트층(44, 45), 소스전극 (47)은 데이터라인(3)과 평행하게 설치된 접속배선(57)과 접속되어 있다. 접속배선(57)은 진성 아몰퍼스 실리콘층(57a), 아몰퍼스 실리콘층(57b), 금속층(57c)의 3개의 층이 차례로 게이트절연막(52)상에 적층되어 이루어지고, 진성 아몰퍼스 실리콘층(57a)은 박막 트랜지스터(40)의 반도체박막(42)과 일체로 형성되고, 아몰퍼스 실리콘층(57b)은 옴콘택트층(45)과 일체로 형성되며, 금속층(57c)은 소스전극(47)과 일체로 형성된다.
접속배선(57)과 보호라인(5)의 교차부분에는 게이트절연막(52)을 관통하는 콘택트홀(58)이 형성되어 있고, 콘택트홀(58)에는 금속층(57c)과 동일한 도체(58a)가 충전된다. 보호라인(5)과 접속배선(57)은 도체(58a)를 통해서 도통되어 있다.
박막 트랜지스터(40), 접속배선(57) 및 데이터라인(3)은 층간 절연막(53)에 의해 피복되어 있다.
보조용량의 공통라인(7)은 박막 트랜지스터(40)와 대응하는 위치의 층간절연막(53)상에 좌우방향으로 형성된다. 보조용량의 공통라인(7)은 캐패시터층(9)과 일체로 형성되며, 오버코트절연막(54)에 의해 피복되어 있다.
다음에, 트랜지스터 어레이 패널(1)의 형성방법에 대해서 도 8을 이용해서 설명한다.
우선, 기상성장법(스퍼터링법, CVD법, PVD법 등)에 의해서 투명기판(51)에 게이트막을 전면에 빈틈없이 성막하고, 포트리소그래피법 및 에칭법에 의해서 게이트막을 패터닝한다. 이것에 의해, 복수의 게이트라인(2), 복수의 박막 트랜지스터(10, 20, 30, 40, 50, 60, 70)의 게이트전극, 보호라인(5), 보호회로의 공통라인(6)을 동시에 형성한다(도 8a).
다음에, 기상성장법에 의해서 투명기판(51)상에 게이트절연막(52)을 전면에 빈틈없이 성막하고, 게이트절연막(52)에 의해 복수의 게이트라인(2), 복수의 박막 트랜지스터(10, 20, 30, 40, 50, 60, 70)의 게이트 전극, 보호라인(5), 보호회로의 공통라인(6)을 피복한다. 다음에, 게이트절연막(52)상에 진성 아몰퍼스 실리콘층(61) 및 보호절연막(62)을 전면에 빈틈없이 성막한다(도 8b).
다음에, 보호절연막(62)에 대해 포트리소그래피법, 에칭법을 차례로 실행하는 것에 의해서, 복수의 박막 트랜지스터(10, 20, 30, 40, 50, 60, 70)의 채널보호막을 형성한다(도 8c).
다음에, 기상성장법에 의해서 게이트절연막(52)상의 전면에 빈틈없이 아몰퍼스 실리콘층(63)을 성막한다(도 8d). 다음에, 접속배선(55)과 게이트라인(2)의 교차부분 및 접속배선(57)과 보호라인(5)의 교차부분에 대응하는 위치에, 게이트절연막(52), 진성 아몰퍼스 실리콘층(61) 및 아몰퍼스 실리콘층 (63)을 관통하는 콘택트홀(56, 58)을 형성한다. 다음에, 기상성장법에 의해서 아몰퍼스 실리콘층상의 전면에 빈틈없이 금속층(64)을 형성한다(도 8d). 이것에 의해, 콘택트홀(56, 58)에 도체(56a, 58a)가 충전된다.
다음에, 진성 아몰퍼스 실리콘층, 아몰퍼스 실리콘층, 금속층에 대해 포토리소그래피법, 에칭법을 차례로 실행하는 것에 의해서, 복수의 박막 트랜지스터(10, 20, 30, 40, 50, 60, 70)의 반도체박막, 옴콘택트층, 드레인전극, 소스전극, 데이터라인(3), 보호라인(4), 접속배선(55, 57)을 형성한다(도 8e).
다음에, 기상성장법에 의해서 층간절연막(53)을 전면에 빈틈없이 성막하고, 층간절연막(53)에 의해 복수의 데이터라인(3), 복수의 박막 트랜지스터(10, 20, 30, 40, 50, 60, 70), 접속 배선(55, 57) 및 보호라인(4)을 피복한다(도 8f).
다음에, 게이트절연막(52), 층간절연막(53)을 관통하는 콘택트홀(7a)을 형성한다. 다음에, 기상성장법, 포트리소그래피법, 에칭법을 차례로 실행하는 것에 의해서, 콘택트홀(7a)에 도체를 충전하는 동시에, 캐패시터층(9), 보조용량의 공통라인(7)을 형성한다(도 8g).
다음에, 기상성장법에 의해서 오버코트절연막(54)를 전면에 빈틈없이 성막 하고, 오버코트절연막(54)에 의해 캐패시터층(9), 보조용량의 공통라인(7)을 피복 한다.
다음에, 층간절연막(53) 및 오버코트절연막(54) 중 각 박막 트랜지스터의 소스전극과 겹쳐지는 부분에 콘택트홀(8a)을 형성한다(도 8h).
다음에, 기상성장법에 의해서 오버코트절연막(54)상에 투명도전막을 전면에 빈틈없이 성막한다. 그러면, 콘택트홀(8a)에 도체(8b)가 충전된다. 그 후, 포토리소그래피법 및 에칭법에 의해서 화소전극(8)을 패터닝한다. 이상에 의해, 트랜지스터 어레이 패널(1)이 완성된다(도 8i).
제조한 트랜지스터 어레이 패널(1)에 배향막을 형성하고, 트랜지스터 어레이 패널(1)과 대향기판을 대향시켜, 트랜지스터 어레이 패널(1)과 대향기판의 사이에 액정을 배치하고, 액정을 시일에 의해 밀봉하면, 액정 디스플레이 패널이 완성된다.
상기의 트랜지스터 어레이 패널(1)에서는 보조용량의 공통라인(7)을 박막 트랜지스터(10, 20, 30, 40, 50, 60, 70)나, 게이트라인(2), 데이터라인(3), 보호라인(4, 5)과 별개의 층으로 형성하기 때문에, 보호소자(박막 트랜지스터(20, 30, 40))와 보조용량의 공통라인(7)을 겹쳐서 배치할 수 있다. 따라서, 보호소자나 저항소자와, 보호라인이나 보호회로의 공통라인, 및 보조용량의 공통라인을 나열해서 배치하고 있던 종래의 트랜지스터 어레이 패널에 비해, 표시영역(100)의 외주부의 폭을 좁게 할 수 있다.
또, 이상의 실시형태에 있어서는 보호소자와 보조용량의 공통라인(7)을 겹쳤지만, 본 발명은 이것에 한정되지 않고, 보호라인(4, 5)과 보조용량의 공통라인(7) 을 겹쳐도 좋다. 또, 보조용량의 공통라인(7)을 폭을 넓게 해서 보호소자 및 보호라인(4, 5)의 양쪽과 겹쳐도 좋다.
또, 보호소자로서 박막 트랜지스터, 혹은 게이트전극이 독립된 플로팅게이트형의 박막 트랜지스터를 이용했지만, 본 발명은 이것에 한정되지 않고, 예를 들면 게이트전극이 없는 SCLC(Space Charge Limited Current； 공간전하 제한전류) 소자를 이용해도 좋다.
또, 표시영역(100)에 있어서 캐패시터층(9)이 게이트라인(2), 데이터라인(3)및 화소전극(8)으로 절연되어 있고, 표시영역(100)의 외주부에 있어서 보호라인(4, 5)이 게이트라인(2) 및 데이터라인(3)과 절연되어 있으며, 보조용량의 공통라인(7)이 박막 트랜지스터(20, 30, 40)를 포함하는 보호소자 및 보호라인(4, 5)으로 절연되어 있으면 좋고, 이러한 적층순서를 바꾼 경우에도 상기 실시형태와 마찬가지로 액정 디스플레이 패널의 협프레임화를 도모할 수 있다.
본 발명에 따르면, 트랜지스터 어레이 패널의 표시영역의 외주부에 필요한 스페이스를 작게 할 수 있어, 액정 디스플레이 패널의 협프레임화를 도모할 수 있다.

Claims (21)

  1. 기판과,
    상기 기판상에 서로 직교하도록 배치된 복수의 제 1 도전선 및 복수의 제 2 도전선과,
    상기 복수의 제 1 도전선과 상기 복수의 제 2 도전선의 사이에 개재하는 절연막과,
    상기 기판상에 있어서의 상기 복수의 제 1 도전선과 상기 복수의 제 2 도전선의 교차부분에 각각 형성된 제 1 스위칭소자와,
    상기 각 제 1 스위칭소자와 각각 접속된 복수의 표시전극과,
    상기 복수의 제 1 도전선, 상기 복수의 제 2 도전선 및 상기 복수의 표시전극과 절연되는 동시에 상기 각 표시전극과 겹치도록 형성되며, 상기 각 표시전극과의 사이에서 보조용량을 형성하는 적어도 하나의 도전막패턴과,
    상기 기판상에 있어서의 상기 복수의 제 1 스위칭소자 및 상기 복수의 표시전극이 형성된 표시영역의 외주부에 배치된 상기 각 제 1 도전선 및 상기 각 제 2 도전선과 접속된 보호회로와,
    상기 보호회로와 절연되고 또한 상기 적어도 하나의 도전막패턴에 접속되며, 상기 표시영역의 외주부에 있어서 상기 보호회로와 절연되는 동시에 겹치도록 형성된 제 1 공통선을 포함하는 것을 특징으로 하는 트랜지스터 어레이 패널.
  2. 제 1 항에 있어서,
    상기 각 제 1 스위칭소자는 제 1 반도체층, 게이트전극, 드레인전극 및 소스전극을 포함하는 제 1 박막 트랜지스터이고,
    상기 각 제 1 박막 트랜지스터의 게이트전극은 각각 상기 복수의 제 1 도전선 중 하나에 접속되며,
    상기 각 제 1 박막 트랜지스터의 드레인전극 또는 소스전극 중 한쪽이 상기 복수의 표시전극 중 하나에 접속되고,
    상기 각 제 1 박막 트랜지스터의 드레인전극 또는 소스전극 중 상기 표시전극에 접속되지 않는 다른쪽이 각각 상기 복수의 제 2 도전선 중 하나에 접속되는 것을 특징으로 하는 트랜지스터 어레이 패널.
  3. 제 2 항에 있어서,
    상기 복수의 제 1 도전선은 모두 상기 각 제 1 스위칭소자의 게이트전극에 접속된 게이트라인이고,
    상기 복수의 제 2 도전선은 모두 상기 각 제 1 스위칭소자의 드레인전극 또는 소스전극 중 어느 쪽인가 한쪽에 접속된 데이터라인인 것을 특징으로 하는 트랜지스터 어레이 패널.
  4. 제 1 항에 있어서,
    상기 보호회로는,
    상기 복수의 제 1 도전선 및 상기 복수의 제 2 도전선과 절연되고 또한 직교하도록 배치된 적어도 하나의 보호선과,
    상기 적어도 하나의 보호선과 상기 각 제 1 도전선 또는 상기 각 제 2 도전선을 각각 접속하는 복수의 보호소자를 포함하는 것을 특징으로 하는 트랜지스터 어레이 패널.
  5. 제 4 항에 있어서,
    상기 복수의 보호소자 중 적어도 하나는 제 2 반도체층과 게이트 전극을 포함하는 제 2 박막 트랜지스터이고,
    상기 박막 트랜지스터의 게이트전극은 도전성을 갖는 다른 부재와 절연되는 것을 특징으로 하는 트랜지스터 어레이 패널.
  6. 제 4 항에 있어서,
    상기 복수의 보호소자 중 적어도 하나는 제 2 반도체층과 게이트전극을 포함하는 제 2 박막 트랜지스터이고,
    상기 박막 트랜지스터의 게이트전극은 상기 복수의 제 1 도전선 중 어느 것인가 하나에 접속되는 것을 특징으로 하는 트랜지스터 어레이 패널.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 복수의 제 1 스위칭소자는 모두 제 1 반도체층을 구비하고,
    상기 복수의 제 1 반도체층과 상기 적어도 하나의 제 2 반도체층이 동일 공정으로 형성되는 것을 특징으로 하는 트랜지스터 어레이 패널.
  8. 제 1 항에 있어서,
    상기 적어도 하나의 도전막패턴 및 상기 제 1 공통선은 동일한 도전막을 패터닝해서 형성되는 것을 특징으로 하는 트랜지스터 어레이 패널.
  9. 하나의 기판과,
    상기 하나의 기판상에 서로 직교하도록 배치된 복수의 게이트라인과 복수의 데이터라인과,
    상기 복수의 게이트라인과 상기 복수의 데이터라인의 사이에 개재하는 절연막과,
    상기 하나의 기판상에 있어서의 상기 복수의 게이트라인과 상기 복수의 데이터라인의 교차부분에 각각 형성된 제 1 박막 트랜지스터와,
    상기 각 제 1 박막 트랜지스터와 각각 접속된 복수의 화소전극과,
    상기 복수의 게이트라인, 상기 복수의 데이터라인 및 상기 복수의 화소전극과 절연되는 동시에 상기 각 화소전극과 겹치도록 형성되고, 상기 각 화소전극과의 사이에서 보조용량을 형성하는 적어도 하나의 도전막패턴과,
    상기 하나의 기판상에 있어서의 상기 복수의 제 1 박막 트랜지스터 및 상기 복수의 화소전극이 형성된 표시영역의 외주부에 배치된 상기 각 게이트라인 및 상 기 각 데이터라인과 접속된 보호회로와,
    상기 보호회로와 절연되고 또한 상기 적어도 하나의 도전막패턴이 접속되며, 상기 표시영역의 외주부에 있어서 상기 보호회로와 절연되는 동시에 겹쳐지도록 형성된 제 1 공통선을 포함하는 트랜지스터 어레이 패널과;
    다른 기판과,
    상기 다른 기판상의 전면에 빈틈없이 형성된 전극을 포함하는 대향기판과;
    대향 배치된 상기 트랜지스터 어레이 패널과 상기 대향기판을 접합하는 동시에 상기 트랜지스터 어레이 패널과 상기 대향기판에 의해서 밀봉구조를 구성하는 직사각형 프레임 형상의 시일재와;
    상기 밀봉 구조내에 봉입된 액정을 포함하고,
    상기 각 제 1 박막 트랜지스터의 게이트전극이 각각 상기 복수의 게이트라인중 하나에 접속되고,
    상기 각 제 1 박막 트랜지스터의 드레인전극 또는 소스전극 중 한쪽이 상기 복수의 화소전극 중 하나에 접속되며,
    상기 드레인전극 또는 상기 소스전극 중 상기 화소전극에 접속되지 않는 다른쪽이 각각 상기 복수의 데이터라인 중 하나에 접속되는 것을 특징으로 하는 액정 트랜지스터 패널.
  10. 제 9 항에 있어서,
    상기 보호회로는
    상기 복수의 게이트라인 및 상기 복수의 데이터라인과 절연되고 또한 직교하도록 배치된 적어도 하나의 보호선과,
    상기 적어도 하나의 보호선과 상기 각 게이트라인 또는 상기 각 데이터라인을 각각 접속하는 복수의 보호소자를 포함하는 것을 특징으로 하는 액정 디스플레이 패널.
  11. 제 10 항에 있어서,
    상기 복수의 보호소자 중 적어도 하나는 제 2 반도체층과 게이트전극을 포함하는 제 2 박막 트랜지스터이고,
    상기 박막 트랜지스터의 게이트전극은 도전성을 갖는 다른 부재와 절연되는 것을 특징으로 하는 액정 디스플레이 패널.
  12. 제 10 항에 있어서,
    상기 복수의 보호소자 중 적어도 하나는 제 2 반도체층과 게이트전극을 포함하는 제 2 박막 트랜지스터이고,
    상기 박막 트랜지스터의 게이트전극은 상기 복수의 제 1 도전선 중 어느 것인가 하나에 접속되는 것을 특징으로 하는 액정 디스플레이 패널.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 복수의 제 1 박막 트랜지스터는 모두 제 1 반도체층을 구비하고,
    상기 복수의 제 1 반도체층과 상기 적어도 하나의 제 2 반도체층이 동일 공정으로 형성되는 것을 특징으로 하는 액정 디스플레이 패널.
  14. 제 9 항에 있어서,
    상기 적어도 하나의 도전막패턴 및 상기 제 1 공통선은 동일한 도전막을 패터닝해서 형성되는 것을 특징으로 하는 액정 디스플레이 패널.
  15. 하나의 기판을 준비하는 공정과,
    상기 하나의 기판상에 복수의 제 1 도전선과 복수의 제 2 도전선이 절연막을 사이에 두고 서로 직교하도록 형성하는 공정과,
    상기 하나의 기판상에 있어서의 상기 복수의 제 1 도전선과 상기 복수의 제 2 도전선의 교차부분에 각각 제 1 스위칭소자를 형성하는 동시에, 상기 각 제 1 스위칭소자와 각각 접속된 복수의 표시전극을 형성하는 공정과,
    상기 복수의 제 1 도전선, 상기 복수의 제 2 도전선 및 상기 복수의 표시전극과 절연되는 동시에 상기 각 표시전극과 겹쳐지고, 상기 각 표시전극과의 사이에서 보조용량을 형성하는 적어도 하나의 도전막패턴을 형성하는 공정과,
    상기 하나의 기판상에 있어서의 상기 복수의 제 1 스위칭소자 및 상기 복수의 표시전극이 형성된 표시영역의 외주부에, 상기 각 제 1 도전선 및 상기 각 제 2 도전선과 접속된 보호회로를 형성하는 공정과,
    상기 보호회로와 절연되고 또한 상기 적어도 하나의 도전막패턴이 접속된 제 1 공통선을, 상기 표시영역의 외주부에 있어서 상기 보호회로와 절연되는 동시에 겹쳐지도록 형성하는 공정과,
    다른 기판을 준비하는 공정과,
    상기 다른 기판상의 전면에 빈틈없이 전극을 형성하는 공정과,
    상기 하나의 기판과 상기 다른 기판을 대향 배치하는 공정과,
    상기 하나의 기판과 상기 다른 기판을 시일재를 통해서 접합하여 상기 하나의 기판, 상기 다른 기판 및 상기 시일재에 의해서 밀봉구조를 구성하는 공정과,
    상기 밀봉구조내에 액정을 봉입하는 공정을 포함하는 것을 특징으로 하는 액정 디스플레이 패널의 제조방법.
  16. 제 15 항에 있어서,
    상기 각 제 1 스위칭소자는 제 1 반도체층, 게이트전극, 드레인전극 및 소스전극을 구비하는 제 1 박막 트랜지스터이며,
    상기 각 제 1 박막 트랜지스터의 게이트전극이 각각 상기 복수의 제 1 도전선 중 하나에 접속하도록 형성하고,
    상기 각 제 1 박막 트랜지스터의 드레인전극 또는 소스전극 중 한쪽이 상기 복수의 표시전극 중 하나에 접속하도록 형성하며,
    상기 각 제 1 박막 트랜지스터의 드레인전극 또는 소스전극 중 상기 표시전극에 접속되지 않는 다른쪽이 각각 상기 복수의 제 2 도전선 중 하나에 접속하도록 형성하는 것을 특징으로 하는 액정 디스플레이 패널의 제조방법.
  17. 제 16 항에 있어서,
    상기 제 1 도전선은 상기 각 제 1 스위칭소자의 게이트전극에 접속된 게이트라인이고,
    상기 제 2 도전선은 상기 각 제 1 스위칭소자의 드레인전극 또는 소스전극 중 어느 쪽인가 한쪽에 접속된 데이터라인인 것을 특징으로 하는 액정 디스플레이 패널의 제조방법.
  18. 제 15 항에 있어서,
    상기 보호소자 중 적어도 하나는 제 2 반도체층과 게이트전극을 구비하는 제 2 박막 트랜지스터이고,
    상기 박막 트랜지스터의 게이트전극은 도전성을 갖는 다른 부재와 절연하도록 형성하는 것을 특징으로 하는 액정 디스플레이 패널의 제조방법.
  19. 제 15 항에 있어서,
    상기 보호소자 중 적어도 하나는 제 2 반도체층과 게이트전극을 구비하는 제 2 박막 트랜지스터이고,
    상기 박막 트랜지스터의 게이트전극은 상기 제 1 도전선에 접속하도록 형성하는 것을 특징으로 하는 액정 디스플레이 패널의 제조방법.
  20. 제 18 항 또는 제 19 항에 있어서,
    상기 복수의 제 1 스위칭소자는 모두 제 1 반도체층을 구비하고,
    상기 복수의 제 1 반도체층과 상기 적어도 하나의 제 2 반도체층을 동일 공정으로 형성하는 것을 특징으로 하는 액정 디스플레이 패널의 제조방법.
  21. 제 15 항에 있어서,
    상기 적어도 하나의 도전막패턴 및 상기 제 1 공통선을 동일한 도전막을 패터닝해서 형성하는 것을 특징으로 하는 액정 디스플레이 패널의 제조방법.
KR1020060070167A 2005-07-26 2006-07-26 트랜지스터 어레이 패널, 액정 디스플레이 패널, 및 액정 디스플레이 패널의 제조방법 KR100821794B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005215717A JP4306654B2 (ja) 2005-07-26 2005-07-26 トランジスタアレイパネル
JPJP-P-2005-00215717 2005-07-26

Publications (2)

Publication Number Publication Date
KR20070014072A true KR20070014072A (ko) 2007-01-31
KR100821794B1 KR100821794B1 (ko) 2008-04-11

Family

ID=37673997

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060070167A KR100821794B1 (ko) 2005-07-26 2006-07-26 트랜지스터 어레이 패널, 액정 디스플레이 패널, 및 액정 디스플레이 패널의 제조방법

Country Status (5)

Country Link
US (2) US7491971B2 (ko)
JP (1) JP4306654B2 (ko)
KR (1) KR100821794B1 (ko)
CN (1) CN100483234C (ko)
TW (1) TWI339770B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4740203B2 (ja) * 2006-08-04 2011-08-03 北京京東方光電科技有限公司 薄膜トランジスタｌｃｄ画素ユニットおよびその製造方法
US7825013B2 (en) * 2006-11-20 2010-11-02 Qimonda Ag Integrated circuit comprising an amorphous region and method of manufacturing an integrated circuit
KR101488925B1 (ko) * 2008-06-09 2015-02-11 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이의 제조 방법, 및 이를 갖는 표시장치
EP2172804B1 (en) * 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
KR101801500B1 (ko) * 2009-07-10 2017-11-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US10090374B2 (en) 2012-06-18 2018-10-02 Samsung Display Co., Ltd. Organic light-emitting display device
KR102051465B1 (ko) * 2012-06-18 2019-12-05 삼성디스플레이 주식회사 유기발광 표시장치
KR101906248B1 (ko) * 2012-12-13 2018-10-11 엘지디스플레이 주식회사 액정 디스플레이 장치
KR102113607B1 (ko) * 2013-08-30 2020-05-21 엘지디스플레이 주식회사 액정 표시 장치 및 그의 제조 방법
CN103531096B (zh) 2013-10-17 2016-07-06 京东方科技集团股份有限公司 显示基板及其制作方法、显示面板和显示装置
KR102373536B1 (ko) 2015-01-27 2022-03-11 삼성디스플레이 주식회사 비사각형 디스플레이
CN107121860B (zh) * 2017-06-14 2020-05-26 厦门天马微电子有限公司 一种阵列基板、显示面板及显示装置
US11366366B2 (en) * 2019-02-13 2022-06-21 Sharp Kabushiki Kaisha Active matrix substrate and photoelectric imaging panel with the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07230098A (ja) 1994-02-18 1995-08-29 Sanyo Electric Co Ltd 液晶表示装置
JP3315829B2 (ja) 1994-11-17 2002-08-19 株式会社東芝 半導体装置
JPH08179360A (ja) 1994-12-20 1996-07-12 Casio Comput Co Ltd アクティブマトリックスパネル
TW457690B (en) * 1999-08-31 2001-10-01 Fujitsu Ltd Liquid crystal display
KR100658526B1 (ko) 2000-08-08 2006-12-15 엘지.필립스 엘시디 주식회사 액정 표시장치의 정전 손상 보호장치
JP3449361B2 (ja) 2001-03-12 2003-09-22 松下電器産業株式会社 液晶表示装置の製造方法
JP3938112B2 (ja) * 2002-11-29 2007-06-27 セイコーエプソン株式会社 電気光学装置並びに電子機器
JP4385691B2 (ja) 2003-09-12 2009-12-16 カシオ計算機株式会社 表示パネルの静電気保護構造及び液晶表示パネル

Also Published As

Publication number Publication date
TW200720804A (en) 2007-06-01
US20090026456A1 (en) 2009-01-29
US7781769B2 (en) 2010-08-24
CN1904703A (zh) 2007-01-31
KR100821794B1 (ko) 2008-04-11
US20070023752A1 (en) 2007-02-01
JP4306654B2 (ja) 2009-08-05
CN100483234C (zh) 2009-04-29
JP2007033760A (ja) 2007-02-08
TWI339770B (en) 2011-04-01
US7491971B2 (en) 2009-02-17

Similar Documents

Publication Publication Date Title
KR100821794B1 (ko) 트랜지스터 어레이 패널, 액정 디스플레이 패널, 및 액정 디스플레이 패널의 제조방법
KR100695299B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법
KR100321925B1 (ko) 4장의마스크를이용한액정표시장치용박막트랜지스터기판의제조방법및액정표시장치용박막트랜지스터기판
JP6627447B2 (ja) 液晶表示装置
JP2017090937A (ja) 液晶表示装置
KR100951351B1 (ko) 박막 트랜지스터 표시판 및 이를 포함하는 전기 영동 표시장치
US5017984A (en) Amorphous silicon thin film transistor array
KR20140047649A (ko) 액정 표시 장치
US9972796B2 (en) Display device and manufacturing method of the same
JP2006220832A (ja) トランジスタアレイパネル
KR100870016B1 (ko) 박막 트랜지스터 어레이 기판 및 이를 포함하는 액정 표시장치
KR20140095797A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20140090852A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
JPH07101268B2 (ja) 薄膜トランジスタアレイ
KR101811358B1 (ko) 액정 표시 장치 및 그 제조 방법
JPS63276031A (ja) 液晶表示装置
KR20070102161A (ko) 박막 트랜지스터 기판과 그 제조방법 및 이를 이용한액정표시장치
KR100729777B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
KR20020041183A (ko) 액정 표시 장치용 박막 트랜지스터 기판, 그 제조 방법 및그 수리 방법
KR20070120324A (ko) 저저항 배선의 콘택 구조 형성 방법, 저저항 배선의 콘택구조를 갖는 박막 트랜지스터 기판 및 액정 표시 장치의제조 방법
KR20160092466A (ko) 액정 표시 장치 및 그 제조 방법
KR100806883B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판
KR100984354B1 (ko) 박막 트랜지스터 기판, 이를 포함하는 액정 표시 장치 및그 제조 방법
KR100315922B1 (ko) 4장의마스크를이용한액정표시장치용박막트랜지스터기판의제조방법및액정표시장치용박막트랜지스터기판
KR20120090366A (ko) 박막 트랜지스터 표시판 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130321

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140320

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee