JPH07101268B2 - 薄膜トランジスタアレイ - Google Patents
薄膜トランジスタアレイInfo
- Publication number
- JPH07101268B2 JPH07101268B2 JP62042265A JP4226587A JPH07101268B2 JP H07101268 B2 JPH07101268 B2 JP H07101268B2 JP 62042265 A JP62042265 A JP 62042265A JP 4226587 A JP4226587 A JP 4226587A JP H07101268 B2 JPH07101268 B2 JP H07101268B2
- Authority
- JP
- Japan
- Prior art keywords
- film transistor
- thin film
- wiring
- gate electrode
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は，液晶等を用いたアクティブマトリクス表示装
置に用いられる薄膜トランジスタアレイの改良に関す
る。
置に用いられる薄膜トランジスタアレイの改良に関す
る。
近年，液晶，やエレクトロ．ルミネッセンス等の表示素
子を用いたアクティブマトリクス型の画像表示装置の開
発が進められている。このような表示装置においては，
大面積化が可能である，低廉である等の理由によりガラ
ス基板上に表示素子及びこれを選択的に駆動する複数の
トランジスタが一体形成されるのが一般的でありアモル
ファスシリコンを用いた薄膜トランジスタを使用するの
が主流となりつつある。なお，薄膜トランジスタは１表
示画素ごとに設けられており，また，表示画素の透明電
極と接続されているので，透明電極も含めてマトリクス
状に配置された複数の薄膜トランジスタを薄膜トランジ
スタアレイと呼んでいる。第２図（ａ）（ｂ）は，従来
の第１の例でありアクティブマトリクス表示装置の薄膜
トランジスタアレイの１表示画素の平面図，およびＡ−
Ａ′の断面図である。ここで１はガラス基板,2はゲート
電極,3はゲート絶縁膜,4はアモルファスシリコン（以後
ａ−Siと記す）半導体層,5はｎ型不純物ドープａ−Si半
導体層,6は層間絶縁膜,7は透明画素電極,8はソース電
極,9は透明画素電極に連接されたドレイン電極である。
そしてソース電極8,ドレイン電極９は，それぞれスルー
ホール10を介してソース及びドレインとして動作すべく
下部ゲート電極上方において分離開口部を有して対向す
る一対のｎ型不純物ドープａ−Si半導体層５とオーミッ
クコンタクトをとった構造となっている。また平面図か
ら明らかなようにソース電極８が延長したソース配線
８′とゲート電極２が延長したゲート配線２′が直交し
ており，これらがマトリクスの選択線として機能する。
なお，このような，従来の第１の例では，ゲート電極２
の材料は，後に上層膜を形成する際の加熱工程を考慮し
て，比較的高抵抗であるが，耐熱性のあるNi,やNiCrが
使用されていた。
子を用いたアクティブマトリクス型の画像表示装置の開
発が進められている。このような表示装置においては，
大面積化が可能である，低廉である等の理由によりガラ
ス基板上に表示素子及びこれを選択的に駆動する複数の
トランジスタが一体形成されるのが一般的でありアモル
ファスシリコンを用いた薄膜トランジスタを使用するの
が主流となりつつある。なお，薄膜トランジスタは１表
示画素ごとに設けられており，また，表示画素の透明電
極と接続されているので，透明電極も含めてマトリクス
状に配置された複数の薄膜トランジスタを薄膜トランジ
スタアレイと呼んでいる。第２図（ａ）（ｂ）は，従来
の第１の例でありアクティブマトリクス表示装置の薄膜
トランジスタアレイの１表示画素の平面図，およびＡ−
Ａ′の断面図である。ここで１はガラス基板,2はゲート
電極,3はゲート絶縁膜,4はアモルファスシリコン（以後
ａ−Siと記す）半導体層,5はｎ型不純物ドープａ−Si半
導体層,6は層間絶縁膜,7は透明画素電極,8はソース電
極,9は透明画素電極に連接されたドレイン電極である。
そしてソース電極8,ドレイン電極９は，それぞれスルー
ホール10を介してソース及びドレインとして動作すべく
下部ゲート電極上方において分離開口部を有して対向す
る一対のｎ型不純物ドープａ−Si半導体層５とオーミッ
クコンタクトをとった構造となっている。また平面図か
ら明らかなようにソース電極８が延長したソース配線
８′とゲート電極２が延長したゲート配線２′が直交し
ており，これらがマトリクスの選択線として機能する。
なお，このような，従来の第１の例では，ゲート電極２
の材料は，後に上層膜を形成する際の加熱工程を考慮し
て，比較的高抵抗であるが，耐熱性のあるNi,やNiCrが
使用されていた。
第３図は，従来の第２の例であり，第１の例と同一部分
には同一記号を附して説明を省略するが，最も異なる点
はゲート電極２を最上部に配した点にある。このような
従来の第２の例ではゲート電極２の膜厚を厚くできるの
で配線抵抗を小さくできるし，最後にゲート電極を形成
するので，耐熱性は低いが低抵抗の材料であるAlを使用
できる利点がある。
には同一記号を附して説明を省略するが，最も異なる点
はゲート電極２を最上部に配した点にある。このような
従来の第２の例ではゲート電極２の膜厚を厚くできるの
で配線抵抗を小さくできるし，最後にゲート電極を形成
するので，耐熱性は低いが低抵抗の材料であるAlを使用
できる利点がある。
しかしながら，このような従来の技術には以下の欠点が
あった。
あった。
第２図（ａ）（ｂ）の，従来の第１の例では，ゲート電
極２の材料として,NiやNiCrが使用されていたので抵抗
が高く，画像表示装置の大型，大面積化に伴い配線長が
長くなると配線抵抗にもとずく時定数によるゲート線遠
端部での伝播遅延が大きくなり，高速書き込みができな
くなったり，誤った表示となる等の問題があった。ま
た，この対策としてゲート電極２の膜厚を厚くして配線
抵抗を減少させることが考えられるが，この場合には，
段差が増大しゲート絶縁膜等の上層膜の段切れ欠陥を誘
発し短絡不良や，リーク電流の増大を招く等の新たな問
題が発生する。
極２の材料として,NiやNiCrが使用されていたので抵抗
が高く，画像表示装置の大型，大面積化に伴い配線長が
長くなると配線抵抗にもとずく時定数によるゲート線遠
端部での伝播遅延が大きくなり，高速書き込みができな
くなったり，誤った表示となる等の問題があった。ま
た，この対策としてゲート電極２の膜厚を厚くして配線
抵抗を減少させることが考えられるが，この場合には，
段差が増大しゲート絶縁膜等の上層膜の段切れ欠陥を誘
発し短絡不良や，リーク電流の増大を招く等の新たな問
題が発生する。
また，第３図の，従来の第２の例では，上述の問題は解
決されるものの,a−Si半導体層４を堆積後，一旦真空を
破って外部に取り出しパターニングした後，再度真空容
器内でゲート絶縁膜３を堆積する必要が有るので，薄膜
トランジスタで最も重要なチャネル部近傍，即ちａ−Si
半導体層４とゲート絶縁膜３の境界面近傍に欠陥が生
じ，素子特性を劣化させる問題があった。
決されるものの,a−Si半導体層４を堆積後，一旦真空を
破って外部に取り出しパターニングした後，再度真空容
器内でゲート絶縁膜３を堆積する必要が有るので，薄膜
トランジスタで最も重要なチャネル部近傍，即ちａ−Si
半導体層４とゲート絶縁膜３の境界面近傍に欠陥が生
じ，素子特性を劣化させる問題があった。
更に,a−Si半導体は光が照射されると導電率が著しく変
化するが，従来の第１及び第２の例では何れもａ−Si半
導体層４の一方の面のみが，遮光性のゲート電極２によ
り遮光されている。換言すれば他方の面は遮光されてお
らず,a−Si半導体層４中に形成されるチャネル部に光が
到達してしまう。このため，薄膜トランジスタの特性が
外部からの光によって変化し，誤った表示をする問題が
あった。
化するが，従来の第１及び第２の例では何れもａ−Si半
導体層４の一方の面のみが，遮光性のゲート電極２によ
り遮光されている。換言すれば他方の面は遮光されてお
らず,a−Si半導体層４中に形成されるチャネル部に光が
到達してしまう。このため，薄膜トランジスタの特性が
外部からの光によって変化し，誤った表示をする問題が
あった。
本発明は，かかる従来の問題点を解決することを目的と
し，問題点解決の具体的手段として，薄膜トランジスタ
のゲート電極及びその延長したゲート配線をチャネルが
形成される半導体層４を挟んで上方と下方に２本設けた
２層配線構造としたものである。さらに両配線材料に
は，ともに遮光性導体を用い，さらに上記２層配線をト
ランジスタ以外の部分において電気的に連接したもので
ある。
し，問題点解決の具体的手段として，薄膜トランジスタ
のゲート電極及びその延長したゲート配線をチャネルが
形成される半導体層４を挟んで上方と下方に２本設けた
２層配線構造としたものである。さらに両配線材料に
は，ともに遮光性導体を用い，さらに上記２層配線をト
ランジスタ以外の部分において電気的に連接したもので
ある。
以下に実施例をともなって本発明の作用，効果を詳細に
説明する。
説明する。
第１図（ａ）は本発明の薄膜トランジスタアレイの１画
素の平面図、第１図（ｂ）は第１図（ａ）のＡ−Ａ′断
面図、同じく（ｃ）はＢ−Ｂ′断面図、である。
素の平面図、第１図（ｂ）は第１図（ａ）のＡ−Ａ′断
面図、同じく（ｃ）はＢ−Ｂ′断面図、である。
１ガラス基板、２はNiCrの蒸着膜からなる下部ゲート電
極、３はCVD法により形成した窒化Siからなる下部ゲー
ト絶縁膜、４はアモルファスシリコンからなる半導体
層、５はｎ型不純物（燐）をドープしたアモルファスシ
リコンからなる一対の半導体層で、図示のごとくソース
及びドレインとして動作すべく上記下部ゲート電極上方
において分離開口部を有して対向している。
極、３はCVD法により形成した窒化Siからなる下部ゲー
ト絶縁膜、４はアモルファスシリコンからなる半導体
層、５はｎ型不純物（燐）をドープしたアモルファスシ
リコンからなる一対の半導体層で、図示のごとくソース
及びドレインとして動作すべく上記下部ゲート電極上方
において分離開口部を有して対向している。
６は３と同じくCVD法により形成した窒化Siからなる上
部ゲート絶縁膜、７はITO（In.Tin.Oxid）からなる表示
画素の透明電極、８及び９はAl膜からなるソース、ドレ
イン電極、10はソース、ドレイン部の電極取り出し用の
スルーホール,11は下部ゲート電極（２）の延長部分た
る下部ゲート配線（２′）と上部ゲート電極（12）の延
長部分たる上部ゲート配線（12′）とを薄膜トランジス
タ以外の部分において電気的に連接するためのスルーホ
ール、12は上部ゲート電極である。ここで下部及び上部
電極（2,12）は遮光性導体であれば良く、上述の材料に
限定されない。なお実施例では上部電極をソース、ドレ
イン電極と同じAl膜を用いているが別の材料からなる層
を別工程で形成しても良い。ただし、同一材料を用いれ
ばフォトマスクの使用枚数が少なくてすので歩留りの向
上が期待できる。
部ゲート絶縁膜、７はITO（In.Tin.Oxid）からなる表示
画素の透明電極、８及び９はAl膜からなるソース、ドレ
イン電極、10はソース、ドレイン部の電極取り出し用の
スルーホール,11は下部ゲート電極（２）の延長部分た
る下部ゲート配線（２′）と上部ゲート電極（12）の延
長部分たる上部ゲート配線（12′）とを薄膜トランジス
タ以外の部分において電気的に連接するためのスルーホ
ール、12は上部ゲート電極である。ここで下部及び上部
電極（2,12）は遮光性導体であれば良く、上述の材料に
限定されない。なお実施例では上部電極をソース、ドレ
イン電極と同じAl膜を用いているが別の材料からなる層
を別工程で形成しても良い。ただし、同一材料を用いれ
ばフォトマスクの使用枚数が少なくてすので歩留りの向
上が期待できる。
このように、薄膜トランジスタのゲート電極及びその延
長したゲート配線をチャネルが形成されるａ−Si半導体
層４を挟んで上方と下方に２本設けた２層配線構造とし
たので、配線抵抗を従来例に比べて極めて小さくできる
ので画像表示装置の大型，大面積化に伴い配線長が長く
なっても配線抵抗にもとずく時定数によるゲート線遠端
部での伝播遅延が大きくならず、高速書き込みが可能
で、誤表示が生じないという実用上極めて大なる効果を
奏する利点がある。また２層配線をトランジスタ以外の
部分において電気的に連接しているので、一方の配線が
断線した場合でもトランジスタの駆動が可能であるので
信頼性を向上できる利点がある。電気的連接部分の数を
多く取ればそれだけ信頼性を更に向上できることは言う
までもない。
長したゲート配線をチャネルが形成されるａ−Si半導体
層４を挟んで上方と下方に２本設けた２層配線構造とし
たので、配線抵抗を従来例に比べて極めて小さくできる
ので画像表示装置の大型，大面積化に伴い配線長が長く
なっても配線抵抗にもとずく時定数によるゲート線遠端
部での伝播遅延が大きくならず、高速書き込みが可能
で、誤表示が生じないという実用上極めて大なる効果を
奏する利点がある。また２層配線をトランジスタ以外の
部分において電気的に連接しているので、一方の配線が
断線した場合でもトランジスタの駆動が可能であるので
信頼性を向上できる利点がある。電気的連接部分の数を
多く取ればそれだけ信頼性を更に向上できることは言う
までもない。
更にチャネルが形成されるａ−Si半導体層４はその両面
が遮光性導体により外光より保護されているので薄膜ト
ランジスタの特性を極めて安定に保つことができる。
が遮光性導体により外光より保護されているので薄膜ト
ランジスタの特性を極めて安定に保つことができる。
更に図示は省略するが、上下２層のデュアルゲート構造
となっているので、チャネルはａ−Si半導体層４の表面
と裏面の近傍に２本形成されるのでトランジスタの負荷
（表示画素）駆動能力を増大できる利点がある。
となっているので、チャネルはａ−Si半導体層４の表面
と裏面の近傍に２本形成されるのでトランジスタの負荷
（表示画素）駆動能力を増大できる利点がある。
以上説明したように本発明によれば薄膜トランジスタの
ゲート電極及びその延長したゲート配線をチャネルが形
成される半導体層を挟んで上方と下方に２本設けた２層
配線構造とし，配線材料に遮光性導体を用い，さらに上
記２層配線をトランジスタ以外の部分において電気的に
連接したものであるから，配線抵抗を低くでき大型表示
装置の表示誤り等を防止できる，配線の一部に断線があ
っても救済できる，外部の光による誤動作を防止できる
等の多大な効果が期待できる。
ゲート電極及びその延長したゲート配線をチャネルが形
成される半導体層を挟んで上方と下方に２本設けた２層
配線構造とし，配線材料に遮光性導体を用い，さらに上
記２層配線をトランジスタ以外の部分において電気的に
連接したものであるから，配線抵抗を低くでき大型表示
装置の表示誤り等を防止できる，配線の一部に断線があ
っても救済できる，外部の光による誤動作を防止できる
等の多大な効果が期待できる。
第１図は本発明の薄膜トランジスタアレイの１画素の構
造説明図で（ａ）は平面図、（ｂ）はＡ−Ａ′断面図、
同じく（ｃ）はＢ−Ｂ′断面図、である。 第２図は従来薄膜トランジスタアレイの１画素の構造説
明図で（ａ）は平面図、（ｂ）はＡ−Ａ′断面図、であ
る。 第３図は他の従来薄膜トランジスタアレイの１画の構造
説明図（断面図）である。 １……ガラス基板 2,12……ゲート電極 ２′,12′……ゲート配線 3,6……絶縁膜、４……チャネル形成用（アモルファス
シリコン）半導体層 ５……ソース及びドレイン領域（ｎ型不純物ドープアモ
ルファスシリコン）半導体層） ７……透明画素電極,8,9……ソース、ドレイン電極、
８′……ソース配線 10……ソース、ドレイン部の電極取り出し用のスルーホ
ール 11……ゲート配線を相互に連接するためのスルーホール
造説明図で（ａ）は平面図、（ｂ）はＡ−Ａ′断面図、
同じく（ｃ）はＢ−Ｂ′断面図、である。 第２図は従来薄膜トランジスタアレイの１画素の構造説
明図で（ａ）は平面図、（ｂ）はＡ−Ａ′断面図、であ
る。 第３図は他の従来薄膜トランジスタアレイの１画の構造
説明図（断面図）である。 １……ガラス基板 2,12……ゲート電極 ２′,12′……ゲート配線 3,6……絶縁膜、４……チャネル形成用（アモルファス
シリコン）半導体層 ５……ソース及びドレイン領域（ｎ型不純物ドープアモ
ルファスシリコン）半導体層） ７……透明画素電極,8,9……ソース、ドレイン電極、
８′……ソース配線 10……ソース、ドレイン部の電極取り出し用のスルーホ
ール 11……ゲート配線を相互に連接するためのスルーホール
Claims (1)
- 【請求項１】マトリクス状に配置された表示画素の透明
電極と，当該透明電極に接続されて各表示画素を駆動す
る薄膜トランジスタと，当該薄膜トランジスタを駆動す
べく接続されたゲート配線及びソース配線とを具備して
構成される薄膜トランジスタアレイにおいて， 上記薄膜トランジスタは絶縁性基板（１）上に，下部ゲ
ート電極（２），下部ゲート絶縁膜（３）チャネル形成
用の半導体層（４），ソース及びドレインとして動作す
べく上記下部ゲート電極上方において分離開口部を有し
て対向する一対の不純物ドープ半導体層（５），上部ゲ
ート絶縁膜（６），上部ゲート電極（12），が順に積層
されて構成され， かつ，上記下部及び上部電極（2,12）は遮光性導体から
なり， かつ，上記下部ゲート電極（２）の延長部分たる下部ゲ
ート配線（２′）と上記上部ゲート電極（12）の延長部
分たる上部ゲート配線（12′）とは上記薄膜トランジス
タ以外の部分において電気的に連接された部分を有する
ことを特徴とする薄膜トランジスタアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62042265A JPH07101268B2 (ja) | 1987-02-25 | 1987-02-25 | 薄膜トランジスタアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62042265A JPH07101268B2 (ja) | 1987-02-25 | 1987-02-25 | 薄膜トランジスタアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63208896A JPS63208896A (ja) | 1988-08-30 |
| JPH07101268B2 true JPH07101268B2 (ja) | 1995-11-01 |
Family
ID=12631205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62042265A Expired - Fee Related JPH07101268B2 (ja) | 1987-02-25 | 1987-02-25 | 薄膜トランジスタアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101268B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101403409B1 (ko) * | 2010-04-28 | 2014-06-03 | 한국전자통신연구원 | 반도체 장치 및 그 제조 방법 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03227062A (ja) * | 1990-01-31 | 1991-10-08 | Matsushita Electron Corp | 薄膜トランジスタアレイ |
| JPH04280226A (ja) * | 1991-03-08 | 1992-10-06 | Nec Corp | 薄膜トランジスタ素子アレイおよびその駆動方法 |
| US5424244A (en) | 1992-03-26 | 1995-06-13 | Semiconductor Energy Laboratory Co., Ltd. | Process for laser processing and apparatus for use in the same |
| US6580475B2 (en) * | 2000-04-27 | 2003-06-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US6740938B2 (en) | 2001-04-16 | 2004-05-25 | Semiconductor Energy Laboratory Co., Ltd. | Transistor provided with first and second gate electrodes with channel region therebetween |
| US6906344B2 (en) | 2001-05-24 | 2005-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor with plural channels and corresponding plural overlapping electrodes |
| US6952023B2 (en) | 2001-07-17 | 2005-10-04 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| JP3791482B2 (ja) * | 2002-10-17 | 2006-06-28 | セイコーエプソン株式会社 | 液晶装置及び電子機器 |
| EP2449595B1 (en) * | 2009-06-30 | 2017-07-26 | Semiconductor Energy Laboratory Co, Ltd. | Method for manufacturing semiconductor device |
| KR102246529B1 (ko) | 2009-09-16 | 2021-04-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| WO2011048923A1 (en) | 2009-10-21 | 2011-04-28 | Semiconductor Energy Laboratory Co., Ltd. | E-book reader |
| JP6014203B2 (ja) * | 2015-05-27 | 2016-10-25 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型表示装置 |
-
1987
- 1987-02-25 JP JP62042265A patent/JPH07101268B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101403409B1 (ko) * | 2010-04-28 | 2014-06-03 | 한국전자통신연구원 | 반도체 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63208896A (ja) | 1988-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4821092A (en) | Thin film transistor array for liquid crystal display panel | |
| US6246453B1 (en) | Electro-optical device | |
| US6878966B2 (en) | Thin-film transistor display devices | |
| KR100333273B1 (ko) | 박막트랜지스터형 액정표시장치의 어레이기판과 그 제조방법 | |
| JP4843719B2 (ja) | アレイ及び製品 | |
| US5742365A (en) | Liquid crystal display device and method for manufacturing the same in which a light shielding layer is over the gate electrode or a gate electrode is in a trench | |
| JPH04163528A (ja) | アクティブマトリクス表示装置 | |
| JP2001356372A (ja) | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 | |
| US7947985B2 (en) | Thin film transistor array substrate and manufacturing method thereof | |
| EP0315319B1 (en) | Liquid crystal display device | |
| JPH07101268B2 (ja) | 薄膜トランジスタアレイ | |
| EP0468711B1 (en) | Matrix-addressed type display device | |
| JPH0570156B2 (ja) | ||
| JP2001021916A (ja) | マトリクスアレイ基板 | |
| JP4130728B2 (ja) | 外部接続端子及びそれを備えた液晶表示装置及びその製造方法 | |
| KR100275932B1 (ko) | 액정표시장치 및 그 제조방법 | |
| KR100897487B1 (ko) | 액정표시소자의 어레이 기판 및 그 제조방법 | |
| JPH11326941A (ja) | アクティブマトリクス表示装置 | |
| KR100635945B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 | |
| JPS63276031A (ja) | 液晶表示装置 | |
| JPH0572561A (ja) | アクテイブマトリクス基板 | |
| KR100777698B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 | |
| US20230135065A1 (en) | Active matrix substrate | |
| JPH11316391A (ja) | 液晶表示装置 | |
| JP2000029071A (ja) | 表示装置用アレイ基板、及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |