KR19980071830A - 반도체장치 - Google Patents
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Abstract
반도체장치는 반도체기판의 주표면 상에 형성된 게이트 및 상기 게이트의 양측 영역에 형성된 드레인 및 소오스를 갖는 복수의 제 1 필드효과 트랜지스터 (FET), 상기 반도체기판의 주표면 상에 형성된 게이트 및 상기 게이트의 양측 영역에 형성된 드레인 및 소오스를 갖는 복수의 제 2 FET 및 상기 FET의 쌍 사이의 영역에서 상기 반도체기판의 주표면 및 뒷면을 관통하는 전기도전층을 구비하고, 상기 FET의쌍을 형성하는 상기 제 1 및 제 2 FET는 그 드레인이 서로 마주보도록 서로 가까이에 배치되고, 그 소오스의 짧은 측면 방향으로의 상기 제 1 및 제 2 FET의영역 폭이 그 드레인의 보다 짧은 측면 방향으로의 상기 제 1 및 제 2 FET의영역 폭과 실질적으로 동일하고, 상기 제 1 및 제 2 FET의모든 드레인이 서로 전기적으로 접속되고, 상기 제 1 및 제 2 FET의모든 게이트가 서로 전기적으로 접속되며, 상기 제 1 및 제 2 FET의모든 소오스는 상기 도전층을 통하여 상기 반도체기판의 뒷면에서 서로 전기적으로 접속된다.
Description
본 발명은 초고주파 신호를 증폭하기 위하여 사용되는 파워증폭 반도체장치에 관한 것으로, 특히 복수의 드레인 및 게이트가 각각 빗살 형태로 배치되는 구조 (이하 멀티핑거 구조)를 갖는 반도체장치에 관한 것이다.
지금까지는, 수백 MHz (예를 들어 900 MHz)의신호를 증폭하는 파워트랜지스터가 휴대용 전화기의 전송 단계에서이용되어 왔다.이러한 형태의 휴대용 전화기는 배터리로 구동되기 때문에, 휴대용 전화기는 한번 충전으로 가능한 한 오랜 시간 동안 사용되는 것이 바람직하다. 또한, 휴대용 전화기의 외관을 축소하고 무게를 줄이기 위하여, 배터리 자체의 크기를 축소할 필요가 있다. 그러나, 배터리 크기의 감소는 배터리 용량의 증가를 불가능하게 한다. 그러므로, 휴대용 전화기에 사용되는 파워트랜지스터는 파워 증폭을 위하여 회로전류를 줄이고 증폭효율을 향상시킬 필요가 있다.이러한 환경에서, 상기한 문제를 해결하기 위하여, 예를 들어 일본 실용신안출원공개 51-80063에 기재된 바와 같이, 각각이 빗살 형태로 교대로 배치된 드레인 및 게이트를 갖는 복수의 FET 셀로 구성된 멀티핑거 구조를 갖는 파워트랜지스터가 제안되었다.
도 7은 멀티핑거 구조를 갖는 종래의 파워트랜지스터의 레이아웃을 도시한다. 도 7에 도시된 바와 같이, 복수의 소오스 (78), 게이트핑거 (71) 및 드레인핑거 (73) 가 소정의 간격으로 배치되어 복수의 트랜지스터 셀 (단위셀) (72)을 형성한다.이하에서, 드레인 리드전극 (74) 및 게이트 리드전극 (76)이 뻗어나가는 방향으로 배열된 복수의 단위셀은 트랜지스터 유니트라고 칭한다.
단위셀 (72) 각각에서, 드레인핑거 (73)는 드레인 리드전극 (74)을 통하여 드레인패드 (75)에 공통으로 접속된다.이와 같이, 각각의 단위셀 (72)에서, 게이트핑거 (71)는 게이트 리드전극 (76)을 통하여 게이트패드 (77)에 공통으로 접속된다. 각각의 단위셀 (72)에서, 소오스 (78)는 전기도전층 (79)을 통하여 반도체기판에 공통으로 접속된다.
또한 드레인패드 (75) 및 게이트패드 (77)는 배열된 단위셀 (72)의중심 부근에 배치되어 각각의 단위셀 (72)로의 신호 전송 시간을 통일한다. 상기 소오스 (78)는 상기 반도체기판을 통하여 리드프레임 (도시되지 않음)에 접속된다.
상기한 방식에서, 각각의 게이트핑거 (71), 즉 각각의 게이트는 규칙적인 간격으로 정상적으로 배치된다. 이것은 많은 핑거를 갖는 트랜지스터가 드레인, 게이트 및 소오스가 반복적으로 배치되는 구조와 함께 효과적으로 설계될 수 있기 때문이다. 또한, 한쌍의 게이트가 하나의 드레인 및 소오스를 공통으로 갖는 구조로 인하여 배열 영역이 감소된다. 더욱이, 단위셀에 의해 증폭된 신호가 어떠한 전송 손실 없이 종합될 수 있도록 신호의 전송비가 통일된다.
상기한 바와 같이, 멀티핑거 구조를 갖는 종래의 파워트랜지스터는 복수의 게이트핑거가 규칙적인 간격으로 배열되도록 배치된다. 이 때문에, 각각의 인접한 게이트핑거 사이의 간격은 집적도가 증가함에 따라 서로 매우 가까워진다. 그 결과, 파워트랜지스터의 단위면적당 열량 파워가 증가하여 칩표면의 온도가 상승하게 된다.
그러므로, 배선 폭이 좁고 전류밀도가 높은 드레인핑거전극은 일렉트로 마이그레이션 (electro-migration)의 발생을 초래한다.이 때문에, 오랜 시간의 사용으로 드레인핑거가 단절되어 트랜지스터의 수명이 짧아지는 문제가 발생한다.
또한, 온도의 상승은 게이트핑거 바로 아래, 즉 채널 내의 전자이동도를 저하시켜서 채널 저항을 증가시킨다.이 때문에, 파워트랜지스터의 출력이 감소하는 문제가 발생한다.이것은 단위전류 당 출력이 감소하여 손실이 증가하는 것을 의미한다.
한편, 종래의 구성에 있어서의 열적 역효과를 고려해 보면, 소오스나 드레인핑거의 보다 짧은 측면 방향의 확산영역이 그 폭에 있어서 증가되는 경우에, 상기 소오스 및 드레인 사이의 기생 커패시턴스가 증가하여 고주파특성을 저하시키는 문제가 발생한다.이런 식으로, 종래의 구성은 감소된 열적 역효과 및 향상된 전기적 특성 모두를 만족시키는 설계를 제공하는 것을 어렵게 한다.
본 발명은 종래의 장치의 상기한 문제를 해결하도록이루어졌으며, 따라서 본 발명의 목적은 동작하는 동안 단위면적당 열량 파워의 증가를 억제할 수 있는 멀티핑거 구조를 갖는 반도체장치를 제공하는 것이다.
본 발명의 또다른 목적은 효율이 높고 고주파 특성이 우수한 멀티핑거 구조를 갖는 반도체장치를 제공하는 것이다.
상기한 목적을 달성하기 위하여, 본 발명에 따르면, 반도체기판의 주표면 상에 형성된 게이트 및 상기 게이트의 양측 영역에 형성된 드레인과 소오스를 갖추고 제 1 소정 간격으로 배치된 복수의 제 1 FET, 상기 반도체기판의 주표면 상에 형성된 게이트 및 상기 게이트의 양측 영역에 형성된 드레인과 소오스를 갖추고 상기 제 1 소정 간격으로 배치되고, FET의쌍을 형성하기 위하여 상기 복수의 제 1 FET와 함께 상기 제 1 소정 간격보다 좁은 제 2 소정 간격으로 배치된 복수의 제 2 FET 및 상기 FET의쌍 사이의 영역에 있는 반도체기판의 주표면 및 뒷면을 관통하는 전기도전층을 구비하고, 상기 FET의쌍을 형성하는 제 1 및 제 2 FET는 그 드레인이 서로 마주보도록 서로 가까이 배치되고, 그 소오스의 보다 짧은 측면 방향으로의 상기 제 1 및 제 2 FET의영역 폭은 그 드레인의 보다 짧은 측면 방향으로의 상기 제 1 및 제 2 FET의영역 폭과 실질적으로 동일하고, 상기 제 1 및 제 2 FET의모든 드레인은 서로 전기적으로 접속되고, 상기 제 1 및 제 2 FET의모든 게이트는 서로 전기적으로 접속되며, 상기 제 1 및 제 2 FET의모든 소오스는 상기 도전층을 통하여 상기 반도체기판의 뒷면 상에서 서로 전기적으로 접속되는 반도체장치가 제공된다.
도 1은 본 발명의 제 1 실시예에 따른 파워트랜지스터의 레이아웃을 도시하는 다이어그램.
도 2는 도 1에서 점선으로 표시된 부분을 도시하는 확대된 다이어그램.
도 3은 도 2의 라인 (Ⅰ-Ⅰ)을 따라 취해진 단면도.
도 4는 균등하지 않은 게이트피치를 갖는 파워트랜지스터를 도시하는 단면도.
도 5는 도 2의 라인 (Ⅱ-Ⅱ)을 따라 취해진 단면도.
도 6은 도 2의 라인 (Ⅲ-Ⅲ)을 따라 취해진 단면도.
도 7은 종래의 파워트랜지스터의 레이아웃을 도시하는 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 소오스 바로위 전극
3 : p-TEOS 층 4 : 유기실리카 + 무기실리카
5 : p-TEOS 층 6 : 보호 나이트라이드막
8a : 게이트핑거전극 12a : 드레인핑거전극
20 : 단위셀
이하에서, 첨부 도면을 참조하여 본 발명의 실시예가 보다 상세히 기재된다.
도 1은 본 발명의 일실시예에 따른 파워트랜지스터의 레이아웃을 도시하는 다이어그램이다. 도 1에 도시된 파워트랜지스터는 칩 상에 2 열로 배치되고 드레인핑거전극 (12a), 게이트핑거전극 (8a) 및 소오스를 갖는 복수의 단위셀 (20)을 구비한다. 각각의 단위셀 (20)는 FET (필드효과 트랜지스터) 구조를 갖는다.
드레인핑거전극 (12a)는 하나의 드레인핑거전극 (12a)이 두개의 단위셀 (20)에 공통으로 제공되는 방식으로 규칙적인 간격으로 배치된다. 각각의 드레인핑거전극 (12a)의 일단은 2 열로 배치된 단위셀 (20)의 외부에 평행하게 형성된 두개의 드레인 리드전극 (12)에 공통으로 접속되는 한편, 상기 드레인핑거전극 (12a)의 타단은 나중에 기재되는 게이트 리드전극 (8)과 일정 간격으로 마주보고 있다. 드레인 리드전극 (12)의각각의 일단은 U 형태가 되도록 접속부분을 통하여 서로 접속되고, 본딩와이어 (bonding wire)를 접속하기 위한 드레인패드 (21)는 접속부분에 형성된다.
각각의 단위셀 (20)의 게이트핑거전극 (8a)의 일단은 상기 두개의 드레인 리드전극 (12) 사이에 형성된 하나의 게이트 리드전극 (8)에 공통으로 접속된다.이 게이트 리드전극 (8)는 2 열로 배치된 각각의 단위셀 (20)이 1 열씩 분리되는 방식으로 그 중심에서 두 개의 드레인 리드전극 (12)과 평행하게 형성된다. 상기 게리트핑거 전극 (8a)의타단은 일정 간격으로 상기 드레인 리드전극 (12)과 마주본다. 상기 드레인패드 (21)와 반대쪽에서 상기 게이트 리드전극 (8)의 일단이 본딩와이어를 접속하기 위한 게이트패드 (22)와 함께 형성된다.
이하에서 도 1에 도시된 단위셀 (20)의상세한 레이아웃이 도 2를 참조하여 기재된다. 도 2는 도 1의점선으로 둘러싸인 부분을 도시하는 확대된 다이어그램이다.
도 2에서, 드레인핑거전극 (제 2층 알루미늄 배선) (12a)는 쓰루홀 (through-hole) (31)을 통하여 상기 드레인핑거전극 (12a) 아래에 겹쳐지게 형성된 드레인핑거전극 (제 1층 알루미늄 배선) (2a)에 접속된다. 상기 드레인핑거전극 (제 1층 알루미늄 배선) (2a)는 나중에 기재되는 바와 같이 반도체기판에서 서로 가까운 두 개의 단위셀에 대하여 공통으로이용되는 드레인콘택 (1h)에 접속된다. 상기한 접속 구조를 갖는 단위셀 각각의 드레인핑거전극 (12a)는 드레인 리드전극 (12)에 공통으로 접속된다.
한편, 상기 반도체기판 상에 형성된 상기 두개의 게이트핑거전극 (8a)는 드레인핑거전극 (12a) 사이에 있는 넓은 간격의 두개의 게이트핑거전극 (8a)이 그 일단에서 서로 접속되는 방식으로 상기 드레인핑거전극 (12a)의 양면 상에 서로 가깝도록 배치된다. 바꿔 말하면, 상기 게이트핑거전극 (8a)는 드레인핑거전극 (12a)이 개입되는 곳에는 좁은 간격을 제공하고 드레이핑거 전극 (12a) 사이에는 넓은 간격을 제공하도록 균등하지 않은 간격으로 형성된다.
넓은 간격을 갖는 상기 두개의 게이트핑거전극 (8a)의 일단이 게이트 배선 (제 1 층 알루미늄 배선) (2b)에 공통으로 접속되고, 상기 게이트 배선 (제 1 층 알루미늄 배선) (2b)는 쓰루홀 (33)을 통하여 게이트 리드전극 돌출부 (8b)에 접속된다. 각각의 게이트 리드전극 돌출부 (8b)는 게이트 리드전극 (8)에 공통으로 접속된다.
만일,이 게이트 리드전극 (8)이 게이트 배선 (제 1층 알루미늄 배선) (2b)과 동일한 층인 제 1층 알루미늄 배선으로 형성된다면, 상기 게이트 리드전극 (8) (제 1층 알루미늄 배선) 및 상기 반도체기판 (1) 사이의 층간절연막의 두께는 게이트산화막 (SiO2), 절연층 (SiO2) 및 BPSG (boron phosphorus silicate glass) 층의 각각의 두께의 합이 된다. 이러한 두께는 매우 얇기 때문에, 게이트 리드전극 (8)의 기생 커패시턴스가 커져서, 고주파특성의 저하를 초래한다. 그러므로, 게이트 리드전극 (8)는 제 2 층 알루미늄 배선으로 구성되는 것이 바람직하다.
그러나, 상기 제 2층 알루미늄 배선 및 게이트핑거전극 (8a)이 서로 직접적으로 접촉하는 경우에는, 콘택홀의 애스펙트 비 (aspect ratio) 가 커져서, 콘택이 실패하기 쉽다.이러한 결점을 방지하기 위하여, 게이트핑거전극 (8a)는 일단 게이트 배선 (제 1 층 알루미늄 배선) (2b)을 통하여 게이트 리드전극 돌출부 (8b)에 접속되고, 게이트 리드전극 돌출부 (8b) 가 제 2 층 알루미늄 배선인 게이트 리드전극 (8)에 접속된다.
또한, 반도체기판에서의 소오스콘택 (1d)는 소오스 바로위 전극 (just-above-source electrode) (제 1 층 알루미늄 배선) (2)과 접속되고, 상기 소오스 바로위 전극 (just-above-source electrode) (제 1 층 알루미늄 배선) (2)는 상기 반도체기판의 드레인핑거전극 (12a) 사이에 형성된 P+주입층 (1c)에 접속된다.
본 실시예에서, 드레인 리드전극 (12)는 25 ㎛의폭 및 500 ㎛의 길이를 가지며, 게이트 리드전극 (8)는 20 ㎛의 폭 및 450 ㎛의 길이를 가진다. 상기 드레인핑거전극 (제 1 층 알루미늄 배선) (2a) 및 상기 드레인핑거전극 (제 2 알루미늄 배선) (12a)는 3.2 ㎛의 폭 및 50 ㎛의 길이를 갖는다. 게이트핑거전극 (8a)는 0.6 ㎛의 폭 및 50 ㎛의 길이를 갖는다. 소오스콘택 (1d)는 인 (phosphorus)이나 아세닉 (arsenic)이 1015내지 1021(cm-3)의 농도로 반도체기판에 확산되는 영역에 의해 형성되며, 그 폭은 1.2 ㎛이고 그 길이는 50 ㎛이다. P+주입층 (1c)는 보론 (boron)이 1016내지 1022(cm-3)의 농도로 반도체기판에 확산되는 영역에 의해 형성되고, 그 폭은 6.8 ㎛이고 그 길이는 48 ㎛이다. 또한, 드레인패드 (21) 및 게이트패드 (22)는 각각의 변이 100 ㎛ 인 정사각형으로 구성된다.
도 3는 도 2의Ⅰ-Ⅰ 라인을 따라 취해진 단면도이다. 도 3에서, 반도체기판인 실리콘기판 (1)을 형성하는 P+기판 상에, 드레인핑거전극 (12a) 각각에 대응하는 영역에 P에피텍셜 (epitaxial) 층 (1b)이 형성되고, 각각 인접한 드레인핑거전극 (12a) 사이의 영역에 P+주입층 (1c)이 형성된다. 두개의 P 웰 (1f)이 소정의 간격으로 P에피텍셜층 (1b)의 표면에 형성되고, 게이트핑거전극 (8a)는 게이트산화막 (7)을 통하여 각각의 P 웰 상에 형성된다. 소오스 확산층 (n) (1e) 및 드레인 확산층 (n-) (1g)는, 상기 두개의 마주보는 드레인 확산층 (n-) (1g) 각각의 끝부분과 접촉하는 드레인콘택 (n+) (1h)이 상기 P 웰 (1f) 사이의 P에피텍셜층 (1b)의 표면에 형성되는 방식으로, 게이트핑거전극 (8a)의 양측에 있는 P 웰 각각의 표면 상에 형성된다. 한편, 소오스콘택 (n+) (1d)는 소오스 확산층 (n) (1e)의 끝부분과 접촉하도록 각각의 P 웰 (1f)의 표면 상에 형성된다.
게이트핑거전극 (8a)는 실리콘기판 (1)의 주표면 측으로부터 다결정 실리콘 (두께 150 ㎚) 및 WSi (두께 170 ㎚)를 연속하여 적층함으로써 형성된다. 게이트핑거전극 (8a)의 폭 부분은 약 0.6 ㎛의전극 폭을 갖는 단면 치수를 제공하도록 마무리된다. 게이트핑거전극 (8a) 및 게이트절연막 (9)는 그 위에 BPSG 층 (10)이 형성되는 SiO2층 (9)으로 덮인다.
그 위에 BPSG 층 (10)이 형성된 실리콘기판 (1) 상에 제 1 층 알루미늄 배선층 (소오스 바로위 전극 (2), 드레인핑거전극 (2a) 등)이 선택적으로 형성된다. p-TEOS (plasma-tetraethylortho silicate) 층 (3), 유기실리카 (organic silica) + 무기실리카 (inorganic silica) 층 (4), 및 p-TEOS 층 (5)이 상기 제 1 층 알루미늄 배선층 상에 연속적으로 형성된다. 제 2 층 알루미늄 배선층 (드레인핑거전극 (12a) 등)는 게이트핑거전극 (8a) 사이의 p-TEOS 층 (5) 상에 형성되고, 보호 나이트라이드막 (이하 p 나이트라이드막) (6)이 상기 제 2 층 알루미늄 배선층 및 p-TEOS 층 (5) 상에 형성된다.
상기 제 1층 알루미늄 배선층은 실리콘기판 (1) 측으로부터 TiN (30 ㎚ 두께), Ti (50 ㎚ 두께), Al-Si-Cu (550 ㎚ 두께), 및 TiN (30 ㎚ 두께)를 연속적으로 적층함으로써 형성된다.
이러한 구조의 반도체장치에 있어서, 게이트전압 인가에 대하여, 게이트핑거전극 (8a)는 게이트산화막 (7)을 통하여 실리콘기판 (1) 내의 P 웰 내에 형성된 채널에 전기장을 형성한다. 그 결과, 소오스 확산층 (1e) 및 드레인 확산층 (1g) 사이의 채널의 전도성이 게이트전압에 의하여 제어된다.
드레인핑거전극 (제 1층 알루미늄 배선) (12a) 및 드레인핑거전극 (제 2층 알루미늄 배선) (2a)는, 도 2에 도시된 바와 같이, 게이트핑거전극 (8a)과 평행하게 형성된다. 상기 드레인핑거전극 (제 1알루미늄 배선) (2a)는 드레인콘택 (1h)를 통하여 실리콘기판 (1) 내의 드레인 확산층 (1g)에 접속된다.
상기 게이트핑거전극 (8a)으로부터 게이트의 가로방향으로 소오스콘택 (1d) 까지 뻗어있는 소오스 확산층 (1e)는 소오스콘택 (1d)를 통하여 소오스 바로위 전극 (just-above-source electrode) (제 1 층 알루미늄 배선) (2)에 접속된다. 소오스 바로위 전극 (2)는 P+기판 (1a)에이르는 깊이를 갖는 고농도층인 P+주입층 (1c)에 접속된다.
| 확산 종류 | 불순물 농도 (cm-3) | |
| 소오스콘택 (1d) | 인 또는 아세닉 | 1015- 1021 |
| 소오스 확산층 (1e) | 인 또는 아세닉 | 1015- 1021 |
| P 웰 (1f) | 보론 | 1014- 1019 |
| 드레인 확산층 (1g) | 인 또는 아세닉 | 1014- 1021 |
| 드레인콘택 (1h) | 인 또는 아세닉 | 1015- 1021 |
| P+주입층 (1c) | 보론 | 1016- 1022 |
| P에피텍셜층 (1b) | 보론 | 1012- 1017 |
| P+기판 (1a) | 보론 | 1019- 1022 |
이어서, 실리콘기판 (1) 내의 확산층이 기재된다. 표 1는 도 3의각각의 확산층에 대한 확산 종류 및 불순물 농도를 나타낸다. 각각의 층은 표 1에 나타난 확산 종류 및 불순물 농도로이온주입함으로써 형성된다.
표 2는 실리콘기판 내의 각각의 층의 두께를 나타낸다.
| 층 두께 | ||
| p 나이트라이드막 (6) | 500 ㎚ | |
| p-TEOS 층 (5) | 600 ㎚ | |
| 유기실리카 + 무기실리카 층 (4) | 단차 등을 평탄하게 할 정도로 도포 | |
| p-TEOS 층 (3) | 800 ㎚ | |
| 소오스 바로위 전극 (2) | TiNAl-Si-CuTiTiN | 30 ㎚550 ㎚50 ㎚30 ㎚ |
| 드레인핑거 전극 (12)(제 2 층 알루미늄 배선층) | 1.6 ㎛ | |
| BPSG 층 (10) | 650 ㎚ | |
| SiO2층 (9) | 180 ㎚ | |
| 게이트핑거 전극 (8a) | WSi다결정 실리콘 | 170 ㎚150 ㎚ |
| 게이트산화막 (SiO2) (7) | 35 ㎚ |
이하에서, 트랜지스터 유니트의 단위셀 사이의 간격이 도 4를 참조하여 기재된다. 도 4는 도 3의게이트 피치 (pitch)를 도시하는 단면도이다. 도 4에 도시된 바와 같이, 그 사이에 드레인핑거전극 (12a)을 삽입하고 단위셀을 배열하는 방향으로 서로 인접하는 두개의 단위셀 (20)는 게이트 피치를 줄이기 위하여 드레인콘택 (1h) 및 드레인핑거전극 (12a)을 공통으로 사용한다.이러한 구조에서, 게이트 피치, 즉 간격이 좁은 게이트핑거전극 (8a) 사이의 피치는 3.8 ㎛이다.
한편, 폭이 6.8 ㎛이고 소오스 바로위 전극 (2) 및 P+기판 (1a)을 전기적으로 접속하기 위한 P+주입층 (1c)이 간격이 넓은 드레인핑거전극 (12a) 사이의 실리콘기판 (1)에 형성된다. 그러므로, 드레인핑거전극 (12a) 사이의 간격은 상기 게이트 피치보다 긴 18.2 ㎛이다.
바꿔 말하면, 본 발명에서, 게이트 피치가 균등하지 않기 때문에, 즉 넓은 간격의 게이트 피치 및 좁은 간격의 게이트 피치가 교대로 배치되기 때문에, P+주입층 (1c)는 간격이 넓은 각각의 게이트 사이에 형성된다.이러한 구조로 인해, 소오스 확산층 (1e)는 소오스콘택 (1d), 소오스 바로위 전극배선 (2) 및 P+주입층 (1c)를 통하여 P+기판 (1a)에 접속된다. 그 결과, 소오스용 배선구조는 단순해지고, 따라서 멀티핑거 구조를 갖는 반도체장치를 저렴하게 제조할 수 있다.
각각의 확산층의 특정한 길이가 도 4에 도시된다. P+주입층 (1c) 및 소오스콘택 (1d) 사이의 거리는 2.5 ㎛이다. 소오스콘택 (1d)의길이는 1.2 ㎛이다. 소오스 확산층 (1e)의길이는 1.7 ㎛이다. 게이트의 길이 (게이트핑거전극 (8a)의폭)는 0.6 ㎛이다. 드레인 확산층 (1g)의길이는 1.2 ㎛이다. 드레인콘택 (1h)의길이는 0.8 ㎛이다.
도 5는 도 2의 Ⅱ-Ⅱ 라인을 따라 취해진 단면도이고, 도 6는 도 2의 Ⅲ-Ⅲ 라인을 따라 취해진 단면도이다. 도 5 및 도 6에서, 소자 격리를 위한 필드산화막 (1i)는 게이트 리드전극 (8) 및 드레인 리드전극 (12) 바로 아래의 실리콘기판 (1)에 형성된다.이 필드산화막 (1i)의두께는 400 ㎚이다.
본 발명의 실시예에 따르면, 소오스 확산층 (n) (1e)의두 영역이 간격이 넓은 게이트핑거전극 (8a) 사이에 형성되고, 그 보다 짧은 측면 방향으로의 상기 소오스 확산층 (n) (1e)의 폭은 종래의 기술에서와 같이 드레인 확산층 (n-) (1g)의 폭과 실질적으로 동일하기 때문에, 소오스 및 드레인 사이의 기생 커패시턴스는 증가하지 않으므로 종래와 같은 고주파특성을 얻을 수 있다.
또한, P+주입층 (1c)이 간격이 넓은 게이트핑거전극 (8a)에 대응하는 단위셀 (20) 사이에 제공되고, 소오스 바로위 전극 (2)을 통하여 개개의 셀 (20)의 소오스콘택 (1d)에 접속되어 그 자체로서 P+주입층 (1c)의폭을 넓히거나 P+주입층 (1c) 및 소오스콘택 (1d) 사이의 간격이 넓어져서, 소오스를 삽입하는 게이트 피치를 넓게한다. 그 결과, 단위셀 (20)의 특성을 유지하면서 열적 설계를 고려하여 레이아웃이 설계된다. 바꿔 말하면, 상기 게이트핑거전극 (8a) 바로 아래의 채널에 집중적으로 발생하는 열이 소오스 영역 (1e)에 의해 확산되어, 온도를 바람직한 값으로 억제할 수 있다. 그러므로, 배선 폭이 좁고 전류밀도가 높은 드레인핑거전극 (12a)에서 조차, 트랜지스터의 수명이 연장되는 결과와 함께 일렉트로 마이크레이션 (electro-migration)이 발생하기 어렵게 된다.
만일 소오스 확산층 (n) (1e)의 보다 짧은 측면 방향으로의 폭이 증가하면, 레이아웃은 열적 영향을 고려하여 설계될 수 있지만, 소오스 및 드레인 사이의 기생 커패시턴스가 증가되어 고주파특성의 저하를 초래한다. 일본 실용신안출원공개 51-80063는 하나의 소오스 확산영역이 두개의 게이트핑거전극 사이에 형성되는 소오스를 삽입하는 게이트 피치에 관한 어떤 기재도 포함하고 있지 않다.
본 발명에서는, 소오스를 삽입하는 게이트 피치에 있어서의 증가가 P+주입층 (1c)의폭을 변화시키거나 소오스콘택 (n+) 및 P+주입층 (1c) 사이의 간격을 변화시킴으로써 고주파특성에 대한 역효과 없이 실현될 수 있다.
더욱이, 소오스를 기판으로이용함으로써 얻어지는 효과가 또한 제공되는데, 즉, 소오스가 리드프레임 상에 직접 마운트되어 소오스 인덕턴스를 감소시키고 열량값을 향상시킬 수 있다. 또한, 소오스배선 및 드레인이나 게이트 배선 사이의 크로스오버 (cross-over) 배선이 제거되므로, 개개의 배선 간의 기생 커패시턴스가 감소한다.
상기한 바와 같이, 게이트 피치가 서로 불균등하게 배치되기 때문에, 집적도를 증가시킬 때 단위면적당 열량값이 종래의 기술보다 감소함으로써, 온도의 증가를 억제한다. 그 결과, 배선에 있어서의 일렉트로 마이그레이션의 발생이 억제된다. 또한, 채널 부분의 온도가 낮은 값으로 억제되기 때문에, 전자이동도의 저하가 억제되어 채널 저항의 증가를 억제한다. 그러므로, 출력의 저하 없이 효율이 좋은 파워트랜지스터가 실현된다.
본 발명의 실시예에 대한 앞의 기재는 도시와 설명을 목적으로 제시되었다. 상기한 정확한 형태에만 본 발명을 제한하도록 의도되지는 않으며, 다양한 변경 및 수정이 상기한 내용에 비추어 가능하거나 본 발명의 실시로부터 얻어질 수도 있다. 이 분야에서 통상의 지식을 가진 자로 하여금 다양한 실시예 및 다양한 변경을 가하여 특정한 용도에 맞게 본 발명을이용하도록 본 발명의 원리및 그 실질적인 응용을 설명하기 위하여 본 실시예가 선택되고 기재되었다. 첨부한 청구범위 및 그 등가에 의해 본 발명이 정의되는 것이 바람직하다.
상기한 본 발명에 따르면, 고주파특성에 대한 역효과 없이 게이트 피치의 증가를 실현할 수 있고, 소오스를 기판으로이용함으로써 소오스가 리드프레임 상에 직접 마운트되어 소오스 인덕턴스를 감소시키고 열량값을 향상시킬 수 있다. 또한, 소오스배선 및 드레인이나 게이트 배선 사이의 크로스오버 (cross-over) 배선이 제거되므로 개개의 배선 간의 기생 커패시턴스가 감소되고, 온도의 증가가 억제된다. 그 결과, 배선에 있어서의 일렉트로 마이그레이션의 발생 및 채널 저항의 증가가 억제되어, 출력의 저하 없이 효율이 좋은 파워트랜지스터가 실현된다.
Claims (7)
- 반도체기판 (1)의주표면 상에 형성된 게이트 (8) 및 게이트의 양측 영역에 형성되고 제 1 소정 간격으로 배치된 드레인 (1g)과 소오스 (1e)를 갖는 복수의 제 1 FET (20), 상기 반도체기판의 주표면 상에 형성된 게이트 (8) 및 상기 게이트의 양측 영역에 형성되고 상기 제 1 소정 간격으로 배치된 드레인 (1g)과 소오스 (1e)를 갖는 복수의 제 2 FET 로서, 상기 제 1 및 제 2 FET는 한 쌍의 FET를 형성하도록 상기 제 1 소정 간격보다 작은 제 2 소정 간격으로 배치되는 복수의 제 2 FET (20) 및 상기 FET의쌍 사이에 있는 영역의 상기 반도체기판의 주표면 및 뒷면을 관통하는 전기도전층 (1c)을 구비하고, 상기 FET의쌍을이루는 상기 제 1 및 제 2 FET는 그 드레인이 서로 마주보도록 서로 인접하게 배치되고, 상기 제 1 및 제 2 FET의그 소오스의 보다 짧은 측면 방향으로의 영역 폭이 상기 제 1 및 제 2 FET의그 드레인의 보다 짧은 측면 방향으로의 영역 폭과 실질적으로 동일하고, 상기 제 1 및 제 2 FET의모든 드레인은 서로 전기적으로 접속되고, 상기 제 1 및 제 2 FET의모든 게이트는 서로 전기적으로 접속되며, 상기 제 1 및 제 2 FET의모든 소오스는 상기 도전층을 통하여 상기 반도체기판의 뒷면 상에서 서로 전기적으로 접속되는 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서, 상기 FET의쌍은 상기 제 2 소정 간격보다 큰 소정 간격으로 배치되는 것을 특징으로 하는 반도체장치.
- 제 2 항에 있어서, 상기 FET의쌍 각각은 상기 반도체기판의 주표면 상에 형성되고 상기 제 1 및 제 2 FET의개개의 드레인의 끝부분과 공통으로 접속된 하나의 드레인콘택 (1h) 및 상기 반도체기판의 주표면 상에 형성되고 상기 제 1 및 제 2 FET의개개의 소오스의 끝부분과 개별적으로 접속된 두개의 소오스콘택 (1d)을 구비하는 것을 특징으로 하는 반도체장치.
- 제 3 항에 있어서, 상기 드레인콘택과 전기적으로 접속되고 상기 반도체기판 상에 형성된 복수의 드레인핑거전극 (2a, 12a), 빗살 형태로 상기 드레인핑거전극과 공통으로 접속된 드레인 리드전극 (12), 상기 제 1 및 제 2 FET의게이트를 형성하는 복수의 게이트핑거전극 (8a) 및 빗살 형태로 상기 게이트핑거전극과 공통으로 접속된 게이트 리드전극 (8)을 더 구비하는 것을 특징으로 하는 반도체장치.
- 제 4 항에 있어서, 상기 반도체기판 상에 형성되고 서로 인접한 상기 FET 쌍의 상기 제 1 FET의 게이트핑거전극 및 상기 제 2 FET의 게이트핑거전극과 공통으로 접속된 게이트 배선 (2b)을 더 구비하고, 상기 게이트 배선은 전극돌출부 (8b)를 통하여 상기 게이트 리드전극에 공통으로 접속되는 것을 특징으로 하는 반도체장치.
- 제 4 항에 있어서, 제 1 유니트가 일렬로 배열된 상기 FET 쌍에 의해 형성되고, 제 2 유니트가 상기 제 1 유니트와 평행하게 대칭적으로 배치되고 일렬로 배열된 상기 FET의쌍에 의해 형성되고, 상기 제 1 및 제 2 유니트의 상기 드레인 리드전극은 2 열로 배치된 상기 FET의쌍의 외곽을 따라 상기 유니트를 배열하는 방향으로 개별적으로 형성되고, 상기 제 1 및 제 2 유니트의 상기 드레인 리드전극은 그 일단이 서로 접속되며, 상기 제 1 및 제 2 유니트의 게이트 리드전극은 공통으로 사용되고 2 열로 배치된 상기 FET의쌍의 중심에 상기 유니트를 배열하는 방향으로 형성되는 것을 특징으로 하는 반도체장치.
- 제 5 항에 있어서, 상기 제 1 및 제 2 드레인 리드전극의 접속 부분 상에 형성된 하나의 드레인패드 (21) 및 상기 드레인패드의 반대쪽 게이트 리드전극의 일단에 형성된 하나의 게이트패드 (22)를 더 구비하는 것을 특징으로 하는 반도체장치.
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