JP2004186634A

JP2004186634A - 接合型電界効果トランジスタ

Info

Publication number: JP2004186634A
Application number: JP2002355014A
Authority: JP
Inventors: Yoshifumi Higashida; 祥史東田
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2002-12-06
Filing date: 2002-12-06
Publication date: 2004-07-02

Abstract

【課題】実装基板の回路に他の部品を接続するという煩わしさをなくし、かつ、回路上の面積を大きくすることなく、非常に高周波のノイズ成分がＦＥＴに入力されても確実に吸収することができるジャンクションＦＥＴを提供する。
【解決手段】ｐ形半導体基板１の表面側にダイオード１７部とするｎ形領域２ｂと、トランジスタ１６部とするｎ形ウェル領域２ａとが形成されされている。ダイオード部のｎ形領域２ｂには、ｐ形領域９が形成され、ウェル領域２ａには、ｐ形領域からなるゲート領域３が複数個並列して形成、そのゲート領域３の両側がソース領域５およびドレイン領域４とされている。これらの各領域にゲート電極６、ドレイン電極７およびソース電極８がそれぞれ接続され、このゲート電極６とソース電極８との間に逆方向ダイオード１７が、ドレイン電極７とソース電極８との間にキャパシタ１１が接続されるように形成されている。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、接合型電界効果トランジスタ（ジャンクションＦＥＴ）に関する。さらに詳しくは、ジャンクションＦＥＴのソース電極とドレイン電極との間にキャパシタが内蔵され、ソース・ドレイン間の高周波ノイズを除去し得る接合型電界効果トランジスタに関する。
【０００２】
【従来の技術】
従来のジャンクションＦＥＴは、図６（ａ）に断面説明図が示されるように、たとえばｐ形半導体基板２１上にエピタキシャル成長されたｎ形半導体層が形成され、ｎ形ウェル領域２２ａとダイオードｎ形領域２２ｂとが拡散などにより分離され、ｎ形ウェル領域２２ａに複数のｐ形のゲート領域２３、ダイオードｎ形領域２２ｂ内にｐ形領域２９がさらに拡散などにより形成され、ｐ形ゲート領域２４の両側にｎ形ドレイン領域２４およびソース領域２５がそれぞれ形成されている（たとえば特許文献１参照）。なお、半導体基板２１はゲート電極２６と図示しないｐ形拡散領域（チャネルストッパ）と配線を介して接続されている。図６（ａ）において、２６はゲート電極、２７はドレイン電極、２８はソース電極で、ダイオードのｐ形領域２９はソース電極２８と接続されている。なお、必要に応じて図示しない層間絶縁膜が設けられている。また、この構造を等価回路図で表すと、図６（ｂ）に示されるように、ゲート・ソース間に、ｐｎ接合が形成された逆方向ダイオード１７が挿入する構造となっている。
【０００３】
【特許文献１】
特開２００２−１９０４８０号公報（図１および２）
【０００４】
【発明が解決しようとする課題】
しかしながら、前述のジャンクションＦＥＴによれば、ドレインに入力される高周波成分（ノイズ成分）は、デバイスがもつ抵抗成分により、雑音として放射されてしまい、このジャンクションＦＥＴが組み込まれる回路の他の部分にノイズが入り込むという問題がある。そのため、この高周波成分を除去するため、ジャンクションＦＥＴが組み込まれる回路のドレインとソースとの間に外付けでキャパシタを付加する必要があるが、回路上の面積が大きくなってしまい部品の小型化に反し、さらには、部品数の増加および組立工程の増加などによるコストアップにも繋がるという問題がある。また、仮に外付けでリード線などを介してキャパシタを接続しても、リード線のインダクタンスにより高周波成分に対しては大きなインピーダンスを介在させることになり、ゲートやドレインに入力される高周波ノイズを完全に吸収することはできないという問題もある。
【０００５】
本発明は、このような問題を解決するためになされたもので、ジャンクションＦＥＴに非常に高周波のノイズ成分が入力される場合でも、実装基板の回路に他の部品を接続するという煩わしさをなくし、かつ、回路上の面積を大きくすることなく、高周波ノイズを確実に吸収することができる接合型電界効果トランジスタを提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明による接合型電界効果トランジスタは、第１導電形半導体基板の表面側にダイオード部とする第２導電形領域とトランジスタ部とする第２導電形ウェル領域とが形成され、前記ダイオード部の第２導電形領域の表面側にさらに第１導電形領域が形成されることによりダイオードが形成され、前記ウェル領域に第１導電形領域が複数個並列して形成されることによりゲート領域とされ、該ゲート領域の両側の前記ウェル領域がそれぞれソース領域およびドレイン領域とされることにより、ソース領域−ゲート領域−ドレイン領域−ゲート領域が繰り返されるトランジスタ接合部が形成され、前記ダイオード部の第１導電形領域および前記ソース領域と電気的に接続してソース電極が設けられ、前記ゲート領域および前記半導体基板と電気的に接続してゲート電極が設けられ、前記ドレイン領域と電気的に接続してドレイン電極が設けられ、前記ダイオード部の表面上また前記ウェル領域外のフィールド領域上にキャパシタが形成され、該キャパシタが前記ドレイン電極とソース電極との間に接続されるように金属配線が設けられている。
【０００７】
この構造にすることによって、一つのデバイスでジャンクションＦＥＴのドレイン・ソース間にキャパシタが形成されるため、ドレインに入力される高周波成分をバイパスさせることができ、ＦＥＴの抵抗成分により高周波成分がノイズとなって放射することを防止できる。一方、内蔵されているキャパシタは、ジャンクションＦＥＴのダイオード上など残余の空間を利用しているため、従来のジャンクションＦＥＴと同じ大きさでジャンクションＦＥＴとキャパシタを形成できることになるため回路の面積を縮小でき電子部品の小型化、さらに部品点数の削減、組立工数の減少によりコスト低減を行うことができる。
【０００８】
【発明の実施の形態】
つぎに、本発明による接合型電界効果トランジスタについて、図面を参照しながら説明をする。本発明による接合型電界効果トランジスタは、その一実施形態の断面説明図が図１（ａ）に示されるように、たとえば第１導電形（たとえばｐ形）半導体基板１の表面側にダイオード１７部とする第２導電形（たとえばｎ形）領域２ｂと、トランジスタ（以下、ＦＥＴという）１６部とする第２導電形（ｎ形）ウェル領域２ａとが形成されている。ダイオード１７部のｎ形領域２ｂの表面側には、さらにｐ形領域９が形成されることによりダイオード１７が形成され、ウェル領域２ａには、ｐ形領域が複数個並列して形成されることによりゲート領域３とされ、そのゲート領域３の両側のウェル領域がそれぞれソース領域５およびドレイン領域４とされることにより、ソース領域５−ゲート領域３−ドレイン領域４−ゲート領域３が繰り返されるトランジスタ接合部が形成されている。
【０００９】
そして、ダイオード１７部のｐ形領域９およびソース領域５と電気的に接続してソース電極８が設けられ、ゲート領域３および半導体基板１と電気的に接続してゲート電極６が設けられ、ドレイン領域４と電気的に接続してドレイン電極７が設けられている。そして、ダイオード１７部の表面上またウェル領域２ａ外のフィールド領域上にキャパシタ１１が形成され、そのキャパシタ１１がドレイン電極７とソース電極８との間に接続されるように金属配線が設けられている。
【００１０】
この構造を等価回路図で表すと、図１（ｂ）に示されるように、ゲート・ソース間に、ｐｎ接合が形成された逆方向ダイオード１７、ドレイン・ソース間にキャパシタ１１が挿入された構造になっているが、チップ内でＦＥＴと直接接続されているため、接続リードによるインダクタンスの問題は殆ど発生しない。
【００１１】
図１（ａ）に示される例は、図２に保護膜を省いた平面説明図（配線は線図で示す）が示されるようなストライプ型のゲート領域３の両側にドレイン領域４およびソース領域５が形成され、ゲートとソースとの間に逆方向ダイオード１７が接続され、そのダイオード１７を構成するｐ形領域９の表面にキャパシタ１１が形成された例で示されている。図２において、１１ｂが誘電体膜、９がダイオード１７を構成するｐ形領域をそれぞれ示している。なお、各電極は配線図で示されているが、実際には絶縁膜上に設けられるＡｌ配線などでコンタクト孔を介して各領域に接続されている。
【００１２】
半導体基板１は、たとえば不純物濃度が１×１０^１９ｃｍ^−３程度のｐ^＋形シリコン半導体基板が用いられ、その表面に不純物濃度が２×１０^１５ｃｍ^−３程度のｎ形半導体層が６μｍ程度エピタキシャル成長され、ＦＥＴ１６を形成するウェル領域２ａおよびダイオード１７を形成するｎ形領域２ｂを分離するため、半導体基板１に達するようにｐ形拡散チャネルストッパ１５が形成されている。このウェル領域２ａおよびダイオード部のｎ形領域２ｂはエピタキシャル成長層により形成しないで、半導体基板１に直接イオン注入法などにより、リンやヒ素などを導入して、熱処理により拡散することで形成されていてもよい。また、半導体基板１は、ゲート電極６とＡｌ配線などにより接続されている。なお、図１（ａ）で半導体基板１は厚さを省略して書かれているが、実際には半導体層より遥かに厚い。
【００１３】
ＦＥＴ１６は、本実施の形態においてはｎ形ウェル領域２ｂが形成されているところに、イオン注入および熱処理により、ｐ形のゲート領域３が複数個形成されている。ゲート領域３を複数個形成するのは、チャネル領域を多数形成するためであり、ゲート領域３は１個であってもよい。その結果、ゲート領域３の両サイドのｎ形領域が交互にドレイン領域４とソース領域５となり、ソース領域５−ゲート領域３−ドレイン領域４−ゲート領域３−ソース領域５・・・の配列になっている。それぞれのドレイン領域４、ソース領域５は、Ａｌ配線などによりドレイン電極７、ソース電極８と接続されており、各ゲート領域３は、ゲート電極６とＡｌ配線などにより接続されている。なお、必要に応じて、ドレイン領域４およびソース領域５の表面には高不純物濃度のコンタクト領域が形成され電極とのオーミックコンタクトをとりやすくされることが好ましい。また図示されていないが、それぞれの電極が接触しないように半導体層の表面に随時所定のコンタクトホールがパターニングされた図示しない層間絶縁膜が設けられている。
【００１４】
ダイオード１７は、ｎ形領域２ｂが形成されているところに、イオン注入法と熱処理により、ｐ形領域９が形成され、ｐ形領域９の一部にＡｌなどからなる配線（図示せず）が接続され、ソース電極８と接続されている。この接続により、ソース電極８とゲート電極６との間に逆方向ダイオードが形成されることになる。このダイオード１７は、入力インピーダンスの低減を行い、サージなどがゲート電極６に侵入してもＦＥＴ１６を保護することができる。
【００１５】
そして図１（ａ）〜（ｂ）に示される例では、このダイオード１７部のｐ形領域９上に、両電極がドレイン電極７とソース電極８とに接続されるキャパシタ１１が形成されていることに特徴がある。すなわち、従来のジャンクションＦＥＴでは、ゲート電極へのサージなどの入力に対しては、それを吸収する逆方向ダイオードがゲート・ソース間に接続されているが、ゲート電極やドレイン電極へ入力される高周波ノイズを吸収することはできず、ＦＥＴの抵抗成分により外部に高周波ノイズを放射するという問題があったが、本発明では、ドレイン・ソース間に接続されたキャパシタ１１が内蔵されている。しかも図１に示される例では、従来は配線および層間絶縁膜しか形成されていないダイオード１７部のｐ形領域９上にキャパシタ１１が形成されているため、チップ面積を増加させることなくキャパシタ１１を内蔵することができる。
【００１６】
具体的には、図１（ａ）に示される例では、ダイオードのｐ形領域９上に誘電体膜１１ｂを形成し、その表面にさらにポリシリコン膜などによりキャパシタ上部電極１１ｃを形成し、このキャパシタ上部電極１１ｃをＡｌ配線層などを用いてドレイン電極７に接続させることにより形成されている。なお、絶縁膜１１ｂは、図１（ａ）に示される例ではＳｉＯ_２を用いており、厚さが約０．０５〜０．５μｍ程度で、５０μｍ×５０μｍ程度の大きさに形成されている。この大きさおよび厚さは、求められる容量に応じて任意に変更することができ、たとえば、その面積を大きくすれば容量が大きくなり、また絶縁膜が薄い場合や誘電率が大きい程容量が大きくなる。また、ＳｉＯ_２以外にも、Ｓｉ_３Ｎ_４など用いることもできる。また、キャパシタ上部電極１１ｃは、本実施例では、ポリシリコン膜を用いており、約０．１〜１μｍ程度の厚さで、１０〜５０Ω・ｃｍになるように形成される。なお、キャパシタ上部電極１１ｃは、ポリシリコン膜からなっていることが形成の容易さという観点で好ましいが、これに限定されない。
【００１７】
つぎに、このキャパシタ内蔵のジャンクションＦＥＴの製法について簡単に説明する。まず、図３（ａ）に示されるように、不純物濃度が１×１０^１９ｃｍ^−３程度のｐ^＋形シリコン半導体基板１上に不純物濃度が２×１０^１５ｃｍ^−３程度のｎ形半導体層２を６μｍ程度エピタキシャル成長する。
【００１８】
つぎに、図３（ｂ）に示されるように、ｎ形ウェル領域２ａおよびダイオード部のｎ形領域２ｂを形成するため、その境界部およびチップ周囲のｎ形半導体層２に半導体基板１に達するようにボロンを拡散させて、不純物濃度が１×１０^１９ｃｍ^−３程度のチャネルストッパ１５を形成する。
【００１９】
ついで、図３（ｃ）に示されるように、イオン注入と熱処理により、ｎ形ウェル領域２ａには、５μｍ程度の幅で、４μｍ程度の深さのゲート領域３を２０μｍ程度の間隔をあけて複数個並列して形成し、ダイオード部のｎ形領域２ｂには、１０μｍ程度の幅で、４μｍ程度の深さのｐ形領域９を同時に形成する。なお、濃度をそれぞれ変え、これらを別々に形成することも可能である。その結果、そのゲート領域３の両側のｎ形層がドレイン領域４およびソース領域５となる。
【００２０】
つぎに、図３（ｄ）に示されるように、ＣＶＤ法などにより誘電体膜１１ｂであるＳｉＯ_２膜を約０．０５〜０．５μｍ程度堆積する。そして、さらにそのＣＶＤ法などによりポリシリコン膜を０．５μｍ程度堆積して、所望の形状にパターニングすることにより、上部キャパシタ電極１１ｃを形成する。なお、キャパシタ１１を形成する際、エッチングにより求められる容量となるように所望の大きさに形成することが必要である。
【００２１】
その後、図３（ｅ）に概略図で示されるように、図示しない絶縁膜を設けてコンタクト孔を形成し、Ａｌ膜を全面に設けてパターニングすることにより、各ソース領域５、ｐ形領域９をそれぞれ連結したソース電極８、各ドレイン領域４、キャパシタ上部電極１１ｃをそれぞれ連結したドレイン電極７、ゲート領域３、半導体基板１をそれぞれ連結したゲート電極６をそれぞれ形成する。
【００２２】
以上のように、従来のジャンクションＦＥＴ内に、誘電体膜とキャパシタ電極を設ける工程を追加するだけで、従来と同じ大きさのチップ面積でジャンクションＦＥＴのドレイン・ソース間にキャパシタを接続した複合素子を１チップ化することができ、従来ならば、ジャンクションＦＥＴを組み込む回路基板上に外付けで設ける必要があったキャパシタが不要となる。
【００２３】
しかも、外付けでリード線などを介してキャパシタを接続しても、リード線のインダクタンスにより高周波成分に対しては大きなインピーダンスを介在させることになり、ジャンクションＦＥＴのゲート電極やドレイン電極に入力される高周波ノイズを吸収することはできないが、ジャンクションＦＥＴのドレイン電極およびソース電極に直接接続してキャパシタが内蔵されることにより、高周波に対してもインダクタンスは生ぜず、非常にキャパシタの効果が発揮される。また、ダイオード部のｐ形領域上に誘電体膜およびキャパシタ電極を形成して、キャパシタを形成することにより、キャパシタの下部電極も必要ではなく、非常に少ない工数でキャパシタを作り込むことができる。
【００２４】
上述の実施例では、ダイオード１７部のｐ形領域９上に誘電体膜１１ｂを介し、キャパシタ電極１１ｃを積層することで、キャパシタ１１を形成しているが、キャパシタ１１は、それ以外のフィールド領域上などＦＥＴ１６以外の場所に形成することもできる。すなわち、たとえば、図４に示されるように、素子分離を行う際のチャネルストッパ１５上に形成することも可能である。この場合には、ダイオード部のｐ形領域９を一方の電極として用いることはできないので、別に下部電極であるキャパシタ下部電極１１ｄを設け、その上に誘電体膜１１ｂを形成し、さらにキャパシタ上部電極１１ｃを設け、キャパシタ下部電極１１ｄはソース電極７に、キャパシタ上部電極１１ｃはドレイン電極８に、前述のＡｌ配線形成の際にそれぞれ接続することにより得られる。
【００２５】
この場合には、新たにキャパシタ下部電極１１ｄを設ける必要があるが、配置の自由度は広がり、また、逆方向ダイオードを有していないジャンクションＦＥＴにも適用することができる。なお、チャネルストッパ１５以外の場所であっても、厚い絶縁膜が設けられており、ＦＥＴ１６やダイオード１７に影響を与えない位置であれば、デバイス内のいずれの位置にも形成できる。
【００２６】
さらに、その他の例として、従来通り、ジャンクションＦＥＴを作製し、図５に示されるように、フィールド領域上にポリシリコン膜を形成してエッチングにより２つに分割し、それぞれをソース電極８とドレイン電極７とに接続し、分割部に充填される誘電体１１ｂをキャパシタの誘電体膜とすることにより、キャパシタを形成することもできる。すなわち分割溝の幅を約０．５〜１μｍ程度にし、その間にＳｉＯ_２膜１１ｂを充填してやることにより、ポリシリコン膜の分割された側面間でキャパシタ１１を形成することもできる。この場合には、ポリシリコン膜の形成を一層で形成することができる。なお、ポリシリコン膜の厚さは、０．５〜１μｍ程度に形成される。
【００２７】
前述の各例では、ｎチャネル型ジャンクションＦＥＴを例にとって説明しているが、ｐチャネル型ジャンクションＦＥＴにも適用できるのは言うまでもない。
【００２８】
【発明の効果】
本発明によれば、ジャンクション型ＦＥＴに入力される高周波ノイズ成分を確実に小さくすることができ、外付けのキャパシタが不要となり、回路面積を広げることができ、さらには部品点数の低減、コストも低減させることができるばかりではなく、外付けによるリードインダクタンスの影響を受けることなく、確実に高周波ノイズを減らすことができる。その結果、使用勝手のよい高性能なジャンクションＦＥＴを安価に回路に組み込むことができる。
【図面の簡単な説明】
【図１】本発明によるジャンクションＦＥＴの一実施形態を説明する断面説明図および等価回路図である。
【図２】図１に示されるジャンクションＦＥＴの配線パターンを示す平面説明図である。
【図３】本発明によるジャンクションＦＥＴの製法を説明する図である。
【図４】本発明の他の実施形態を示す図１（ａ）と同様の断面説明図である。
【図５】本発明の他の実施形態を示すキャパシタ部の斜視説明図である。
【図６】従来のジャンクションＦＥＴの断面説明図である。
【符号の説明】
１ｐ形半導体基板
２ａｎ形ウェル領域
２ｂダイオード部のｎ形領域
３ゲート領域
４ドレイン領域
５ソース領域
６ゲート電極
７ドレイン電極
８ソース電極
９ダイオード部のｐ形領域
１１キャパシタ

Claims

第１導電形半導体基板の表面側にダイオード部とする第２導電形領域とトランジスタ部とする第２導電形ウェル領域とが形成され、前記ダイオード部の第２導電形領域の表面側にさらに第１導電形領域が形成されることによりダイオードが形成され、前記ウェル領域に第１導電形領域が複数個並列して形成されることによりゲート領域とされ、該ゲート領域の両側の前記ウェル領域がそれぞれソース領域およびドレイン領域とされることにより、ソース領域−ゲート領域−ドレイン領域−ゲート領域が繰り返されるトランジスタ接合部が形成され、前記ダイオード部の第１導電形領域および前記ソース領域と電気的に接続してソース電極が設けられ、前記ゲート領域および前記半導体基板と電気的に接続してゲート電極が設けられ、前記ドレイン領域と電気的に接続してドレイン電極が設けられ、前記ダイオード部の表面上また前記ウェル領域外のフィールド領域上にキャパシタが形成され、該キャパシタが前記ドレイン電極とソース電極との間に接続されるように金属配線が設けられてなる接合型電界効果トランジスタ。