JPH10242463A - 半導体装置 - Google Patents
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- JPH10242463A JPH10242463A JP9045525A JP4552597A JPH10242463A JP H10242463 A JPH10242463 A JP H10242463A JP 9045525 A JP9045525 A JP 9045525A JP 4552597 A JP4552597 A JP 4552597A JP H10242463 A JPH10242463 A JP H10242463A
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】
【課題】 動作時における単位面積当たりの発熱量の増
加を抑える、高周波特性を向上させる。 【解決手段】 第１及び第２のソースの短辺方向の拡散
層幅を第１または第２のドレインの短辺方向の拡散層幅
と略等しく形成する。第１のソースと第２のソースとは
第１のドレインと第２のドレインとの間に配置する。第
１のドレインと第２のドレインとは互いに電気的に接続
する。第１のゲートと第２のゲートとは互いに電気的に
接続する。第１のソースと第２のソースとはｐ＋打ち抜
き層１ｃに電気的に接続する。
加を抑える、高周波特性を向上させる。 【解決手段】 第１及び第２のソースの短辺方向の拡散
層幅を第１または第２のドレインの短辺方向の拡散層幅
と略等しく形成する。第１のソースと第２のソースとは
第１のドレインと第２のドレインとの間に配置する。第
１のドレインと第２のドレインとは互いに電気的に接続
する。第１のゲートと第２のゲートとは互いに電気的に
接続する。第１のソースと第２のソースとはｐ＋打ち抜
き層１ｃに電気的に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は超高周波の増幅に使
用される電力増幅用の半導体装置に関し、特にドレイ
ン，ゲートがそれぞれ櫛の歯状に複数個配置された構造
（以下、マルチフィンガー構造という）を有する半導体
装置に関するものである。
用される電力増幅用の半導体装置に関し、特にドレイ
ン，ゲートがそれぞれ櫛の歯状に複数個配置された構造
（以下、マルチフィンガー構造という）を有する半導体
装置に関するものである。
【０００２】
【従来の技術】従来、携帯用電話機の送信段には数百Ｍ
Ｈｚ（例えば、９００ＭＨｚ）の信号を増幅するパワー
トランジスタが使用されている。
Ｈｚ（例えば、９００ＭＨｚ）の信号を増幅するパワー
トランジスタが使用されている。
【０００３】これら携帯用電話機はバッテリで駆動され
るため、１回の充電によって少しでも長時間に亘って使
用できることが望まれる。また、携帯用電話機の外形の
小型化および軽量化のためバッテリや放熱板の大きさを
小さくする必要もある。すなわち、携帯用電話機に使用
されるパワートランジスタにおいては、電力増幅用の回
路電流の軽減および増幅効率の向上が課題となってい
る。
るため、１回の充電によって少しでも長時間に亘って使
用できることが望まれる。また、携帯用電話機の外形の
小型化および軽量化のためバッテリや放熱板の大きさを
小さくする必要もある。すなわち、携帯用電話機に使用
されるパワートランジスタにおいては、電力増幅用の回
路電流の軽減および増幅効率の向上が課題となってい
る。
【０００４】そこで、このような課題を解決するため、
複数個のドレイン，ゲートを交互に櫛の歯状に配置して
複数の電界効果トランジスタを形成したマルチフィンガ
ー構造のパワートランジスタが提案されている（例え
ば、実開昭５１−８００６３号公報等）。
複数個のドレイン，ゲートを交互に櫛の歯状に配置して
複数の電界効果トランジスタを形成したマルチフィンガ
ー構造のパワートランジスタが提案されている（例え
ば、実開昭５１−８００６３号公報等）。
【０００５】図７は従来のマルチフィンガー構造を有し
たパワートランジスタのチップ表面を示す説明図であ
る。図７に示すように、複数のソース７８とゲートフィ
ンガー７１とドレインフィンガー７３とが交互に等間隔
に配置されて一つのトランジスタセル７２（以下、単位
セルという）を形成している。また、以下においては、
単位セルが整列して配置されたものをトランジスタユニ
ットと呼ぶことにする。
たパワートランジスタのチップ表面を示す説明図であ
る。図７に示すように、複数のソース７８とゲートフィ
ンガー７１とドレインフィンガー７３とが交互に等間隔
に配置されて一つのトランジスタセル７２（以下、単位
セルという）を形成している。また、以下においては、
単位セルが整列して配置されたものをトランジスタユニ
ットと呼ぶことにする。
【０００６】各単位セル７２中のドレインフィンガー７
３はドレイン引き出し電極７４を通してドレインパッド
７５に共通接続されている。同様に、各単位セル７２中
のゲートフィンガー７１はゲート引き出し電極７６を通
してゲートパッド７７に共通接続されている。各単位セ
ル７２中のソース７８は導電体層７９を通して半導体基
板に共通接続されている。
３はドレイン引き出し電極７４を通してドレインパッド
７５に共通接続されている。同様に、各単位セル７２中
のゲートフィンガー７１はゲート引き出し電極７６を通
してゲートパッド７７に共通接続されている。各単位セ
ル７２中のソース７８は導電体層７９を通して半導体基
板に共通接続されている。
【０００７】また、ドレインパッド７５およびゲートパ
ッド７７は、各単位セルへの信号の伝達時間を均等にす
るため、単位セル７２と単位セル７２’との間の中央部
付近に配置されている。ソースは半導体基板を通してリ
ードフレーム（図示せず）に接続されている。
ッド７７は、各単位セルへの信号の伝達時間を均等にす
るため、単位セル７２と単位セル７２’との間の中央部
付近に配置されている。ソースは半導体基板を通してリ
ードフレーム（図示せず）に接続されている。
【０００８】このように、通常、ゲート間隔は等間隔に
配置されている。これは、ドレイン、ゲート、ソースを
繰り返し配置することで、大規模なフィンガー本数を有
するトランジスタの設計を効率的に行うことができ、か
つ、２つのゲートで１つのドレインやソースを共有する
ことで、配置面積を縮小することができるからである。
さらに、信号の伝搬速度を均等にすることができ、単位
セルで増幅された信号を損失なく合成することもでき
る。
配置されている。これは、ドレイン、ゲート、ソースを
繰り返し配置することで、大規模なフィンガー本数を有
するトランジスタの設計を効率的に行うことができ、か
つ、２つのゲートで１つのドレインやソースを共有する
ことで、配置面積を縮小することができるからである。
さらに、信号の伝搬速度を均等にすることができ、単位
セルで増幅された信号を損失なく合成することもでき
る。
【０００９】
【発明が解決しようとする課題】このように、従来のマ
ルチフィンガー構造のパワートランジスタは、複数のゲ
ートフィンガーが等間隔に配置されている。そのため、
単純に集積度を上げようとすると各ゲートフィンガー間
の距離が非常に密接する。その結果、パワートランジス
タの単位面積当たりの熱発生量が増え、チップ表面の温
度が上昇してしまう。したがって、配線幅が狭くて電流
密度が高いドレインフィンガー電極においては、エレク
トロマイグレーションが発生しやすくなるという問題点
がある。その結果、長時間使用しているうちにドレイン
フィンガー電極が断線し、トランジスタの寿命を低下さ
せる。また、温度の上昇によって、ゲートフィンガー直
下、すなわちチャネル内の電子移動度が低下してチャネ
ルの抵抗が増加する。これにより、パワートランジスタ
の出力が減少する。言い換えれば、単位電流当たりの出
力が小さくなり、損失が増えることを意味する。仮に、
従来の配置で熱的な影響を考慮して、ソース、またはド
レインフィンガーの短辺方向の拡散領域の幅を広くした
とすると、ソース−ドレイン間の寄生容量が増加し、高
周波特性が劣化するという問題が生ずる。このように、
従来の配置では、熱的な影響と電気的特性を両立した設
計が困難であった。本発明は、このような課題を解決す
るためのものであり、動作時における単位面積当たりの
発熱量の増加を抑えることができるとともに効率がよ
く、高周波特性の優れたマルチフィンガー構造の半導体
装置を提供することを目的とする。
ルチフィンガー構造のパワートランジスタは、複数のゲ
ートフィンガーが等間隔に配置されている。そのため、
単純に集積度を上げようとすると各ゲートフィンガー間
の距離が非常に密接する。その結果、パワートランジス
タの単位面積当たりの熱発生量が増え、チップ表面の温
度が上昇してしまう。したがって、配線幅が狭くて電流
密度が高いドレインフィンガー電極においては、エレク
トロマイグレーションが発生しやすくなるという問題点
がある。その結果、長時間使用しているうちにドレイン
フィンガー電極が断線し、トランジスタの寿命を低下さ
せる。また、温度の上昇によって、ゲートフィンガー直
下、すなわちチャネル内の電子移動度が低下してチャネ
ルの抵抗が増加する。これにより、パワートランジスタ
の出力が減少する。言い換えれば、単位電流当たりの出
力が小さくなり、損失が増えることを意味する。仮に、
従来の配置で熱的な影響を考慮して、ソース、またはド
レインフィンガーの短辺方向の拡散領域の幅を広くした
とすると、ソース−ドレイン間の寄生容量が増加し、高
周波特性が劣化するという問題が生ずる。このように、
従来の配置では、熱的な影響と電気的特性を両立した設
計が困難であった。本発明は、このような課題を解決す
るためのものであり、動作時における単位面積当たりの
発熱量の増加を抑えることができるとともに効率がよ
く、高周波特性の優れたマルチフィンガー構造の半導体
装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために、本発明に係る半導体装置は、第１及び第２の
ソースの短辺方向の拡散層幅は第１または第２のドレイ
ンの短辺方向の拡散層幅と略等しく形成され、第１のソ
ースと第２のソースとは第１のドレインと第２のドレイ
ンとの間に配置され、第１のドレインと第２のドレイン
とは互いに電気的に接続され、第１のゲートと第２のゲ
ートとは互いに電気的に接続され、第１のソースと第２
のソースとは導電体層に電気的に接続されたものであ
る。このように構成することにより、本発明は放熱効果
が優れ、集積度を上げてもエレクトロマイグレーション
が起こりにくいという効果を有する。
るために、本発明に係る半導体装置は、第１及び第２の
ソースの短辺方向の拡散層幅は第１または第２のドレイ
ンの短辺方向の拡散層幅と略等しく形成され、第１のソ
ースと第２のソースとは第１のドレインと第２のドレイ
ンとの間に配置され、第１のドレインと第２のドレイン
とは互いに電気的に接続され、第１のゲートと第２のゲ
ートとは互いに電気的に接続され、第１のソースと第２
のソースとは導電体層に電気的に接続されたものであ
る。このように構成することにより、本発明は放熱効果
が優れ、集積度を上げてもエレクトロマイグレーション
が起こりにくいという効果を有する。
【００１１】
【発明の実施の形態】次に、本発明の一つの実施の形態
について図を用いて説明する。図１は本発明に係るパワ
ートランジスタの全体配置の一つの実施の形態を示す説
明図である。
について図を用いて説明する。図１は本発明に係るパワ
ートランジスタの全体配置の一つの実施の形態を示す説
明図である。
【００１２】図１に示すように、一つのパワートランジ
スタはドレイン，ゲート，ソースからなる単位セルが複
数個、交互に配置されて能動素子（ＦＥＴ）を形成して
いる。そして、各単位セルのドレインに接続されている
ドレインフィンガー電極１２はドレイン引き出し電極１
２ａに共通接続され、このドレイン引き出し電極１２ａ
の一端にはボンディングワイヤを接続するためのドレイ
ンパッド２１が接続されている。
スタはドレイン，ゲート，ソースからなる単位セルが複
数個、交互に配置されて能動素子（ＦＥＴ）を形成して
いる。そして、各単位セルのドレインに接続されている
ドレインフィンガー電極１２はドレイン引き出し電極１
２ａに共通接続され、このドレイン引き出し電極１２ａ
の一端にはボンディングワイヤを接続するためのドレイ
ンパッド２１が接続されている。
【００１３】同様に、各単位セルのドレインに接続され
ているゲートフィンガー電極８はゲート引き出し電極１
２ｂに共通接続され、このゲート引き出し電極１２ｂの
一端にはボンディングワイヤを接続するためのゲートパ
ッド２２が接続されている。
ているゲートフィンガー電極８はゲート引き出し電極１
２ｂに共通接続され、このゲート引き出し電極１２ｂの
一端にはボンディングワイヤを接続するためのゲートパ
ッド２２が接続されている。
【００１４】次に図１の単位セルの詳細な構造について
説明する。図２は図１の破線で囲んだ部分を拡大した図
である。図２に示すように、半導体基板中のドレインコ
ンタクト１ｈに接続されたドレインフィンガー電極（第
１層アルミニウム配線、以下１Ａｌという）２ａは、ス
ルーホール３１を介してドレインフィンガー電極（第２
層アルミニウム配線、以下２Ａｌという）１２に接続さ
れている。そして、各単位セルのドレインフィンガー電
極１２はドレイン引き出し電極１２ａに共通接続されて
いる。
説明する。図２は図１の破線で囲んだ部分を拡大した図
である。図２に示すように、半導体基板中のドレインコ
ンタクト１ｈに接続されたドレインフィンガー電極（第
１層アルミニウム配線、以下１Ａｌという）２ａは、ス
ルーホール３１を介してドレインフィンガー電極（第２
層アルミニウム配線、以下２Ａｌという）１２に接続さ
れている。そして、各単位セルのドレインフィンガー電
極１２はドレイン引き出し電極１２ａに共通接続されて
いる。
【００１５】また、ゲートフィンガー電極８はスルーホ
ール３２を介してゲート配線（１Ａｌ）２ｂに接続さ
れ、ゲート配線（１Ａｌ）２ｂはスルーホール３３を介
してゲート引き出し電極突起１２ｃに接続されている。
そして、各ゲート引き出し電極突起１２ｃはゲート引き
出し電極１２ｂに共通接続されている。
ール３２を介してゲート配線（１Ａｌ）２ｂに接続さ
れ、ゲート配線（１Ａｌ）２ｂはスルーホール３３を介
してゲート引き出し電極突起１２ｃに接続されている。
そして、各ゲート引き出し電極突起１２ｃはゲート引き
出し電極１２ｂに共通接続されている。
【００１６】ゲート引き出し電極１２ｂを仮に、ゲート
配線（１Ａｌ）２ｂと同一層である第１層アルミニウム
配線で形成すると、第１層アルミニウム配線と半導体基
板１との層間絶縁膜厚は、ゲート酸化膜（ＳｉＯ2）７
とＳｉＯ2層９とＢＰＳＧ層１０の各膜厚の和になり、
これは非常に薄いので、ゲート引き出し電極の浮遊容量
が大きくなり、高周波特性劣化の原因となる。したがっ
て、ゲート引き出し電極としては、第２層アルミニウム
配線で形成することが望まれる。しかしながら、第２層
アルミニウム配線とゲートフィンガー電極８とを直接コ
ンタクトするにはコンタクトホールのアスペクト比が大
きくなり、コンタクト不良が発生しやすくなる。これを
防ぐため、ゲートフィンガー電極８を一旦ゲート配線
（１Ａｌ）２ｂを介してゲート引き出し電極突起１２ｃ
に接続し、第２層アルミニウム配線であるゲート引き出
し電極１２ｂと接続した。
配線（１Ａｌ）２ｂと同一層である第１層アルミニウム
配線で形成すると、第１層アルミニウム配線と半導体基
板１との層間絶縁膜厚は、ゲート酸化膜（ＳｉＯ2）７
とＳｉＯ2層９とＢＰＳＧ層１０の各膜厚の和になり、
これは非常に薄いので、ゲート引き出し電極の浮遊容量
が大きくなり、高周波特性劣化の原因となる。したがっ
て、ゲート引き出し電極としては、第２層アルミニウム
配線で形成することが望まれる。しかしながら、第２層
アルミニウム配線とゲートフィンガー電極８とを直接コ
ンタクトするにはコンタクトホールのアスペクト比が大
きくなり、コンタクト不良が発生しやすくなる。これを
防ぐため、ゲートフィンガー電極８を一旦ゲート配線
（１Ａｌ）２ｂを介してゲート引き出し電極突起１２ｃ
に接続し、第２層アルミニウム配線であるゲート引き出
し電極１２ｂと接続した。
【００１７】半導体基板中のソースコンタクト１ｄには
ソース直上電極（１Ａｌ）２が接続され、このソース直
上電極（１Ａｌ）２は半導体基板中のｐ＋打ち抜き層１
ｃに接続されている。
ソース直上電極（１Ａｌ）２が接続され、このソース直
上電極（１Ａｌ）２は半導体基板中のｐ＋打ち抜き層１
ｃに接続されている。
【００１８】なお、本実施の形態においては、ドレイン
引き出し電極１２ａは幅２５μｍ、長さ５００μｍであ
る。ゲート引き出し電極１２ｂは幅２０μｍ、長さ４５
０μｍである。ドレインフィンガー電極（１Ａｌ）２ａ
およびドレインフィンガー電極（２Ａｌ）１２は幅３．
２μｍ、長さ５０μｍである。ゲートフィンガー電極８
は幅０．６μｍ、長さ５０μｍである。ソースコンタク
ト１ｄは、リンまた砒素を１Ｅ１５〜１Ｅ２１（ｃ
ｍ-3）の濃度で拡散したもので、幅１．２μｍ、長さ５
０μｍである。ｐ＋打ち抜き層１ｃは、ボロンを１Ｅ１
６〜１Ｅ２２（ｃｍ-3）の濃度で拡散したもので、幅
６．８μｍ、長さ４８μｍである。また、ドレインパッ
ド２１およびゲートパッド２２の形状はそれぞれ１辺が
１００μｍの正方形である。
引き出し電極１２ａは幅２５μｍ、長さ５００μｍであ
る。ゲート引き出し電極１２ｂは幅２０μｍ、長さ４５
０μｍである。ドレインフィンガー電極（１Ａｌ）２ａ
およびドレインフィンガー電極（２Ａｌ）１２は幅３．
２μｍ、長さ５０μｍである。ゲートフィンガー電極８
は幅０．６μｍ、長さ５０μｍである。ソースコンタク
ト１ｄは、リンまた砒素を１Ｅ１５〜１Ｅ２１（ｃ
ｍ-3）の濃度で拡散したもので、幅１．２μｍ、長さ５
０μｍである。ｐ＋打ち抜き層１ｃは、ボロンを１Ｅ１
６〜１Ｅ２２（ｃｍ-3）の濃度で拡散したもので、幅
６．８μｍ、長さ４８μｍである。また、ドレインパッ
ド２１およびゲートパッド２２の形状はそれぞれ１辺が
１００μｍの正方形である。
【００１９】図３は図２のＡ−Ａ’線における断面図で
ある。図３に示すように、半導体基板であるＳｉ基板１
にはリソグラフィー技術等によってｐ＋基板１ａ、ｐエ
ピ層１ｂ、ｐ＋打ち抜き層１ｃ、ソースコンタクト（ｎ
＋）１ｄ、ソース拡散層（ｎ）１ｅ、ｐウェル１ｆ、ド
レイン拡散層（ｎ−）１ｇ、ドレインコンタクト（ｎ
＋）１ｈが形成されている。
ある。図３に示すように、半導体基板であるＳｉ基板１
にはリソグラフィー技術等によってｐ＋基板１ａ、ｐエ
ピ層１ｂ、ｐ＋打ち抜き層１ｃ、ソースコンタクト（ｎ
＋）１ｄ、ソース拡散層（ｎ）１ｅ、ｐウェル１ｆ、ド
レイン拡散層（ｎ−）１ｇ、ドレインコンタクト（ｎ
＋）１ｈが形成されている。
【００２０】また、Ｓｉ基板１上には基板表面から、１
Ａｌ配線層（ソース直上電極２、ドレインフィンガー電
極２ａ等）、プラズマＴＥＯＳ（plasma-tetraethylort
hosilicate）層（以下、ｐ−ＴＥＯＳ層という）３、有
機シリカ＋無機シリカ層４、ｐ−ＴＥＯＳ層５、２Ａｌ
配線層（ドレインフィンガー電極１２等）、パッシベー
ション用の窒化膜（以下、ｐ窒化膜という）６が順次形
成されている。
Ａｌ配線層（ソース直上電極２、ドレインフィンガー電
極２ａ等）、プラズマＴＥＯＳ（plasma-tetraethylort
hosilicate）層（以下、ｐ−ＴＥＯＳ層という）３、有
機シリカ＋無機シリカ層４、ｐ−ＴＥＯＳ層５、２Ａｌ
配線層（ドレインフィンガー電極１２等）、パッシベー
ション用の窒化膜（以下、ｐ窒化膜という）６が順次形
成されている。
【００２１】なお、１Ａｌ配線層はＳｉ基板１側から順
にＴｉＮ（膜厚は３０ｎｍ）とＴｉ（膜厚は５０ｎｍ）
とＡｌ−Ｓｉ−Ｃｕ（膜厚は５５０ｎｍ）とＴｉＮ（膜
厚は３０ｎｍ）とが順次積層されたものである。
にＴｉＮ（膜厚は３０ｎｍ）とＴｉ（膜厚は５０ｎｍ）
とＡｌ−Ｓｉ−Ｃｕ（膜厚は５５０ｎｍ）とＴｉＮ（膜
厚は３０ｎｍ）とが順次積層されたものである。
【００２２】また、ｐウェル１ｆ上にはゲート酸化膜７
が形成され、ゲート酸化膜７の上にはゲートフィンガー
電極８が形成されている。このゲートフィンガー電極８
は、Ｓｉ基板１の主表面側からポリＳｉ（膜厚は１５０
ｎｍ）とＷＳｉ（膜厚は１７０ｎｍ）とが順次積層され
て形成されている。そして、ゲートフィンガー電極８の
断面は０．６μｍ程度の細さの断面寸法になるように加
工されている。さらに、このゲートフィンガー電極８の
全体はＳｉＯ2 層９によって覆われている。ＳｉＯ2 層
９の上にはＢＰＳＧ層１０が形成されている。
が形成され、ゲート酸化膜７の上にはゲートフィンガー
電極８が形成されている。このゲートフィンガー電極８
は、Ｓｉ基板１の主表面側からポリＳｉ（膜厚は１５０
ｎｍ）とＷＳｉ（膜厚は１７０ｎｍ）とが順次積層され
て形成されている。そして、ゲートフィンガー電極８の
断面は０．６μｍ程度の細さの断面寸法になるように加
工されている。さらに、このゲートフィンガー電極８の
全体はＳｉＯ2 層９によって覆われている。ＳｉＯ2 層
９の上にはＢＰＳＧ層１０が形成されている。
【００２３】以上のようにして形成されたゲートフィン
ガー電極８は、ゲート電圧が印加されるとゲート酸化膜
７を通じてＳｉ基板１内のｐウェル１ｆ中に形成された
チャネルに電界を形成する。その結果、このゲート電圧
によってソース拡散層１ｅとドレイン拡散層１ｇとの間
のチャネルの伝導性がコントロールされる。
ガー電極８は、ゲート電圧が印加されるとゲート酸化膜
７を通じてＳｉ基板１内のｐウェル１ｆ中に形成された
チャネルに電界を形成する。その結果、このゲート電圧
によってソース拡散層１ｅとドレイン拡散層１ｇとの間
のチャネルの伝導性がコントロールされる。
【００２４】また、ドレインフィンガー電極（１Ａｌ）
１２およびドレインフィンガー電極（２Ａｌ）２ａは、
図２に示すようにゲートフィンガー電極８に対して平行
に伸びている。そして、このドレインフィンガー電極
（１Ａｌ）２ａはドレインコンタクト１ｈを通じＳｉ基
板１中のドレイン拡散層１ｇに接続されている。
１２およびドレインフィンガー電極（２Ａｌ）２ａは、
図２に示すようにゲートフィンガー電極８に対して平行
に伸びている。そして、このドレインフィンガー電極
（１Ａｌ）２ａはドレインコンタクト１ｈを通じＳｉ基
板１中のドレイン拡散層１ｇに接続されている。
【００２５】ソース拡散層１ｅはゲート長方向にゲート
フィンガー電極８からソースコンタクト１ｄまで伸びて
いる。そして、このソース拡散層１ｅはソースコンタク
ト１ｄを介してソース直上電極（１Ａｌ）２に接続さ
れ、このソース直上電極２はｐ＋基板１ａに達する深さ
の高濃度層であるｐ＋打抜き層１ｃに接続されている。
フィンガー電極８からソースコンタクト１ｄまで伸びて
いる。そして、このソース拡散層１ｅはソースコンタク
ト１ｄを介してソース直上電極（１Ａｌ）２に接続さ
れ、このソース直上電極２はｐ＋基板１ａに達する深さ
の高濃度層であるｐ＋打抜き層１ｃに接続されている。
【００２６】次に、Ｓｉ基板１内の拡散層について説明
する。表１は図３の各拡散層における拡散種と不純物濃
度とを示す表である。各拡散層は表１に記載された拡散
種を併記されている不純物濃度だけイオン注入すること
によって形成される。
する。表１は図３の各拡散層における拡散種と不純物濃
度とを示す表である。各拡散層は表１に記載された拡散
種を併記されている不純物濃度だけイオン注入すること
によって形成される。
【００２７】
【表１】
【００２８】また、Ｓｉ基板１上の各層の厚さは表２の
値を採用している。表２は各層の厚さを示す表である。
値を採用している。表２は各層の厚さを示す表である。
【００２９】
【表２】
【００３０】次に、トランジスタユニット中の単位セル
の間隔について図を用いて説明する。図４は図３におけ
るゲートピッチを示す断面図である。同図に示すよう
に、隣り合った単位セルはゲートピッチを短くするため
ドレインコンタクトおよびドレインフィンガー電極を共
有し、ゲートピッチは３．８μｍとなっている。
の間隔について図を用いて説明する。図４は図３におけ
るゲートピッチを示す断面図である。同図に示すよう
に、隣り合った単位セルはゲートピッチを短くするため
ドレインコンタクトおよびドレインフィンガー電極を共
有し、ゲートピッチは３．８μｍとなっている。
【００３１】また、ドレインフィンガー電極とドレイン
フィンガー電極との間のＳｉ基板１中には、ソース直上
電極とｐ＋基板とを電気的に接続するための幅が６．８
μｍのｐ＋打ち抜き層１ｃが形成されている。よって、
ドレインフィンガー電極とドレインフィンガー電極との
間は１８．２μｍとなり、ゲートピッチよりも長くなっ
ている。
フィンガー電極との間のＳｉ基板１中には、ソース直上
電極とｐ＋基板とを電気的に接続するための幅が６．８
μｍのｐ＋打ち抜き層１ｃが形成されている。よって、
ドレインフィンガー電極とドレインフィンガー電極との
間は１８．２μｍとなり、ゲートピッチよりも長くなっ
ている。
【００３２】すなわち、本発明はゲートピッチが不等間
隔であるため、間隔の広いゲート間にｐ＋打ち抜き層１
ｃを形成することができる。その結果、ソース拡散層１
ｅをソースコンタクト１ｄとソース直上配線２とｐ＋打
ち抜き層１ｃとを介してｐ＋基板１ａに接続することが
でき、ソースのための配線構成が単純となってマルチフ
ィンガー構造の半導体装置を安価に作成することができ
る。
隔であるため、間隔の広いゲート間にｐ＋打ち抜き層１
ｃを形成することができる。その結果、ソース拡散層１
ｅをソースコンタクト１ｄとソース直上配線２とｐ＋打
ち抜き層１ｃとを介してｐ＋基板１ａに接続することが
でき、ソースのための配線構成が単純となってマルチフ
ィンガー構造の半導体装置を安価に作成することができ
る。
【００３３】なお、各拡散層の具体的な長さは図４に示
す通りである。ｐ＋打ち抜き層１ｃとソ−スコンタクト
１ｄとの距離は２．５μｍである。ソ−スコンタクト１
ｄの長さは１．２μｍである。ソース拡散層１ｅの長さ
は１．７μｍである。ゲート長は０．６μｍである。ド
レイン拡散層の長さは１．２μｍである。ドレインコン
タクトの長さは０．８μｍである。
す通りである。ｐ＋打ち抜き層１ｃとソ−スコンタクト
１ｄとの距離は２．５μｍである。ソ−スコンタクト１
ｄの長さは１．２μｍである。ソース拡散層１ｅの長さ
は１．７μｍである。ゲート長は０．６μｍである。ド
レイン拡散層の長さは１．２μｍである。ドレインコン
タクトの長さは０．８μｍである。
【００３４】図５は図２におけるＢ−Ｂ’線断面図であ
り、図６は図２におけるＣ−Ｃ’線断面図である。図
５，６に示すように、ゲート引き出し電極１２ｂおよび
ドレイン引き出し電極１２ａの直下のＳｉ基板１中には
素子分離のためのフィールド酸化膜１ｉが形成されてい
る。なお、このフィールド酸化膜１ｉの膜厚は４００ｎ
ｍである。
り、図６は図２におけるＣ−Ｃ’線断面図である。図
５，６に示すように、ゲート引き出し電極１２ｂおよび
ドレイン引き出し電極１２ａの直下のＳｉ基板１中には
素子分離のためのフィールド酸化膜１ｉが形成されてい
る。なお、このフィールド酸化膜１ｉの膜厚は４００ｎ
ｍである。
【００３５】このように、２つのゲートフィンガー電極
８、８の間にソース拡散層（ｎ）１ｅの領域を２箇所設
け、かつ、ソース拡散層（ｎ）１ｅの短辺方向の幅は従
来と同様、ドレイン拡散層（ｎ）１ｅの幅とほぼ同じと
したので、ソース−ドレイン間の寄生容量は増加するこ
とがなく、従来と同等の高周波特性が得られる。
８、８の間にソース拡散層（ｎ）１ｅの領域を２箇所設
け、かつ、ソース拡散層（ｎ）１ｅの短辺方向の幅は従
来と同様、ドレイン拡散層（ｎ）１ｅの幅とほぼ同じと
したので、ソース−ドレイン間の寄生容量は増加するこ
とがなく、従来と同等の高周波特性が得られる。
【００３６】また、単位セルと近接した単位セルとの間
に、ｐ＋打ち抜き層１ｃを設けて、各セルのソースコン
タクト１ｄと接続し、ｐ＋打ち抜き層１ｃ自体の幅を広
げるか、またはｐ＋打ち抜き層１ｃとソースコンタクト
１ｄとの間隔を広げることで、ソースを挟むゲートピッ
チを広げた。この結果、単位セルの特性を維持したま
ま、熱的な設計を考慮したレイアウト設計が可能にな
る。すなわち、ゲートフィンガー電極８直下のチャネル
で集中的に発生した熱はソース領域で分散され、所望の
温度に抑えることができる。したがって、配線幅が狭く
て電流密度が高いドレインフィンガー電極においても、
エレクトロマイグレーションが発生しにくくなり、その
結果、トランジスタの寿命を長くすることができる。
に、ｐ＋打ち抜き層１ｃを設けて、各セルのソースコン
タクト１ｄと接続し、ｐ＋打ち抜き層１ｃ自体の幅を広
げるか、またはｐ＋打ち抜き層１ｃとソースコンタクト
１ｄとの間隔を広げることで、ソースを挟むゲートピッ
チを広げた。この結果、単位セルの特性を維持したま
ま、熱的な設計を考慮したレイアウト設計が可能にな
る。すなわち、ゲートフィンガー電極８直下のチャネル
で集中的に発生した熱はソース領域で分散され、所望の
温度に抑えることができる。したがって、配線幅が狭く
て電流密度が高いドレインフィンガー電極においても、
エレクトロマイグレーションが発生しにくくなり、その
結果、トランジスタの寿命を長くすることができる。
【００３７】従来、単純にソース拡散層（ｎ）１ｅの短
辺方向の幅を広くすることで、熱的な影響を考慮したレ
イアウト設計は可能であるが、ソース−ドレイン間の寄
生容量が増加し、高周波特性の劣化を招く。実開昭５１
−８００６３号公報等では、ソースを挟むゲートピッチ
についてはなんら開示されておらず、また２つのゲート
フィンガー電極８、８の間のソース拡散領域は１つで形
成されている。
辺方向の幅を広くすることで、熱的な影響を考慮したレ
イアウト設計は可能であるが、ソース−ドレイン間の寄
生容量が増加し、高周波特性の劣化を招く。実開昭５１
−８００６３号公報等では、ソースを挟むゲートピッチ
についてはなんら開示されておらず、また２つのゲート
フィンガー電極８、８の間のソース拡散領域は１つで形
成されている。
【００３８】本発明において、ソースを挟むゲートピッ
チの拡大は、ｐ＋打ち抜き層１ｃの幅を変えるか、また
は、ソースコンタクト（ｎ＋）１ｄとｐ＋打ち抜き層１
ｃの間隔を変えることで、高周波特性に影響を及ぼすこ
となく実現できる。しかも、ソースを基板とすることで
得られる効果を併せもつ。即ち、ソースを直接リードフ
レームにマウントすることができるので、ソースインダ
クダンスが低減でき、放熱性も向上できる。また、ソー
ス配線とドレインやゲート配線とクロスオーバー配線を
なくすことができるので、配線間の寄生容量を低減でき
る。
チの拡大は、ｐ＋打ち抜き層１ｃの幅を変えるか、また
は、ソースコンタクト（ｎ＋）１ｄとｐ＋打ち抜き層１
ｃの間隔を変えることで、高周波特性に影響を及ぼすこ
となく実現できる。しかも、ソースを基板とすることで
得られる効果を併せもつ。即ち、ソースを直接リードフ
レームにマウントすることができるので、ソースインダ
クダンスが低減でき、放熱性も向上できる。また、ソー
ス配線とドレインやゲート配線とクロスオーバー配線を
なくすことができるので、配線間の寄生容量を低減でき
る。
【００３９】
【発明の効果】以上説明したように本発明は、ゲートピ
ッチが不等間隔になるように構成されているため、集積
度を上げた際に従来のものよりも単位面積当たりの発熱
量が低減でき、温度上昇が抑えられる。その結果、本発
明は配線のエレクトロマイグレーションが従来のものよ
りも発生しにくいといえる。また、チャネル部の温度を
低く抑えられるので、電子移動度の低下を抑制でき、チ
ャネル抵抗の上昇を抑えられる。したがって、パワート
ランジスタの出力が低下することなく、効率の良いパワ
ートランジスタが実現できる。
ッチが不等間隔になるように構成されているため、集積
度を上げた際に従来のものよりも単位面積当たりの発熱
量が低減でき、温度上昇が抑えられる。その結果、本発
明は配線のエレクトロマイグレーションが従来のものよ
りも発生しにくいといえる。また、チャネル部の温度を
低く抑えられるので、電子移動度の低下を抑制でき、チ
ャネル抵抗の上昇を抑えられる。したがって、パワート
ランジスタの出力が低下することなく、効率の良いパワ
ートランジスタが実現できる。
【図１】 本発明の一つの実施の形態を示す説明図であ
る。
る。
【図２】 図１の破線部分を拡大した説明図である。
【図３】 図２のＡ−Ａ’線における断面図である
【図４】 不等ゲートピッチを示す断面図である。
【図５】 図２のＢ−Ｂ’線における断面図である。
【図６】 図２のＣ−Ｃ’線における断面図である。
【図７】 従来例を示す説明図である。
１…Ｓｉ基板、１ａ…ｐ＋基板、１ｂ…ｐエピ層、１ｃ
…ｐ＋打ち抜き層、２…ソース直上電極（１Ａｌ）、
３，５…ｐ−ＴＥＯＳ層、４…有機シリカ＋無機シリカ
層、６…ｐ窒化膜、１２…ドレインフィンガー電極（２
Ａｌ）。
…ｐ＋打ち抜き層、２…ソース直上電極（１Ａｌ）、
３，５…ｐ−ＴＥＯＳ層、４…有機シリカ＋無機シリカ
層、６…ｐ窒化膜、１２…ドレインフィンガー電極（２
Ａｌ）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小瀬 泰 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (4)
- 【請求項１】 半導体基板の主表面に構成された第１の
ドレインと第１のゲートと第１のソースとからなる第１
の電界効果トランジスタと、 第２のドレインと第２のゲートと第２のソースとからな
り、第１の電界効果トランジスタに近接して配置された
第２の電界効果トランジスタと、 第１の電界効果トランジスタと第２の電界効果トランジ
スタとの間に前記主表面と前記半導体基板の裏面とを接
続する導電体層とを有する半導体装置において、 前記第１及び前記第２のソースの短辺方向の拡散層幅は
前記第１または前記第２のドレインの短辺方向の拡散層
幅と略等しく形成され、 前記第１のソースと前記第２のソースとは前記第１のド
レインと前記第２のドレインとの間に配置され、 前記第１のドレインと前記第２のドレインとは互いに電
気的に接続され、 前記第１のゲートと前記第２のゲートとは互いに電気的
に接続され、 前記第１のソースと前記第２のソースとは前記導電体層
に電気的に接続されたことを特徴とする半導体装置。 - 【請求項２】 半導体基板の主表面に構成された第１と
第３のゲートと、 前記第１と第３のゲートとの間に構成された第２のゲー
トと、 前記第１と第２のゲートの間に構成されたドレインと、 前記第２と第３のゲートの間に構成されたソースとを有
する半導体装置において、 前記第１のゲートと前記第２のゲートとの間隔より前記
第２のゲートと前記第３のゲートとの間隔を広くしたこ
とを特徴とする半導体装置。 - 【請求項３】請求項２において、 前記半導体基板の主表面と前記半導体基板の裏面とを接
続する導電体層が形成され、前記ソースと電気的に接続
したことを特徴とする半導体装置。 - 【請求項４】 請求項２において、 第１および第２のドレイン引き出し電極を互いに平行に
設置し、 ドレインが互いに隣接して形成された２個の電界効果ト
ランジスタを対としたものを複数個整列して配置した第
１のユニットと、第１のユニットと同じ構成の第２のユ
ニットとを第１および第２のドレイン引き出し電極の間
に互いに平行に設置し、 第１および第２のユニットの間に第１および第２のユニ
ットに対して平行にゲート引き出し電極を設置し、 前記ドレインを近接した前記ドレイン引き出し電極に共
通接続し、 前記ゲートを前記ゲート引き出し電極に共通接続し、 前記ゲート引き出し電極の一端にゲートパッドを接続
し、前記ゲートパッドと反対側に共通接続したドレイン
引き出し電極にドレインパッドを接続したことを特徴と
する半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09045525A JP3129223B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体装置 |
| US09/025,998 US5852318A (en) | 1997-02-28 | 1998-02-19 | Semiconductor device |
| EP98103154A EP0862223A3 (en) | 1997-02-28 | 1998-02-23 | Power high-frequency field effect transistor |
| TW087102760A TW357391B (en) | 1997-02-28 | 1998-02-24 | Semiconductor device |
| CNB981004717A CN1156014C (zh) | 1997-02-28 | 1998-02-27 | 半导体器件 |
| KR1019980006454A KR100273745B1 (ko) | 1997-02-28 | 1998-02-27 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09045525A JP3129223B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242463A true JPH10242463A (ja) | 1998-09-11 |
| JP3129223B2 JP3129223B2 (ja) | 2001-01-29 |
Family
ID=12721840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09045525A Expired - Fee Related JP3129223B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5852318A (ja) |
| EP (1) | EP0862223A3 (ja) |
| JP (1) | JP3129223B2 (ja) |
| KR (1) | KR100273745B1 (ja) |
| CN (1) | CN1156014C (ja) |
| TW (1) | TW357391B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004534382A (ja) * | 2001-03-09 | 2004-11-11 | インフィネオン テクノロジーズ アクチェンゲゼルシャフト | Ｒｆパワーｌｄｍｏｓトランジスタ |
| JP2009016686A (ja) * | 2007-07-06 | 2009-01-22 | Toshiba Corp | 高周波用トランジスタ |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3318928B2 (ja) * | 1999-04-12 | 2002-08-26 | 日本電気株式会社 | 半導体装置 |
| JP2001077206A (ja) * | 1999-09-08 | 2001-03-23 | Rohm Co Ltd | パワーｍｏｓトランジスタ |
| JP2001094094A (ja) * | 1999-09-21 | 2001-04-06 | Hitachi Ltd | 半導体装置およびその製造方法 |
| KR100340925B1 (ko) | 2000-11-04 | 2002-06-20 | 오길록 | 고주파용 전력소자 및 그의 제조 방법 |
| JP3712111B2 (ja) * | 2001-03-30 | 2005-11-02 | ユーディナデバイス株式会社 | 電力増幅用半導体装置 |
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