KR20000000886A - 금속배선저항을 낮춘 반도체 메모리 소자 - Google Patents

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Abstract

본 발명은 텅스텐 대머신(Damascene) 공정으로 금속배선층을 형성하는 반도체 메모리 장치에 관한 것으로서, 반도체 메모리 소자의 금속배선층을 형성함에 있어서 몰리브덴층을 서로 평행하게 여러개 형성하고 이의 중간중간을 몰리브덴 보다 저항성분이 적은 다른 금속물질을 사용하여 병렬 연결함으로써 금속배선층 형성시 산화막이 허물어지지는 현상을 억제함과 동시에 파워라인으로 구성할 때나 중요한 신호버싱 배선을 할 때에도 저항성분도 크게 낮출 수가 있다.

Description

금속배선저항을 낮춘 반도체 메모리 소자
본 발명은 금속배선저항을 낮춘 반도체 메모리 소자에 관한 것으로서, 보다 상세하게는 대머신(Damascene) 공정을 사용하는 반도체 메모리 소자의 금속배선 구조에 관한 것이다.
대머신 공정을 사용하는 반도체 메모리 장치에 있어서는 몰리브덴과 같은 텅스텐으로 이루어진 금속물질을 사용하여 인터커넥션(Interconnection), 즉 배선을 진행한다. 이때 배선물질로 사용되는 몰리브덴은 약 1Ω의 저항성분을 가지고 있으며, 이러한 몰리브덴을 파워배선에 사용하게 되면 몰리브덴의 저항성분이 전류의 흐름에 지장을 주게 되어 충분한 전원전압을 얻기가 어렵고, 또한 중요한 신호배선에서는 신호가 지연되거나 신호의 기울기가 누울 수가 있다.
그래서 저항을 줄이기 위한 방법으로 도1a 및 도1b에 도시된 바와 같이 금속배선, 즉 몰리브덴층(3)(3a)의 폭을 넓게 가져가는 방법이 사용되었다. 그 이유는 금속배선의 폭이 넓을수록 저항이 낮아지기 때문이다. 여기서 도면부호 1은 실리콘 기판이고, 2는 산화막이다. 그러나 이 방법은 금속배선 후 화학적-기계적 폴리싱(Chemical-Mechanical Polishing, CMP) 공정을 사용함에 따라 금속배선층 중앙부의 폴리싱 정도가 심해지는 등 단점이 드러나게 되어, 또 다른 방법으로 도2a 및 도2b에 도시된 바와 같이 금속배선, 즉 몰리브덴층(4)(4a)의 폭을 좁게 가져가고 이것을 서로 병렬로 연결하는 방법이 사용되었다.
그러나 이 방법도 금속배선의 병렬연결을 사용할 때 배선(몰리브덴)간의 공간을 여유 있게 띄우지 않으면 배선간 산화막(2)의 단부(B)가 허물어지게 된다. 따라서 배선간의 빈 공간이 커질 수 있어 점점 소형화되는 반도체 장치에의 적용이 점점 어려워지고 있는 실정이다.
따라서 본 발명의 목적은 점프배선방법을 사용하고 보다 저항성분이 낮은 금속배선을 이용하여 몰리브덴 배선간을 병렬 연결함에 의해 금속배선저항을 낮춘 반도체 메모리 소자를 제공하는 데에 있다.
도1a는 종래 기술에 의한 메모리 소자의 금속배선 구조를 보인 수직 단면도.
도1b는 도1a에 도시된 메모리 소자의 금속배선 구조를 보인 레이아웃도.
도2a는 종래 기술에 의한 메모리 소자의 다른 금속배선 구조를 보인 수직 단면도.
도2b는 도2a에 도시된 메모리 소자의 금속배선 구조를 보인 레이아웃도.
도3은 본 발명에 따른 반도체 메모리 소자의 금속배선 레이아웃도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 실리콘 기판 2, 20 : 산화막
3, 3a, 3', 3a', 30, 31, 32 : 몰리브덴층
25, 26, 27 : 알루미늄층 40 : 콘택
본 발명의 목적을 달성하기 위한 금속배선저항을 낮춘 반도체 메모리 소자는 텅스텐 대머신 공정을 이용하여 금속배선층을 형성하는 반도체 메모리 장치에 있어서, 일정간격으로 여러개 형성되는 제1금속배선층과 상기 제1금속배선층의 상부에 서로 평행하게 여러개 배치됨과 동시에 상기 제1금속배선층에 의해 전기적으로 병렬 연결되는 몰리브덴층으로 구성된 데에 특징이 있다.
보다 구체적으로, 본 발명에 있어서 평행하게 여러개 형성된 몰리브덴층 사이는 선택적으로 가장자리 양쪽과 중간중간이 제1배선층에 의해 연결되는 구조이다.
이때에 상기 제1금속배선층은 몰리브덴 보다 저항성분이 적은 알루미늄, 실리콘 또는 텅스텐 실리사이드를 사용한다.
이하, 첨부된 도3을 참조하여 설명한다.
반도체 메모리 소자의 각 구성요소가 형성된 실리콘 기판 위에 절연막으로서 산화막(20)이 형성되고, 그 위에 기판내 각 구성요소에 선택적으로 연결되는 금속배선이 형성된 구조이다.
제1금속배선층으로서 알루미늄층(25)(26)(27)은 각각 세로 방향으로 일정거리를 띄워 형성되어 있다. 그 위에는 하부 알루미늄층(30)(31)(32)에 의해 콘택되어 서로간에 병렬 연결되는 2개의 몰리브덴층(30)(31)이 평행하게 형성되어 있다. 즉 알루미늄층은 세로방향으로 몰리브덴층은 가로방향으로 형성되어 있으며, 이들 층은 2층 구조로 되었다. 물론 이들 몰리브덴층과 알루미늄층과의 사이에는 산화막(20)이 채워진 형태이다.
이와 같은 본 발명에 따른 반도체 메모리 소자의 배선 구조는 기판위에 소자의 구성요소를 형성한 후 제1절연막을 도포하고 이를 사진 및 식각공정을 이용 패터닝하여 제1금속배선층(25)(26)(27)을 형성한 다음 그 위에 제1절연막과 같은 재질의 절연막을 도포한 후 다시 사진 및 식각공정을 이용하여 하부의 제1금속배선층의 표면이 드러나도록 절연막을 패터닝한 다음 몰리브덴층을 형성하는 공정에 의해 형성될 수 있다. 이때 여러개 몰리브덴층 사이의 공간을 넓게 유지하여 몰리브덴층의 형성시 산화막(절연막) 단부의 허물어짐을 방지한다.
본 발명에 있어서 몰리브덴을 사용하여 파워라인 또는 신호버싱(Bussing)을 구성하는 경우에는 몰리브덴의 저항성분이 제1금속배선층의 물질보다 더 높기 때문에 회로에 충분한 전원전압을 공급할 수 없거나 신호의 기울기가 누워있을 경우가 생길 수 있지만, 도3과 같이 본 발명에서와 같이 점프배선방법을 사용하여 여러개의 몰리브덴층을 형성한 후 이를 다른 금속물질을 사용하여 병렬 연결함으로써 이 문제를 해결할 수 있다.
상기에서는 몰리브덴층이 두 개이고 이를 병렬 연결하는 제1금속배선층이 3개인 경우에 대해 설명하였지만, 제1금속배선층의 개수 및 몰리브덴층의 개수는 반도체 메모리 소자의 특성이나 구조에 따라 변경하여 실시할 수 있는 것이다.
이상에서 설명한 바와 같이, 본 발명에 따르면 반도체 메모리 소자의 금속배선층을 형성함에 있어서 몰리브덴층을 서로 평행하게 여러개 형성하고 이의 중간중간을 몰리브덴 보다 저항성분이 적은 다른 금속물질을 사용하여 병렬 연결함으로써 금속배선층 형성시 산화막이 허물어지지는 현상을 억제함과 동시에 파워라인으로 구성할 때나 중요한 신호버싱 배선을 할 때에도 저항성분도 크게 낮출 수가 있다.

Claims (3)

  1. 텅스텐 대머신(Damascene) 공정으로 금속배선층을 형성하는 반도체 메모리 장치에 있어서, 소자가 형성된 반도체 기판 위에 일정간격으로 여러개 형성되어 있는 제1금속배선층과 상기 제1금속배선층의 상부에 서로 평행하게 배치됨과 동시에 상기 제1금속배선층에 의해 전기적으로 병렬 연결되는 수개의 몰리브덴층으로 구성되는 것을 특징으로 하는 금속배선저항을 낮춘 반도체 메모리 소자.
  2. 제 1 항에 있어서, 상기 몰리브덴층은 선택적으로 가장자리 양쪽과 중간중간이 제1금속배선층에 의해 연결된 것을 특징으로 하는 금속배선저항을 낮춘 반도체 메모리 소자.
  3. 제 1 항에 있어서, 상기 제1금속배선층은 알루미늄, 실리콘 또는 텅스텐 실리사이드인 것을 특징으로 하는 금속배선저항을 낮춘 반도체 메모리 소자.
KR1019980020805A 1998-06-05 1998-06-05 금속배선저항을 낮춘 반도체 메모리 소자 KR20000000886A (ko)

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* Cited by examiner, † Cited by third party
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KR100763759B1 (ko) * 2001-11-30 2007-10-04 동부일렉트로닉스 주식회사 반도체 소자의 전력금속선 연결 방법
KR20190111514A (ko) 2018-03-23 2019-10-02 인하대학교 산학협력단 염산을 이용한 티타닐 클로라이드 수용액 제조

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