JP2001077370A - Ｓｏｉ半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＳＯＩ半導体集積回路に発生するクロストー
クノイズを低減する。 【解決手段】 トランジスタ１３０とトランジスタ１４
０との間の埋め込み絶縁膜１０２上に、シリコン基板１
０１より高い濃度で不純物が導入された所定の導電型の
シリコン活性層１０５を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、絶縁膜上の薄膜
シリコン層に半導体装置の回路を形成するＳＯＩ（シリ
コンオンインシュレータ）半導体集積回路に関し、特
に、チップ上に配置された回路間で発生するクロストー
クノイズが少ないＳＯＩ半導体集積回路に関する。

【０００２】

【従来の技術】シリコンを用いた半導体装置によるＬＳ
Ｉの大集積化や高性能化が進む中で、大集積化や高性能
化に加えてＬＳＩの高速，低消費電力化が要求されてき
ている。この高速・低消費電極化の要求に対応するた
め、ＳＯＩ基板上に半導体集積回路を形成する技術が注
目されている。従来のＳＯＩ基板を用いたＳＯＩ半導体
集積回路は、図６に示すように、シリコン基板６０１に
形成された埋め込み絶縁膜６０２上に、例えば、ディジ
タル回路の一部を構成するトランジスタ６３０やアナロ
グ回路の一部を構成するトランジスタ６４０を含めた複
数のトランジスタを形成している。隣り合うトランジス
タ６３０，６４０は、埋め込み絶縁膜６０２上の半導体
層を加工して形成されたシリコン島６３１，６４１に形
成されている。

【０００３】シリコン島６３１に形成されたトランジス
タ６３０は、シリコン島６３１中央部にゲート絶縁膜６
３２を介して形成されたゲート電極６３３と、ゲート電
極６３３両脇のシリコン島６３１に形成されたソース６
３４・ドレイン６３５とから構成されている。同様に、
シリコン島６４１に形成されたトランジスタ６４０は、
シリコン島６４１中央部にゲート絶縁膜６４２を介して
形成されたゲート電極６４３と、ゲート電極６４３両脇
のシリコン島６４１に形成されたソース６４４・ドレイ
ン６４５とから構成されている。なお、埋め込み絶縁膜
６０２上には、トランジスタ６３０，６４０を覆うよう
に、層間絶縁膜６０４が形成されている。

【０００４】トランジスタ６３０は、前述したように、
ディジタル回路の一部を構成しており、ドレイン６３５
の電圧は０Ｖから電源電圧（例えば２．０Ｖ）の幅で変
化する。このトランジスタ６３０に対し、トランジスタ
６４０は、前述したように、アナログ回路の一部を構成
しており、ドレイン６４５の電圧振幅は数十ｍＶであ
る。したがって、図６に示したトランジスタ配置の場
合、トランジスタ６３０からトランジスタ６４０のドレ
イン６４５へ伝搬するノイズを数ｍＶ未満に押さえなけ
れば、トランジスタ６４０を含むアナログ回路は誤動作
することになる。

【０００５】

【発明が解決しようとする課題】ところが、従来のＳＯ
Ｉ半導体集積回路では、トランジスタ６３０からトラン
ジスタ６４０のドレイン６４５へ伝搬するノイズが、数
ｍＶを越えてしまい、トランジスタ６４０を含む回路に
誤動作を与えるという問題があった。このトランジスタ
６４０を含む回路の誤動作を与えるノイズの伝搬に関し
て、図７を用いて説明する。ノイズ伝搬の主経路は、基
板６０１を介する経路である。トランジスタ６３０のド
レイン６３５の信号は、埋め込み絶縁膜６０２の容量７
０１のカップリングにより、ドレイン６３５直下の地点
Ａの基板電位を変化させる。この地点Ａの電位変化は、
基板６０１の界面抵抗７０２を介し、減衰しながら地点
Ｂに到達する。地点Ｂの電位変化は、埋め込み絶縁膜６
０２の容量７０３のカップリングにより、トランジスタ
６４０のドレイン６４５に入力する。

【０００６】また、ノイズの副経路として、トランジス
タ上に形成されている層間絶縁膜を介する経路がある。
トランジスタ６３０のドレイン６３５の電位変化は、層
間絶縁膜６０４の容量７０４を介してトランジスタ６４
０のドレイン６４５に到達する。このように、主経路，
副経路からトランジスタ６４０に到達する電圧変化は、
トランジスタ６４０で本来扱う信号とは無関係なクロス
トークノイズである。そして、このクロストークノイズ
により、トランジスタ６４０で構成される回路が誤動作
を引き起こすことになる。

【０００７】この発明は、以上のような問題点を解消す
るためになされたものであり、ＳＯＩ半導体集積回路に
発生するクロストークノイズを低減することを目的とす
る。

【０００８】

【課題を解決するための手段】この発明のＳＯＩ半導体
集積回路は、シリコン基板上に形成された埋め込み絶縁
膜と、この埋め込み絶縁膜上に選択的に形成された第１
のシリコン島と、埋め込み絶縁膜上に第１のシリコン島
とは離間して選択的に形成された第２のシリコン島と、
第１のシリコン島に形成された第１のトランジスタと、
第２のシリコン島に形成された第２のトランジスタと、
第１のシリコン島と第２のシリコン島の間の埋め込み絶
縁膜上に、第１のシリコン島および第２のシリコン島と
は離間して配置され、シリコン基板より不純物濃度の高
いシリコンからなり、電位が固定されたシリコン活性層
とを備えたものである。この発明によれば、シリコン活
性層直下の埋め込み絶縁膜下に空乏層が形成される。

【０００９】この発明の他の形態は、第１のトランジス
タと第２のトランジスタとシリコン活性層とを覆って形
成された層間絶縁膜を備え、新たに、シリコン活性層上
にこの層間絶縁膜を介して形成され、シリコン活性層に
電気的に接続する金属配線層を備えた。この発明の他の
形態は、新たに、層間絶縁膜を介して第２のトランジス
タ上部を覆って形成され、金属配線層に電気的に接続す
る金属層を備えた。また、この発明の他の形態では、第
２のトランジスタからなり第１のシリコン島とは離間し
て埋め込み絶縁膜上に形成された回路を備え、シリコン
活性層は、第１のシリコン島と回路との間に配置した。

【００１０】

【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。 実施の形態１ はじめに、この発明の第１の実施の形態に関して説明す
る。図１（ａ）の平面図に示すように、この実施の形態
１では、埋め込み絶縁膜１０２上に、例えば、ディジタ
ル回路の一部を構成する複数のトランジスタ１３０とア
ナログ回路の一部を構成する複数のトランジスタ１４０
とを備え、トランジスタ１３０とトランジスタ１４０と
の間に、シリコン基板１０１より高い濃度で不純物が導
入された所定の導電型のシリコン活性層１０５を備える
ようにした。このシリコン活性層１０５は、例えば接地
線に接続して電気的に０Ｖに固定されている。

【００１１】トランジスタ１３０，シリコン活性層１０
５，トランジスタ１４０にかけての断面（ＡＡ’断面）
をみると、図１（ｂ）に示すように、シリコン基板１０
１上に埋め込み絶縁膜１０２は形成され、この埋め込み
絶縁膜１０２上の半導体層を加工して形成されたシリコ
ン島１３１，１４１に、トランジスタ１３０，１４０は
形成されている。そして、シリコン島１３１，１４１の
加工と同時にシリコン活性層１０５は形成されている。
なお、埋め込み絶縁膜１０２上には、トランジスタ１３
０，１４０そしてシリコン活性層１０５を覆うように、
層間絶縁膜１０４が形成されている。

【００１２】シリコン島１３１に形成されたトランジス
タ１３０は、シリコン島１３１中央部にゲート絶縁膜１
３２を介して形成されたゲート電極１３３と、ゲート電
極１３３両脇のシリコン島１３１に形成されたソース１
３４・ドレイン１３５とから構成されている。このトラ
ンジスタ１３０は、ディジタル回路の１回路を構成する
トランジスタであり、ドレイン１３５の電圧は０Ｖから
２Ｖ（電源電圧）の幅で変化する。

【００１３】同様に、シリコン島１４１に形成されたト
ランジスタ１４０は、シリコン島１４１中央部にゲート
絶縁膜１４２を介して形成されたゲート電極１４３と、
ゲート電極１４３両脇のシリコン島１４１に形成された
ソース１４４・ドレイン１４５とから構成されている。
このトランジスタ１４０は、アナログ回路の１回路を構
成するトランジスタであり、トランジスタ動作時のドレ
イン１４５の電圧振幅は、数十ｍＶである。

【００１４】トランジスタ１４０で構成されるアナログ
回路が正常に動作するためには、トランジスタ１４０の
ドレイン１４５へ到達するノイズの電圧振幅を、トラン
ジスタ動作時のドレイン１４５の電圧振幅である数十ｍ
Ｖより十分小さくする必要がある。しかしながら、信号
振幅が大きいトランジスタ１３０の信号が、図７に示し
たように、シリコン基板１０１や層間絶縁膜１０４を通
して、クロストークノイズとしてトランジスタ１４０に
入力するため、従来ではトランジスタ１４０によるアナ
ログ回路の正常動作を阻害していた。

【００１５】このアナログ回路の誤動作を防ぐためた
め、実施の形態１では、トランジスタ１３０とトランジ
スタ１４０との間にシリコン活性層１０５を備え、トラ
ンジスタ１４０に侵入するクロストークノイズを抑制す
るようにした。シリコン活性層１０５は、図示していな
いが、電極などににより接地線に接続され、接地電位
（０Ｖ）に電気的に固定されているので、シリコン活性
層１０５直下の埋め込み絶縁膜１０２下に空乏層が形成
される。そして、空乏層の形成により、トランジスタ１
４０に侵入するクロストークノイズが抑制できる。

【００１６】以下、シリコン活性層によるノイズ低減の
原理を説明する。まず、シリコン活性層の導電型をｎ形
にした場合について説明すると、この場合、シリコン活
性層（ｎ⁺形）−埋め込み絶縁膜−シリコン基板（ｐ
^-形）にかけてのエネルギーバンドの状態は、図２
（ａ）に示すようになる。０Ｖに電位固定されたシリコ
ン活性層を埋め込み絶縁膜上に置くだけで、シリコン基
板の埋め込み絶縁膜側に厚さ１μｍ程度の空乏層が形成
される。空乏層は、シリコン活性層のフェルミレベルと
基板のフェルミレベルとの差により、不純物濃度の低い
シリコン基板側のバンドが曲がるために形成される。

【００１７】シリコン基板に形成された空乏層は、埋め
込み絶縁膜とシリコン基板の界面抵抗に比較して、格段
に高い抵抗として作用する。したがって、シリコン活性
層の配置で空乏層が形成されることにより、図７に示し
た界面抵抗７０２が極端に大きくなる。この界面抵抗の
極端な増大のため、トランジスタ１３０直下で発生した
電圧変化（ノイズ）は、トランジスタ１４０下部に到達
するまでに著しく減衰する。すなわち、トランジスタ１
４０のドレイン１４５に入力するノイズが減少する。

【００１８】次に、シリコン活性層の導電型をｐ形にし
た場合について説明すると、この場合、シリコン活性層
（ｐ⁺形）−埋め込み絶縁膜−シリコン基板（ｐ^-形）に
かけてのエネルギーバンドの状態は、図２（ｂ）に示す
ようになる。０Ｖに電位固定されたシリコン活性層を埋
め込み絶縁膜上に置くだけで、シリコン活性層をｐ形と
した場合でも、シリコン基板の埋め込み絶縁膜側に厚さ
０．２５μｍ程度の空乏層が形成される。この空乏層
も、やはり、埋め込み絶縁膜とシリコン基板の界面抵抗
に比較して、格段に高い抵抗として作用するので、ｐ形
としたシリコン活性層を配置することでも、トランジス
タ１４０のドレイン１４５に入力するノイズが減少す
る。

【００１９】以上説明したように、この実施の形態１に
よれば、埋め込み絶縁膜上に形成された隣り合うトラン
ジスタ間に、埋め込み絶縁膜に接触してシリコン活性層
を配置したので、隣り合うトランジスタ間を伝搬するノ
イズを低減することができる。シリコン活性層は、シリ
コン基板より高い不純物濃度を備えていればよく、導電
型はｐ形であってもｎ形であってもよい。ただし、シリ
コン活性層の導電型は、トランジスタを構成するソース
・ドレインと同一の導電型とする方が、ソース・ドレイ
ンの形成時に同時にシリコン活性層形成領域に不純物を
導入できるので、製造プロセスの簡略化ができる。

【００２０】ところで、上記では図１（ａ）に示したよ
うに、シリコン活性層１０５は、コの字型にトランジス
タ１４０形成領域周囲に配置するようにしたが、この配
置状態に限るものではない。シリコン活性層は、隣り合
うトランジスタ間に線状に配置してもよい。また、ノイ
ズから保護する対象のトランジスタの周囲を囲うように
シリコン活性層を配置してもよい。また、トランジスタ
単体ではなく、トランジスタを含む回路ブロック間に、
シリコン活性層を配置するようにしてもよい。なお、上
記実施の形態では、シリコン活性層の電位を固定してい
るが、シリコン活性層の電位を固定せずに浮遊状態とし
ても同様の効果が得られる。

【００２１】また、上記実施の形態では、単純にシリコ
ン活性層を隣り合うトランジスタ間に配置するようにし
たが、これに限るものではなく、シリコン活性層を交互
に導電型が変化するダイオードが連続した構成としても
よい。また、隣り合うトランジスタ間に、動作をしない
ようにゲート電極の電位が制御されたトランジスタの構
造体を配置してもよい。トランジスタの構造体を配置す
る場合、隣り合うトランジスタ間に複数のシリコン活性
層が配置されることになる。

【００２２】実施の形態２ 次に、この発明の第２の実施の形態について説明する。
図３（ａ）の断面図に示すように、この実施の形態で
は、シリコン基板１０１上に埋め込み絶縁膜１０２が形
成され、埋め込み絶縁膜１０２上に、例えば、ディジタ
ル回路の一部を構成する複数のトランジスタ１３０とア
ナログ回路の一部を構成する複数のトランジスタ１４０
とを備え、トランジスタ１３０とトランジスタ１４０と
の間に、シリコン基板１０１より高い濃度で不純物が導
入された所定の導電型のシリコン活性層１０５を備える
ようにした。これらは、実施の形態１と同様である。

【００２３】そして、この実施の形態では、シリコン活
性層１０５上に層間絶縁膜１０４を介して電気的に接続
する金属配線層１０６を配置し、かつ、金属配線層１０
６上に層間絶縁膜１０７を介して電気的に接続する金属
配線層１０８を配置した。シリコン活性層１０５は、ビ
ア１０４ａで金属配線層１０６と電気的に接続し、金属
配線層１０６は、ビア１０７ａで金属配線層１０８に接
続している。なお、金属配線層１０８は、層間絶縁膜１
０９で覆われている。また、シリコン活性層１０５，金
属配線層１０６，１０８は、図３（ｂ）の平面図に示す
ように、トランジスタ１４０を囲うように形成されてい
る。なお、図３（ａ）は、図３（ｂ）のＡＡ’断面であ
り、図３において、同一の符号は図１と同様である。

【００２４】この実施の形態２においても、上記の実施
の形態１と同様に、シリコン活性層１０５により埋め込
み絶縁膜１０２直下に空乏層を形成し、シリコン基板１
０１を介してトランジスタ１４０に入力するノイズを低
減する。加えて、この実施の形態では、シリコン活性層
１０５に接続して電気的に固定された金属配線層１０
６，１０８により、トランジスタ１３０とトランジスタ
１４０との間を電気的に遮断する。

【００２５】前述したように、トランジスタ１４０への
クロストークノイズの経路は、トランジスタ上の配置さ
れている層間絶縁膜を経由する副経路もある。しかし、
この実施の形態では、クロストークノイズの副経路に金
属配線層１０６，１０８を配置したので、副経路による
トランジスタ１４０のドレイン１４５に到達する電気力
線は、金属配線層１０６，１０８を迂回することにな
る。このため、図７に示した容量７０４の容量値はきわ
めて小さな値となり、金属配線層１０６，１０８により
クロストークノイズの副経路を遮断することになる。

【００２６】以上説明したように、この実施の形態によ
れば、シリコン活性層１０５によりクロストークノイズ
の主経路の伝搬を抑制し、金属配線層１０６，１０８に
よりクロストークノイズの副経路の伝搬を抑制できる。
なお、上記実施の形態２では、金属配線層を２層用いる
ようにしているが、これに限るものではなく、金属配線
層を１層としてもよく、また、金属配線層を３層以上と
してもよい。また、シリコン活性層１０５と金属配線層
１０６とを接続するビア１０４ａや、金属配線層１０６
と金属配線層１０８とを接続するビア１０７ａは、それ
ぞれ複数配置してビアの間隔を密にすると、遮断効果を
高めるのに有利である。また、ビア１０７ａがビア１０
４ａ直上に配置されている必要はない。

【００２７】実施の形態３ 次に、この発明の第３の実施の形態について説明する。
図４（ａ）の断面図に示すように、この実施の形態で
は、シリコン基板１０１上に埋め込み絶縁膜１０２が形
成され、埋め込み絶縁膜１０２上に、例えば、ディジタ
ル回路の一部を構成する複数のトランジスタ１３０とア
ナログ回路の一部を構成する複数のトランジスタ１４０
とを備え、トランジスタ１３０とトランジスタ１４０と
の間に、シリコン基板１０１より高い濃度で不純物が導
入された所定の導電型のシリコン活性層１０５を備える
ようにした。これらは、実施の形態１、２と同様であ
る。

【００２８】そして、この実施の形態３では、シリコン
活性層１０５上に層間絶縁膜１０４を介して電気的に接
続する金属配線層１０６を配置し、かつ、トランジスタ
１４０の上を覆う金属層１１０を層間絶縁膜１０７上に
配置した。この金属層１１０は、層間絶縁膜１０７中に
形成されたビア１０７ａで金属配線層１０６に電気的に
接続する。また、シリコン活性層１０５は、ビア１０４
ａで金属配線層１０６と電気的に接続する。なお、金属
層１１０は、層間絶縁膜１０９で覆われている。

【００２９】また、シリコン活性層１０５，金属配線層
１０６は、図４（ｂ）の平面図に示すように、トランジ
スタ１３０とトランジスタ１４０間を含むコの字型に形
成されている。なお、図４（ａ）は、図４（ｂ）のＡ
Ａ’断面であり、図４において、同一の符号は図１，３
と同様である。

【００３０】この実施の形態３においても、上記の実施
の形態１，２と同様に、シリコン活性層１０５により埋
め込み絶縁膜１０２直下に空乏層を形成し、シリコン基
板１０１を介してトランジスタ１４０に入力するノイズ
を低減する。加えて、この実施の形態では、シリコン活
性層１０５に接続して電気的に固定された金属配線層１
０６と金属層１１０とにより、トランジスタ１３０とト
ランジスタ１４０との間を電気的に遮断する。

【００３１】金属配線層１０６と金属層１１０とによ
り、トランジスタ１３０のドレイン１３５からトランジ
スタ１４０のドレイン１４５に到達する電気力線は、ほ
とんどが遮断される。したがって、副経路でトランジス
タ１４０のドレイン１４５に到達するクロストークノイ
ズは、ほとんどが遮断される。加えて、この実施の形態
では、トランジスタ１４０上部を覆うように金属層１１
０を配置したので、トランジスタ１４０の上部から侵入
する電磁波などのノイズも遮断する。

【００３２】図５は、実施の形態１の効果を示すグラフ
であり、図１の隣り合うトランジスタ１３０とトランジ
スタ１４０との間隔を５０μｍとし、この間に幅１０μ
ｍのシリコン活性層１０５が配置されている場合と無い
場合とを比較した。比較は、トランジスタ１３０からト
ランジスタ１４０に漏洩する信号の電圧ピーク値の測定
結果で行った。この測定では、トランジスタ１３０のド
レイン１３５の電圧は、ローレベル０Ｖとハイレベル２
Ｖとを１００ＭＨｚで繰り返しており、信号の遷移時間
は数十ｐｓｅｃである。

【００３３】シリコン活性層１０５は、ｐ形とｎ形にさ
れたものを、いずれも０Ｖに固定して別々に測定した。
また、トランジスタ１４０のドレイン１４５は、ドレイ
ン１４５の接続端子とインピーダンス５０Ωのケーブル
を介して５０Ωの抵抗に接続した。そして、５０Ωの抵
抗の他端に２Ｖを与え、トランジスタ１４０のゲート１
４３を１Ｖ，ソース１４４を０Ｖに固定し、ドレイン１
４５の電位変化をノイズ電圧として測定した。シリコン
活性層がない場合（ａ）のノイズ電圧ピーク値を１００
とすると、ｐ形とされたシリコン活性層を配置した場合
（ｂ）は、ピーク値が６４．７にまで低下し、ｎ形とさ
れたシリコン活性層を配置した場合（ｃ）は、ピーク値
が５２，９にまで低下した。

【００３４】

【発明の効果】以上説明したように、この発明では、シ
リコン基板上に形成された埋め込み絶縁膜と、この埋め
込み絶縁膜上に選択的に形成された第１のシリコン島
と、埋め込み絶縁膜上に第１のシリコン島とは離間して
選択的に形成された第２のシリコン島と、第１のシリコ
ン島に形成された第１のトランジスタと、第２のシリコ
ン島に形成された第２のトランジスタと、第１のシリコ
ン島と第２のシリコン島の間の埋め込み絶縁膜上に、第
１のシリコン島および第２のシリコン島とは離間して配
置され、シリコン基板より不純物濃度の高いシリコンか
らなり、電位が固定されたシリコン活性層とを備えた。
この発明によれば、シリコン活性層直下の埋め込み絶縁
膜下に空乏層が形成されるので、第１のトランジスタか
ら第２のトランジスタにシリコン基板を介して伝搬する
ノイズが抑制され、ＳＯＩ半導体集積回路に発生するク
ロストークノイズが低減される。

【図面の簡単な説明】

【図１】 この発明の第１の実施の形態におけるＳＯＩ
半導体装置の構成を示す構成図である。

【図２】 シリコン活性層によるノイズ低減の原理を説
明する説明図である。

【図３】 この発明の第２の実施の形態におけるＳＯＩ
半導体装置の構成を示す構成図である。

【図４】 この発明の第３の実施の形態におけるＳＯＩ
半導体装置の構成を示す構成図である。

【図５】 この発明の実施の形態１の効果を示すグラフ
である。

【図６】 従来のＳＯＩ半導体装置の構成を示す構成図
である。

【図７】 ノイズの伝搬経路を示す説明図である。

【符号の説明】

１０１…シリコン基板、１０２…埋め込み絶縁膜、１０
４…層間絶縁膜、１０５…シリコン活性層、１３０，１
４０…トランジスタ、１３１，１４１…シリコン島、１
３２，１４２…ゲート絶縁膜、１３３，１４３…ゲート
電極、１３４，１４４…ソース、１３５，１４５…ドレ
イン。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 シリコン基板上に形成された埋め込み絶
   縁膜と、 この埋め込み絶縁膜上に選択的に形成された第１のシリ
   コン島と、 前記埋め込み絶縁膜上に前記第１のシリコン島とは離間
   して選択的に形成された第２のシリコン島と、 前記第１のシリコン島に形成された第１のトランジスタ
   と、 前記第２のシリコン島に形成された第２のトランジスタ
   と、 前記第１のシリコン島と前記第２のシリコン島の間の前
   記埋め込み絶縁膜上に、前記第１のシリコン島および前
   記第２のシリコン島とは離間して配置され、前記シリコ
   ン基板より不純物濃度の高いシリコンからなるシリコン
   活性層とを備え、 前記シリコン活性層は電位が固定されていることを特徴
   とするＳＯＩ半導体集積回路。
2. 【請求項２】 請求項１記載のＳＯＩ半導体集積回路に
   おいて、 前記第１のトランジスタと前記第２のトランジスタと前
   記シリコン活性層とを覆って形成された層間絶縁膜を備
   え、 新たに、前記シリコン活性層上にこの層間絶縁膜を介し
   て形成され、前記シリコン活性層に電気的に接続する金
   属配線層を備えたことを特徴とするＳＯＩ半導体集積回
   路。
3. 【請求項３】 請求項２記載のＳＯＩ半導体集積回路に
   おいて、 新たに、前記層間絶縁膜を介して前記第２のトランジス
   タ上部を覆って形成され、前記金属配線層に電気的に接
   続する金属層を備えたことを特徴とするＳＯＩ半導体集
   積回路。
4. 【請求項４】 請求項１〜３いずれか１項に記載のＳＯ
   Ｉ半導体集積回路において、 前記第２のトランジスタからなり前記第１のシリコン島
   とは離間して前記埋め込み絶縁膜上に形成された回路を
   備え、 前記シリコン活性層は前記第１のシリコン島と前記回路
   との間に配置されたことを特徴とするＳＯＩ半導体集積
   回路。