JPH08102541A

JPH08102541A - 薄膜トランジスタ

Info

Publication number: JPH08102541A
Application number: JP23748494A
Authority: JP
Inventors: Ryuji Nishikawa; 龍司西川
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1994-09-30
Filing date: 1994-09-30
Publication date: 1996-04-16

Abstract

(57)【要約】【目的】隣の画素とのソース・ドレイン間にドレイン
電極と一体のガード電極を配して混信や干渉を防止した
正スタガー型ＴＦＴにおいて、ゲートＡｌ層の側壁から
生ずるヒロックによるゲートとソース・ドレイン間のシ
ョートを防ぐ。【構成】ゲート電極（１５Ｇ）が、ソース電極（１１
Ｓ）、ドレイン電極（１１Ｄ）及びガード電極（１１
Ｇ）の全域を覆うパターニングにより、半導体層（１
３）、絶縁層（１４）及びゲート電極（１５Ｇ）の積層
体の側壁がソース・ドレイン電極配線（１１）上にくる
部分を最小にしている。これにより、ゲート電極層（１
５）にラテラルヒロックが生じても、ソース・ドレイン
電極配線（１１）にまで達することが少なくなり、ショ
ートが大幅に減る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はスイッチング素子として
液晶表示装置の各画素容量に接続して配置され、画素容
量の充放電を制御する薄膜電界効果トランジスタ（ＴＦ
Ｔ）に関する。

【０００２】

【従来の技術】液晶表示装置は薄型、軽量、低消費電力
などの特徴があり、ＯＡ機器、ＡＶ機器などの分野で実
用化が進んでいる。特に、スイッチング素子としてＴＦ
Ｔを用いたアクティブマトリクス型は、原理的にデュー
ティ比１００％のスタティック駆動をマルチプレクス的
に行うことができ、大画面、高精細な動画ディスプレイ
に使用されている。

【０００３】アクティブマトリクス型液晶表示装置は、
液晶を駆動する容量の一方を形成する画素電極が複数形
成され、更に各画素電極に接続するＴＦＴとが形成され
た基板と、液晶を駆動する容量の他方の共通電極が各画
素について一体で形成された基板を貼り合わせ、両基板
間に液晶を封入することにより構成される。各ＴＦＴは
走査線ごとに選択されてＯＮとなり、信号線からの入力
信号電圧を選択して画素電極に印加し、非選択中はＯＦ
Ｆ抵抗により１フィールド期間中画素容量へ印加された
電圧を保持する。

【０００４】半導体層に対してゲートを上層に配した正
スタガー型ＴＦＴは製造に要する最低マスク枚数は２枚
であり、コストが低い。図２は、従来のＴＦＴアレイ基
板の画素部の平面図（ａ）とそのＢ−Ｂ線に沿った断面
図（ｂ）である。ガラスなどの透明な基板（５０）上
に、液晶を駆動する画素電極（５１Ｐ）が配列形成さ
れ、画素電極（５１Ｐ）の間にはドレインライン（５１
Ｌ）が形成されている。画素電極（５１Ｐ）の一部は突
出されてソース電極（５１Ｓ）となっており、ドレイン
ライン（５１Ｌ）もまた鉤状に突出されてドレイン電極
（５１Ｄ）及びガード電極（５１Ｇ）となっている。こ
れらは凹凸状に近接され、この領域上には、下層に半導
体層（５３）と絶縁層（５４）を配したゲートライン
（５５Ｌ）の一部がゲート電極（５５Ｇ）として配置さ
れ、ＴＦＴを構成している。即ち、画素電極（５１Ｐ）
から一体のソース電極（５１Ｓ）を挟むようにして、ド
レインライン（５１Ｌ）の一部であるドレイン電極（５
１Ｄ）と、ドレイン電極（５１Ｄ）と一体でソース電極
（５１Ｓ）を迂回してドレイン電極（５１Ｄ）の反対側
に延在されたガード電極（５１Ｇ）が配置され、ソース
電極（５１Ｓ）とドレイン電極（５１Ｄ）間及びソース
電極（５１Ｓ）とガード電極（５１Ｇ）間にチャンネル
が形成されている。ガード電極（５１Ｇ）は、ドレイン
ライン（５１Ｌ）と一体であり、ソース・ドレイン間の
チャンネルまた、ソース電極（５１Ｓ）、ドレイン電極
（５１Ｄ）及びガード電極（５１Ｇ）上には、低抵抗の
半導体層（５２）が介在され、オーミックコンタクトを
得ている。

【０００５】ここに挙げた構造は、ゲートライン（５５
Ｌ）に沿う画素間の混信や干渉を防止するものである。
即ち、正スタガー型ＴＦＴを用いた液晶表示装置では、
通常、ゲートライン（５５Ｌ）に沿って半導体層（５
３）が残存するので、ソース電極（５１Ｓ）は隣の画素
のドレイン電極（５１Ｄ）ともチャンネルを形成して寄
生ＴＦＴを形成する。そのため、ドレイン電極（５１
Ｄ）と一体のガード電極（５１Ｇ）を介在させて、隣り
合う画素にわたるソース・ドレイン間チャンネルを遮断
するとともに、ソース電極（５１Ｓ）とガード電極（５
１Ｇ）の間に本来のソース・ドレイン間チャンネルを新
しく作ることにより、混信や干渉を防ぎ、ソース電極
（５１Ｓ）電圧のシフトを防止している。

【０００６】このように正スタガー型ＴＦＴは製造に要
する最低マスク枚数は２枚であり、コストが低い。この
ような構造のＴＦＴは、例えばＩＴＯとＮ型の高濃度ａ
−Ｓｉを形成し、第１のフォトエッチ工程により、ソー
ス・ドレイン電極（５１Ｓ，５１Ｄ）、画素電極（５１
Ｐ）、ドレインライン（５１Ｌ）及びガード電極（５１
Ｇ）の第１パターニング層を形成した後、例えばａ−Ｓ
ｉ、ＳｉＮX及びＡｌを連続で積層し、第２のフォトエ
ッチ工程により、下層に半導体層（５３）と絶縁層（５
４）を配したゲートライン（５５Ｌ）とゲート電極（５
５Ｇ）の第２のパターニング層を形成することにより得
られる。

【０００７】

【発明が解決しようとする課題】このように図２に示し
た従来の正スタガー型ＴＦＴは、２回のフォトエッチで
製造が可能であるためコストが低く、また、隣接する画
素間での混信や干渉も防止されるが、次のような問題が
ある。即ち、半導体層（５３）とゲート絶縁層（５４）
が、ゲート電極配線層（５５）と同じパターンにエッチ
ングされている（第２パターニング層）ため、下層のソ
ース・ドレイン電極配線層（５１）（第１パターニング
層）とは、両層のパターンの交差部において第２パター
ニング層の側壁に沿った部分では、絶縁層（５４）及び
半導体層（５３）の膜厚によって絶縁されているのみと
なっている。

【０００８】一方、ゲート配線材料としては、低抵抗の
Ａｌが適しているが、Ａｌは耐熱性に乏しく、棒状に突
起したいわゆるヒロックが生じる。ヒロックは高温によ
って更に成長し数μｍにまでなるため、ゲート電極配線
層（５５）の側壁から横方向のヒロック（ラテラルヒロ
ック）が生じた場合、絶縁層（５４）と半導体層（５
３）の膜厚分（０．５〜１μｍ程度）の離間だけでは防
ぎ切れず、ラテラルヒロックが下層のソース・ドレイン
電極配線（５１）にまで達する。

【０００９】基板表面に液晶の配向膜として設けられる
ポリイミドは、２００℃程度で形成されるため、ヒロッ
クの成長を促進し、ゲート・ソース間及びゲート・ドレ
イン間のショートを招きやすい。また、共通電極側基板
との貼り合わせの際に散布されるフィラーがラテラルヒ
ロックの発生部分に当ると、物理的にラテラルヒロック
が下層のソース・ドレイン電極配線（５１）に押しつけ
られ、ゲート・ソース間及びゲート・ドレイン間のショ
ートになる。

【００１０】

【課題を解決するための手段】本発明はこの課題を解決
するために成されたもので、基板上にドレイン電極とソ
ース電極が近接して形成された領域上に、半導体層、絶
縁層及びゲート電極が同じパターンで積層された薄膜ト
ランジスタにおいて、前記ドレイン電極には突出部が設
けられ、前記ソース電極の三方を囲うようにして近接さ
れ、かつ、前記ドレイン電極及び前記ソース電極の突出
部は前記ゲート電極の領域内にあるとともに、前記ソー
ス電極に接続された液晶駆動用の画素電極を前記ゲート
電極の領域外に配した構成である。

【００１１】

【作用】この構成で、ドレインラインのドレイン電極部
と、画素電極の一部であるソース電極部、及び、ドレイ
ン電極と一体のガード電極部を、ゲートラインのゲート
電極部の領域内部に配置することにより、半導体層、絶
縁層及びゲート電極層からなる積層体の側壁がドレイン
電極配線上及びソース電極配線上にくるのが最小限に抑
えられ、ゲート電極配線Ａｌの側壁にヒロックが生じて
も、ソース・ドレイン電極配線とのショートに至る確率
が大幅に減る。

【００１２】また、画素電極本体部分を、ソース電極部
の突出部の付け根部分より、ゲート電極部の領域外に出
すことにより、前記側壁がソース電極上にくるのが最小
限に抑えられる。

【００１３】

【実施例】続いて、本発明の実施例を図面を参照しなが
ら説明する。図１は本発明の実施例に係るＴＦＴを用い
た液晶表示装置の画素部の平面図（ａ）とそのＡ−Ａ線
に沿った断面図（ｂ）である。ガラスなどの透明な基板
（１０）上には、ＩＴＯからなる画素電極（１１Ｐ）と
ドレインライン（１１Ｌ）が形成され、画素電極（１１
Ｐ）は一部が突出されソース電極（１１Ｓ）となってい
る。ドレインライン（１１Ｐ）もまた、ソース電極（１
１Ｓ）に近接したドレイン電極（１１Ｄ）部から突出さ
れ、ソース電極（１１Ｓ）を挟んでドレイン電極（１１
Ｄ）の反対側へ延在されてガード電極（１１Ｇ）となっ
ている。これら、ソース電極（１１Ｓ）、ドレイン電極
（１１Ｄ）及びガード電極（１１Ｇ）上の一帯を通過す
る領域には、下層にａ−Ｓｉの半導体層（１３）及びＳ
ｉＮXの絶縁層（１４）を配して、Ａｌからなるゲート
ライン（１５Ｌ）が形成されている。また、ソース電極
（１１Ｓ）、ドレイン電極（１１Ｄ）及びガード電極
（１１Ｇ）上には、コンタクト層としてＮ型に高濃度に
ドーピングされたａ−Ｓｉ層（１２）が介在され、チャ
ンネルを形成するノンドープのａ−Ｓｉ層（１３）との
オーミックコンタクトを形成している。

【００１４】ゲート電極（１５Ｇ）部では、ソース電極
（１１Ｓ）、ドレイン電極（１１Ｄ）及びガード電極
（１１Ｇ）が、ａ−Ｓｉ、ＳｉＮX、Ａｌからなる積層
体の領域内に配されている。また、画素電極（１１Ｐ）
は、一部突出されてなるソース電極（１１Ｓ）部の付け
根部分を含んで本体部分が前記積層体の領域外に配され
ている。

【００１５】以上のパターニングにより、半導体層（１
３）と絶縁層（１４）上にゲート電極配線（１５）が配
された積層体の側壁が、ソース・ドレイン電極配線（１
１）上にくる部分は、ドレインライン（１１Ｌ）とゲー
トライン（１５Ｌ）の交差部における、ドレインライン
（１１Ｌ）幅の２個所と、ソース電極（１１Ｓ）上にゲ
ート電極（１５Ｇ）が配された、ソース電極（１１Ｓ）
幅の１個所の計３個所のみとなっている。

【００１６】このように、上層にゲート電極配線（１
５）を配した積層体の側壁が、ソース・ドレイン電極配
線（１１）上に位置する部分を最小にすることにより、
ゲートＡｌ層の側壁にラテラルヒロックが生じて下地面
に達しても、ソース・ドレイン電極配線（１１）とショ
ートする確率が大幅に減る。また、チャンネル領域は、
コの字形に形成されて、ゲート電極（１５Ｇ）の領域内
に収まっているので、チャンネル長を十分に長くでき
る。このため、ゲート電極（１５Ｇ）を、ソース・ドレ
イン及びガード電極（１１Ｓ，１１Ｄ，１１Ｇ）の全域
を覆う領域に形成しても、ゲート電極（１５Ｇ）を従来
以上に大きくする必要がなく、従って、ＴＦＴも大きく
ならないので、開口率は低下しない。

【００１７】なお、この構造でも、ガード電極（１１
Ｇ）の介在により、ソース電極（１１Ｓ）が、隣接画素
に信号を供給するドレイン電極（１１Ｄ）の影響から守
られ、混信や干渉が防止されることは言うまでもない。

【００１８】

【発明の効果】以上の説明から明らかな如く、ドレイン
電極と一体でソース電極を包囲するように配されたガー
ド電極部を有し、同一走査線上の画素間の混信や干渉を
防止した正スタガー型ＴＦＴにおいて、ゲート電極配線
Ａｌ層の側壁から生ずるヒロックによるゲート・ソース
間及びゲート・ドレイン間のショートが防止され、歩留
まりが向上した。

【００１９】また、このようなＴＦＴは、パターンを変
更することのみによって可能となるため、マスク数を増
やす必要がなく、コストが低い。

【図面の簡単な説明】

【図１】本発明の実施例に係るＴＦＴを用いた液晶表示
装置の平面図と断面図である。

【図２】従来のＴＦＴを用いた液晶表示装置の平面図と
断面図である。

【符号の説明】

１０基板１１ソース・ドレイン電極配線１２不純物を高濃度に含有した半導体層１３半導体層１４絶縁層１５ゲート電極配線

Claims

【特許請求の範囲】

【請求項１】基板上にドレイン電極とソース電極が近
接して形成された領域上に、半導体層、絶縁層及びゲー
ト電極が同じパターンで積層された薄膜トランジスタに
おいて、前記ドレイン電極には突出部が設けられ、前記ソース電
極の三方を囲うようにして近接され、かつ、前記ドレイ
ン電極の突出部及び前記ソース電極は前記ゲート電極の
領域内にあるとともに、前記ソース電極の残りの一方に
接続された液晶駆動用の画素電極は前記ゲート電極の領
域外にあることを特徴とする薄膜トランジスタ。