JP5741234B2 - セルの配置構造、半導体集積回路、及び回路素子セルの配置方法 - Google Patents
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Description
31 セル配置列
32 Vdd配線
33 Gnd配線
34 Nウェル
35 Pウェル
36 Nウェル
37 Pウェル
510 コンピュータ
511 CPU
512 RAM
513 ROM
514 二次記憶装置
515 可換媒体記憶装置
516 インターフェース
520 ディスプレイ装置
521 キーボード
522 マウス
523 通信装置
Claims (11)
- 第1の方向に延展するセル配置列上に並べられた複数の記憶素子セルと、
前記複数の記憶素子セルの各々の領域において前記第1の方向に垂直な第2の方向に並べられた第1のNウェル及び第1のPウェルと、
前記複数の記憶素子セルのうち少なくとも2つの互いに隣接する記憶素子セルの間に設けられ、前記セル配置列の幅に亘る長さを各々が有する第2のNウェル及び第2のPウェルと
を含み、前記第1のNウェルと前記第2のNウェルとは一体であり1つの連続したウェル領域を構成し、前記第1のPウェルと前記第2のPウェルとは一体であり1つの連続したウェル領域を構成する半導体回路。 - 前記第2のNウェルには、前記第1及び第2のNウェルの電位を第1の電位に固定する電位接続部が設けられ、前記第2のPウェルには、前記第1及び第2のPウェルの電位を第2の電位に固定する電位接続部が設けられる請求項1記載の半導体回路。
- 前記第2のNウェル及び前記第2のPウェルの少なくとも一方にトランジスタが設けられる請求項1又は2記載の半導体回路。
- 前記第2のNウェル及び前記第2のPウェルは、前記複数の記憶素子セルの複数個おきに設けられる請求項1乃至3何れか一項記載の半導体回路。
- 第1の方向に延展するセル配置列上に並べられる複数の記憶素子であって、前記第1の方向に垂直な第2の方向に並べられた第1のNウェル及び第1のPウェル上に形成された記憶素子と、
前記記憶素子のうち少なくとも2つの互いに隣接する記憶素子の間に設けられ、前記セル配置列の幅に亘る長さを各々が有する第2のNウェル及び第2のPウェルと
を含み、前記第1のNウェルと前記第2のNウェルとは一体であり1つの連続したウェル領域を構成し、前記第1のPウェルと前記第2のPウェルとは一体であり1つの連続したウェル領域を構成し、前記複数の記憶素子は1つのデータの各ビットを格納する半導体回路。 - 前記複数の記憶素子の少なくとも1つに格納されるデータは他の複数の記憶素子に格納されるデータから求められた値である請求項5記載の半導体回路。
- 前記第2のNウェルには、前記第1及び第2のNウェルの電位を第1の電位に固定する電位接続部が設けられ、前記第2のPウェルには、前記第1及び第2のPウェルの電位を第2の電位に固定する電位接続部が設けられる請求項5又は6記載の半導体回路。
- 第1の方向に垂直な第2の方向に並べられた第1のNウェル及び第1のPウェル上に設けられた記憶素子セルを、前記第1の方向に延展するセル配置列上に複数個配置し、
前記複数の記憶素子セルのうち少なくとも2つの互いに隣接する記憶素子セルの間に、前記セル配置列の幅に亘る長さを各々が有する第2のNウェル及び第2のPウェルを含むセルを配置することにより、前記第1のNウェルと前記第2のNウェルとは一体であり1つの連続したウェル領域を構成し、前記第1のPウェルと前記第2のPウェルとは一体であり1つの連続したウェル領域を構成する
各段階をコンピュータにより実行する回路素子セルの配置方法。 - 少なくとも1つの記憶素子セルとそれに隣接する前記第2のNウェル及び前記第2のPウェルを含むセルとは一体であり、1つのスタンダードセルとして同時に配置される請求項8記載の回路素子セルの配置方法。
- 前記第1及び第2のNウェルの電位を第1の電位に固定する電位接続部を前記第2のNウェルに設けるとともに、前記第1及び第2のPウェルの電位を第2の電位に固定する電位接続部を前記第2のPウェルに設ける
段階を更に含む請求項8又は9記載の回路素子セルの配置方法。 - 前記第1のNウェルは、前記複数の記憶素子セルのうち少なくとも2つの互いに隣接する第1記憶素子セル及び第2記憶素子セルのうちの前記第1記憶素子セルの領域に設けられたNウェルであって、前記第1のPウェルは前記第2記憶素子セルの領域に設けられたPウェルであって、
前記第1記憶素子セルの領域に設けられた前記第1のNウェルと前記第2のNウェルとが一体であり、前記第2記憶素子セルの領域に設けられた前記第1のPウェルと前記第2のPウェルとが一体である請求項1記載の半導体回路。
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