JP2001176987A

JP2001176987A - 半導体集積回路装置

Info

Publication number: JP2001176987A
Application number: JP36305199A
Authority: JP
Inventors: Kazue Sato; 和重佐藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-12-21
Filing date: 1999-12-21
Publication date: 2001-06-29

Abstract

(57)【要約】【課題】半導体集積回路装置の高速化をゲートアレイ
部で実現し、低消費電力化をメモリ部で実現する。【解決手段】メモリ部のＭＩＳＦＥＴのゲート電極８
のゲート寸法ＦＧ_Rxを、ゲートアレイ部のＭＩＳＦＥＴ
のゲート電極８のゲート寸法ＦＧ_Ryより太く形成し、メ
モリ部のフィールド絶縁膜の直下のｎ型ウェル領域３ａ
およびｐ型ウェル領域４ａへのイオン注入量を、ゲート
アレイ部のフィールド絶縁膜の直下のｎ型ウェル領域３
ａおよびｐ型ウェル領域４ａへのイオン注入量よりも高
く設定する。また、メモリ部のＭＩＳＦＥＴのしきい値
電圧を、ゲートアレイ部のＭＩＳＦＥＴのしきい値電圧
よりも０．１Ｖ程度高く設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、低消費電力化と動作の高速化とを同時
に目指す半導体集積回路装置に適用して有効な技術に関
するものである。

【０００２】

【従来の技術】近年、半導体集積回路装置においては、
動作の高速化、低消費電力化などを実現するために研究
が進められている。特に、半導体記憶装置を有するマイ
コン、ＡＳＩＣ（Application Specific IC）の分野で
は、メモリセル部も周辺回路部も相補ＭＯＳ（ＣＭＯ
Ｓ：Complementary Metal Oxide Semiconductor）型の
電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulato
r Semiconductor Field Effect Transistor）で構成す
ることが検討されている。また、この相補型ＭＩＳＦＥ
Ｔを用いて完全ＣＭＯＳ型メモリのメモリセルを構成
し、このメモリセルを微細化することも検討されてい
る。このメモリセルを形成する相補型ＭＩＳＦＥＴは、
微細化に伴って寄生容量が低減するので、スイッチング
スピードを高速化することができる。

【０００３】この技術例として、たとえば、「1994 IEE
E（Institute of Electrical and Electronics Enginee
rs）JOURNAL OF SOLID-STATE CIRCUITS VOL.29, NO.1
1」、ｐ１３４４〜ｐ１３５４に、微細化された完全Ｃ
ＭＯＳ型のメモリセルを用いてＳＲＡＭ（Static Rando
m Access Memory）を高速化する技術についての記載が
ある。また、近年の半導体集積回路装置の高機能化要求
に対応すべく、メモリ回路部とマイコン等のロジック回
路部とを同一の半導体基盤に形成するシステムＬＳＩの
技術が注目されている。このシステムＬＳＩにおいて
は、マイコンはＣＭＯＳ回路で構成され、また、マイコ
ンの周辺部にはキャッシュメモリとして機能するＳＲＡ
Ｍがメモリ部として配置される。ＳＲＡＭは、前記した
とおり完全ＣＭＯＳ回路で構成される。

【０００４】

【発明が解決しようとする課題】しかしながら、前記し
たメモリ部とロジック部（代表的にはゲートアレイ）と
を同一基盤に形成する技術においては以下のような問題
が存在する。すなわち、ＣＭＯＳ回路の消費電力は、動
作電圧の二乗に比例するので、低消費電力化のために、
ＣＭＯＳ回路を構成するＭＩＳＦＥＴには低電圧動作が
求められる。また、動作電圧の低下に伴い、しきい値電
圧を下げることも要求される。さらに、スイッチングス
ピードの高速化のためには、各回路素子の微細化が要求
される。微細化を実現するには、ＭＩＳＦＥＴ等の素子
間を分離するアイソレーション部の幅等が狭くすること
を要する。このような、しきい値電圧の低下および微細
化は、素子スピードの向上を図るという点では有利なも
のの、各素子のチャネル間、あるいは素子間のリーク電
流を増加し、回路全体のリーク電流を増加して、消費電
力を増大するという問題が生じる。すなわち、しきい値
電圧の降下およびゲート電極間隔の低減は、チャネル間
リークを増加し、素子分離領域の微細化は相補型ＭＩＳ
ＦＥＴおよび半導体基板上に意図せず形成される寄生Ｍ
ＯＳ型トランジスタのリーク電流の増加をまねく。

【０００５】また、ＭＩＳＦＥＴのゲートの加工寸法
が、約０．３５μｍ以下になると、フォトリソグラフィ
ー装置の特性により、ゲート長が局所的に約０．０３〜
０．０５μｍ程度細くなる場合がある。このようなゲー
ト長の局所的短縮は、当該部位でのリーク電流の増加を
促し、半導体集積回路装置全体の低消費電力化を阻害す
ることとなる。

【０００６】本発明の目的は、低消費電力化と高速化と
を同時に満足できる半導体集積回路装置を提供すること
にある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【０００９】本発明の半導体集積回路装置は、同一の半
導体基板に、メモリ部である第１の回路とゲートアレイ
部である第２の回路とを有する半導体集積回路装置であ
って、前記第１の回路は、前記第２の回路より高い動作
速度のＭＩＳＦＥＴで構成され、前記第２の回路のＭＩ
ＳＦＥＴのしきい値電圧は前記第１の回路のＭＩＳＦＥ
Ｔのしきい値電圧よりも高い半導体集積回路装置であ
る。この場合、前記第２の回路のＭＩＳＦＥＴのしきい
値電圧は前記第１のＭＩＳＦＥＴのしきい値電圧より約
０．０５Ｖ以上、好ましくは０．１Ｖ高いものである。

【００１０】また、本発明の半導体集積回路装置は、同
一の半導体基板に、メモリ部である第１の回路とゲート
アレイ部である第２の回路を有する半導体集積回路装置
であって、前記第１の回路は、前記第２の回路より高い
動作速度のＭＩＳＦＥＴで構成され、前記第２の回路の
ＭＩＳＦＥＴのゲート長は前記第１の回路のＭＩＳＦＥ
Ｔのゲート長よりも長いものである。この場合、前記第
２の回路のＭＩＳＦＥＴのゲート長は前記第１の回路の
ＭＩＳＦＥＴのゲート長より０．０１μｍ〜０．０５μ
ｍ長いことを特徴とする。

【００１１】さらに、本発明の半導体集積回路装置は、
同一の半導体基板に、メモリ部である第１の回路とゲー
トアレイ部である第２の回路を有する半導体集積回路装
置であって、前記第１の回路は、前記第２の回路より高
い動作速度のＭＩＳＦＥＴで構成され、前記第２の回路
のＭＩＳＦＥＴを電気的に分離する素子分離層の下部の
半導体領域の不純物濃度は、前記第１の回路のＭＩＳＦ
ＥＴを電気的に分離する素子分離層の下部の半導体領域
の不純物濃度よりも高い半導体集積回路装置である。こ
の場合、前記第２の回路のＭＩＳＦＥＴを電気的に分離
する素子分離層の下部の半導体領域の不純物濃度は、前
記第１の回路のＭＩＳＦＥＴを電気的に分離する素子分
離層の下部の半導体領域の不純物濃度より２〜１０倍高
いことを特徴とする。

【００１２】本発明の半導体集積回路装置によれば、ロ
ジック部（代表的にはゲートアレイ部）の動作速度を高
く維持しつつ、メモリ部の消費電力を低減して、半導体
集積回路装置全体の消費電力を低減できる。すなわち、
本発明の半導体集積回路装置では、その動作速度の高さ
は、主にロジック部で支配され、消費電力の大きさはメ
モリ部で支配される。そこで、本発明のように、ロジッ
ク部を構成するＭＩＳＦＥＴのしきい値電圧を低くし
て、その動作速度を高く維持する一方、メモリ部を構成
するＭＩＳＦＥＴのしきい値を高くして、消費電力を低
減する。これにより、半導体集積回路装置全体としては
大きな性能の低下を招くことなく、消費電力を低減でき
ることとなる。つまり、低消費電力化はメモリ部のＭＩ
ＳＦＥＴのしきい値を高くすることにより実現し、高速
性能はロジック部（ゲートアレイ）のＭＩＳＦＥＴのし
きい値を低くすることにより高く維持する。

【００１３】また、低消費電力化は、素子分離性能を向
上することによっても実現できる。すなわち、メモリ部
の素子分離領域下の半導体領域を高濃度化することによ
り、メモリ部での素子間リーク電流を低減し、消費電力
の低減を図る。一方、ロジック部（ゲートアレイ）にお
いては、分離領域下の半導体領域の濃度を必要最低限に
維持して素子容量を低減し、素子のスピードを高く維持
する。

【００１４】これらの作用により、半導体集積回路装置
を全体として高い性能（高速性）を維持しつつ、その消
費電力を低減できる。

【００１５】なお、上記の半導体集積回路装置では、本
発明の技術思想を階層的につながっているゲートアレイ
部とメモリ（ＳＲＡＭ）部とに適用したが、他の階層的
つながっている箇所にも適用することができ、たとえ
ば、半導体集積回路装置の高速化をＳＲＡＭ部にて実現
し、低消費電力化をＤＲＡＭ（Dynamic Random AccessM
emory）部にて実現することもできる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００１７】（実施の形態１）本実施の形態１の半導体
集積回路装置は、たとえばＣＭＯＳ型トランジスタ（相
補型ＭＩＳＦＥＴ）を用いた、ゲートアレイと完全ＣＭ
ＯＳ型のメモリとを有する半導体集積回路装置に本発明
の技術思想を適用したものである。

【００１８】図１（ａ）は、前記完全ＣＭＯＳ型のメモ
リを形成する完全ＣＭＯＳ型のメモリセルの配線図であ
る。図示のように、このメモリセルは２個の転送用ＭＩ
ＳＦＥＴＱ_t1およびＱ_t2、フリップフロップ回路を構成
する２個の駆動用ＭＩＳＦＥＴＱ_d1およびＱ_d2、同じく
フリップフロップ回路を構成する２個の負荷用ＭＩＳＦ
ＥＴＱ_l1およびＱ_l2とから構成されている。転送用ＭＩ
ＳＦＥＴＱ_t1およびＱ _t2のゲートはワード線ＷＬと電気
的に接続され、ソース、ドレインの一方はビット線ＢＬ
またはバーＢＬ（以降、／ＢＬと表記する）と電気的に
接続されている。Ｑ_l1，Ｑ_d1とＱ_l2，Ｑ_d2は各々インバ
ータを構成し、各々のインバータの入出力を交互に接続
して、フリップフロップを構成している。

【００１９】図１（ｂ）は、前記ゲートアレイ部のＣＭ
ＯＳＮＡＮＤ回路の配線図である。図示のように、こ
のＣＭＯＳＮＡＮＤ回路は２個のｎチャネル型ＭＩＳ
ＦＥＴＱ_n1およびＱ_n2と、ｐチャネル型ＭＩＳＦＥＴＱ
_p1およびＱ_p2とから構成されている。

【００２０】図２（ａ）は、前記完全ＣＭＯＳ型のメモ
リを形成する完全ＣＭＯＳ型のメモリセルの平面構成図
であり、図２（ｂ）は、前記ゲートアレイの一部の平面
構成図である。図示のように、活性領域を規定するパタ
ーンＬと、ゲート電極を規定するパターンＦＧが配置さ
れている。パターンＬの外側はフィールド絶縁膜とな
る。メモリセルのゲート長ＦＧ_RxおよびＦＧ_Ryはゲート
アレイ部のゲート長ＦＧ _Gyよりも、たとえば０．０１〜
０．０５μｍ程度長く形成する。このように、メモリ部
のゲート長を長く形成することにより、メモリ部でのリ
ーク電流を低減し、半導体集積回路装置の低消費電力化
をメモリ部にて実現することができる。

【００２１】次に、本実施の形態１の半導体集積回路装
置の製造方法を図３〜図１１を用いて説明する。

【００２２】まず、図３に示すように、ゲートアレイ部
およびメモリ部を形成する比抵抗約１０Ωｃｍのｐ型の
シリコン単結晶からなる半導体基板１の表面に、選択酸
化法（ＬＯＣＯＳ法）で素子分離用のフィールド絶縁膜
２を形成する。本実施の形態１では、半導体基板として
ｐ型の半導体基板を使用しているが、ｎ型の半導体基板
を使用してもよい。

【００２３】次に、図４に示すように、フォトグラフィ
技術とイオン注入技術を用いて、半導体基板１のｐＭＯ
Ｓ部に、ｎ型ウェル３およびｐＭＯＳ部のしきい値電圧
を制御するためのｐＭＯＳしきい値電圧制御層５を形成
する。ｎ型ウェル３へのイオン注入は、ｎ型不純物（た
とえばリン（Ｐ））を１×１０¹²〜１×１０¹³ｃｍ²程
度導入する。ｐＭＯＳしきい値電圧制御層５へのイオン
注入は、ｐ型不純物（たとえばホウ素（Ｂ））を１×１
０¹³ｃｍ²程度導入する。

【００２４】続いて、フォトリソグラフィ技術とイオン
注入技術を用いて、半導体基板１のｎＭＯＳ部に、ｐ型
ウェル４およびｎＭＯＳ部のしきい値電圧を制御するた
めのｎＭＯＳしきい値電圧制御層６を形成する。ｐ型ウ
ェル４へのイオン注入は、ｐ型不純物（たとえばホウ素
（Ｂ））を１×１０¹²〜１×１０¹³ｃｍ²程度導入す
る。ｎＭＯＳしきい値電圧制御層６へのイオン注入は、
ｐ型不純物（たとえばホウ素（Ｂ））を１×１０¹³ｃｍ
²程度導入する。この後、ウェルおよびしきい値電圧制
御層の不純物の活性化のために、半導体基板１に９５０
℃程度の熱処理を施してもよい。

【００２５】続けて、ｐＭＯＳしきい値電圧制御層５、
およびｎＭＯＳしきい値電圧制御層６の表面に、薄い酸
化シリコンのゲート酸化膜７を熱酸化法にてそれぞれ形
成する。

【００２６】次に、図５に示すように、半導体基板１の
全面に、ＣＶＤ法にて膜厚３００ｎｍ程度の多結晶シリ
コン膜を堆積する。この多結晶シリコン膜中には、その
堆積中あるいは堆積後にｎ型不純物（たとえばリン
（Ｐ））を４×１０²⁰ｃｍ³程度導入する。

【００２７】続いて、フォトレジスト膜１０をマスクに
したドライエッチングにて、上記多結晶シリコン膜を所
望の寸法にパターニングすることにより、ｎ型ウェル３
およびｐ型ウェル４の表面にＭＩＳＦＥＴのゲート電極
８を形成する。ここで、図６に示すように、前記ゲート
電極８のゲート長は、フォトリソグラフィ装置等の特性
により、局所的に設計値よりも短くなる場合があるた
め、短チャネル効果によるＭＩＳＦＥＴのリーク電流が
大きくなり、半導体集積回路装置全体の消費電力が増え
る原因となる。そこで、メモリ部よりも高速な動作が要
求されるゲートアレイ部のゲート長ＦＧ_Gyは、たとえば
０．３μｍ程度となるようにフォトマスク１０等を設定
し、メモリ部のゲート長ＦＧ_Rxは、たとえば０．０１〜
０．０５μｍ程度ゲートアレイ部のゲート長ＦＧ_Gyより
も長くなるように前記フォトマスク１０等を設定して形
成することで、メモリ部での短チャネル効果を防ぎ、前
記メモリ部のＭＩＳＦＥＴのリーク電流値は、メモリ部
のゲート長ＦＧ_Rxをゲートアレイ部のゲート長ＦＧ_Gyと
同じ０．３μｍ程度とした場合より、たとえば０．５〜
１桁低減してｐＡ程度にすることができる。このよう
に、メモリ部のリーク電流を低減させることにより、メ
モリ部の消費電力が低減でき、半導体集積回路装置の低
消費電力化をメモリ部にて実現することができる。ま
た、動作の高速化については、従来通りゲートアレイ部
のゲート長ＦＧ_Gyを短くすることで実現することができ
る。

【００２８】次に、フォトレジスト膜１０を除去した
後、図７に示すように、ｐ型ウェル４の上部をフォトレ
ジスト膜で覆い、このフォトレジスト膜をマスクにし
て、ｎ型ウェル３にｐ型不純物（たとえばホウ素
（Ｂ））を１×１０¹⁴／ｃｍ²程度イオン注入すること
により、ゲート電極８の両側のｎ型ウェル３の表面に、
ＬＤＤ（Lightly Doped Drain）形成のための低不純物
濃度のｐ^-型半導体領域１１を形成する。このｐ^-型半導
体領域１１は、ｐチャネル型ＭＩＳＦＥＴのソース、ド
レイン領域の一部を構成する。

【００２９】続いて、ｐ型ウェル４の上部のフォトレジ
スト膜を除去した後、ｎ型ウェル３の上部をフォトレジ
スト膜で覆い、このフォトレジスト膜をマスクにして、
ｐ型ウェル４にｎ型不純物（たとえばリン（Ｐ））を１
×１０¹⁴／ｃｍ²程度イオン注入することにより、ゲー
ト電極８の両側のｐ型ウェル４の表面にｎチャネル型Ｍ
ＩＳＦＥＴのソース、ドレイン領域の一部を構成する低
不純物濃度のｎ^-型半導体領域１２を形成する。この低
不純物濃度のｎ^-型半導体領域１２は、ＬＤＤ形成のた
めに形成される。

【００３０】ここで、図には示さないが、ＭＩＳＦＥＴ
の短チャネル化に起因する、ソース、ドレイン間の、い
わゆるパンチスルーによるリーク電流増大を防ぐため
に、前記ｐ^-型半導体領域１１およびｎ^-型半導体領域１
２を囲うように、前記ｐ^-型半導体領域１１およびｎ^-型
半導体領域１２とは反対の導電型の、いわゆるポケット
領域を形成してもよい。

【００３１】また、前記ｐ^-型半導体領域１１およびｎ^-
型半導体領域１２の不純物活性化のために、半導体基板
１に９００℃程度の熱処理を施してもよい。

【００３２】続いて、前記ｎ型ウェル３の上部のフォト
レジスト膜を除去した後、半導体基板１の全面にＣＶＤ
法にて膜厚が２００ｎｍ程度の酸化シリコン膜を堆積す
る。続けて、反応性イオンエッチング（ＲＩＥ）法を用
いて、この酸化シリコン膜を異方性エッチングすること
により、ｐチャネル型ＭＩＳＦＥＴのゲート電極８およ
びｎチャネル型ＭＩＳＦＥＴのゲート電極８のそれぞれ
の側壁にサイドウォールスペーサ１３を形成する。

【００３３】次に、図８に示すように、ｐ型ウェル４の
上部をフォトレジスト膜で覆い、このフォトレジスト膜
をマスクにして、ｎ型ウェル３にｐ型不純物（たとえば
ホウ素（Ｂ））を、たとえば約１×１０¹⁵／ｃｍ²以上
イオン注入することにより、ゲート電極８の両側のｎ型
ウェル３の表面に、ｐチャネル型ＭＩＳＦＥＴのソー
ス、ドレイン領域の一部を構成する高不純物濃度のｐ⁺
型半導体領域１４を形成する。

【００３４】続いて、前記ｐ型ウェル４の上部のフォト
レジスト膜を除去した後、ｎ型ウェル３の上部をフォト
レジスト膜で覆い、このフォトレジスト膜をマスクにし
て、ｐ型ウェル４にｎ型不純物（たとえばリン（ｐ）ま
たはヒ素（Ａｓ））を、たとえば約１×１０¹⁵／ｃｍ²
以上イオン注入することにより、ゲート電極８の両側の
ｐ型ウェル４の表面に、ｎチャネル型ＭＩＳＦＥＴのソ
ース、ドレイン領域の一部を構成する高不純物濃度のｎ
⁺型半導体領域１５を形成する。これにより、ゲートア
レイ部およびメモリ部のｎチャネル型ＭＩＳＦＥＴ、ｐ
チャネル型ＭＩＳＦＥＴのそれぞれに、ＬＤＤ構造のソ
ース、ドレイン領域が形成される。

【００３５】続けて、ｐ⁺型半導体領域１４およびｎ⁺型
半導体領域１５の不純物の活性化のために、半導体基板
１に９００℃程度の熱処理を施す。

【００３６】次に、前記ｎ型ウェル３の上部のフォトレ
ジスト膜を除去した後、図９に示すように、スパッタ法
を用いて半導体基板１の全面に、たとえば膜厚が４０ｎ
ｍ程度のチタン膜１６を堆積する。

【００３７】次に、図１０に示すように、ゲート電極
８、ｐ⁺型半導体領域１４、およびｎ⁺型半導体領域１５
のそれぞれの表面に、公知のサリサイド技術を用いてチ
タンシリサイド膜１７を形成する。本実施の形態１で
は、チタンシリサイド膜を形成する場合について説明す
るが、他の高融点金属（たとえばＰｔ、Ｃｏ、Ｍｏ、
Ｗ、Ｔａなど）のシリサイド膜を形成してもよい。

【００３８】続いて、フィールド絶縁膜２や、サイドウ
ォールスペーサ１３の上に残った未反応のチタン膜１６
を、たとえばアンモニア／過酸化水素混合水溶液を用い
たウェットエッチングで除去する。

【００３９】次に、図１１に示すように、半導体基板１
の全面に、酸化シリコンの絶縁膜１８を堆積する。その
後、前記絶縁膜１８をエッチングして、ゲートアレイ部
およびメモリ部のそれぞれの、ｎチャネル型ＭＩＳＦＥ
Ｔのｎ⁺型半導体領域１５（チタンシリサイド膜１
７）、およびｐチャネル型ＭＩＳＦＥＴのｐ⁺型半導体
領域１４（チタンシリサイド膜１７）に達する接続孔２
５を形成した後、絶縁膜１８上にアルミニウム、タング
ステンなどからなる配線２０を形成し、本実施の形態１
で説明する半導体集積回路装置はほぼ完成する。

【００４０】本実施の形態１では、図１２に示すよう
に、メモリ部のゲート長を長くすることでメモリ部での
短チャネル効果によるリーク電流を低減し、しきい値電
圧を０．１Ｖ程度高くするので、半導体集積回路装置の
低消費電力化をメモリ部にて実現することができる。ま
た、ゲートアレイ部のゲート長を短くし、ゲートアレイ
部の高速化を実現することで、半導体集積回路装置の高
速化をゲートアレイ部にて実現することができる。

【００４１】（実施の形態２）本実施の形態２の半導体
集積回路装置は、前記実施の形態１における半導体集積
回路装置の、メモリ部のフィールド絶縁膜２の直下のｎ
型ウェル３およびｐ型ウェル４へのイオン注入量を、ゲ
ートアレイ部のフィールド絶縁膜２の直下のｎ型ウェル
３およびｐ型ウェル４へのイオン注入量よりも２〜１０
倍程度高く設定することで、半導体集積回路装置の低消
費電力化をメモリ部にて実現するものである。その他の
部材については実施の形態１と同様であり、それら同様
の部材についての説明は省略する。

【００４２】本実施の形態２の半導体集積回路装置の製
造方法は、前記実施の形態１における図３〜図４の工程
は同様であるが、図１３に示すように、メモリ部のフィ
ールド絶縁膜２の直下のｎ型ウェル領域３ａへのｎ型不
純物（たとえばリン（Ｐ））のイオン注入量を、たとえ
ばゲートアレイ部のフィールド絶縁膜２の直下のｎ型ウ
ェル領域３ａへのｎ型不純物（たとえばリン（Ｐ））の
イオン注入量の２〜１０倍の２×１０¹³〜１×１０¹⁴ｃ
ｍ²程度とする。さらに、メモリ部のフィールド絶縁膜
２の直下のｐ型ウェル領域４ａへのｐ型不純物（たとえ
ばホウ素（Ｂ））のイオン注入量を、たとえばゲートア
レイ部のメモリ部のフィールド絶縁膜２の直下のｐ型ウ
ェル領域４ａへのｐ型不純物（たとえばホウ素（Ｂ））
のイオン注入量の２〜１０倍の２×１０¹³〜１×１０¹⁴
ｃｍ²程度とすることで、前記実施の形態１と同様に、
メモリ部のＭＩＳＦＥＴの中に意図せずに形成される寄
生ＭＯＳトランジスタによるリーク電流を、たとえば１
桁程度低減してｐＡ程度にまで低減することができる。
このように、前記リーク電流を低減させることにより、
メモリ部の消費電力が低減でき、半導体集積回路装置の
低消費電力化をメモリ部にて実現することができる。

【００４３】その後、前記実施の形態１における図５と
同様の工程にて、ゲート電極８を形成するが、本実施の
形態２では、メモリ部のＭＩＳＦＥＴのゲート寸法およ
びゲートアレイ部のＭＩＳＦＥＴのゲート寸法は、同じ
寸法にて形成する。

【００４４】その後の工程は、前記実施の形態１におけ
る図７〜図１１と同様である。

【００４５】このような本実施の形態２によれば、メモ
リ部のＭＩＳＦＥＴ中の寄生ＭＯＳトランジスタによる
リーク電流を低減できるので、半導体集積回路装置の低
消費電力化をメモリ部にて実現することができる。

【００４６】（実施の形態３）本実施の形態３の半導体
集積回路装置は、前記実施の形態１における半導体集積
回路装置の、メモリ部のＭＩＳＦＥＴのしきい値電圧
を、メモリ部のｐＭＯＳしきい値電圧制御層５およびｎ
ＭＯＳしきい値電圧制御層６を形成するための不純物の
イオン注入量を調節することで、ゲートアレイ部のＭＩ
ＳＦＥＴのしきい値電圧よりも０．０５Ｖ以上、好まし
くは０．１Ｖ程度高く設定し、半導体集積回路装置の低
消費電力化をメモリ部にて実現するものである。その他
の部材については実施の形態１と同様であり、それら同
様の部材についての説明は省略する。

【００４７】本実施の形態３の半導体集積回路装置の製
造方法は、前記実施の形態１における図３〜図４の工程
は同様であるが、メモリ部のｐＭＯＳしきい値電圧制御
層５へのｐ型不純物（たとえばホウ素（Ｂ））のイオン
注入量、およびｎＭＯＳしきい値電圧制御層６へのｐ型
不純物（たとえばホウ素（Ｂ））のイオン注入量を、ゲ
ートアレイ部のＭＩＳＦＥＴのしきい値電圧よりも０．
０５Ｖ以上、好ましくは０．１Ｖ程度高くなるように調
節することによって、前記実施の形態１と同様に、メモ
リ部のＭＩＳＦＥＴの中に意図せずに形成される寄生Ｍ
ＯＳトランジスタによるリーク電流を、たとえば１桁程
度低減してｐＡ程度にまで低減することができる。この
ように、前記リーク電流を低減させることにより、メモ
リ部の消費電力が低減でき、半導体集積回路装置の低消
費電力化をメモリ部にて実現することができる。

【００４８】その後、前記実施の形態１における図５と
同様の工程にて、ゲート電極８を形成するが、本実施の
形態２では、メモリ部のＭＩＳＦＥＴのゲート寸法およ
びゲートアレイ部のＭＩＳＦＥＴのゲート寸法は、同じ
寸法にて形成する。

【００４９】その後の工程は、前記実施の形態１におけ
る図７〜図１１と同様である。

【００５０】このような本実施の形態３によれば、メモ
リ部のＭＩＳＦＥＴの中に意図せずに形成される寄生Ｍ
ＯＳトランジスタによるリーク電流を、たとえば１桁程
度低減してｐＡ程度にまで低減することができるので、
メモリ部の消費電力が低減し、半導体集積回路装置の低
消費電力化をメモリ部にて実現することができる。

【００５１】（実施の形態４）本実施の形態４の半導体
集積回路装置は、図１４に示すように、前記実施の形態
２における半導体集積回路装置と同様に、メモリ部のフ
ィールド絶縁膜２の直下のｎ型ウェルおよびｐ型ウェル
へのイオン注入量を、ゲートアレイ部のフィールド絶縁
膜２の直下のｎ型ウェルおよびｐ型ウェルへのイオン注
入量よりもよりも２〜１０倍高く設定する。また、前記
実施の形態１における半導体集積回路装置と同様に、メ
モリ部のＭＩＳＦＥＴのゲート長を長くする。さらに、
前記実施の形態３における半導体集積回路装置と同様
に、メモリ部のＭＩＳＦＥＴのしきい値電圧を、メモリ
部のｐＭＯＳしきい値電圧制御層５およびｎＭＯＳしき
い値電圧制御層６を形成するための不純物のイオン注入
量を調節することで、ゲートアレイ部のＭＩＳＦＥＴの
しきい値電圧よりも０．０５Ｖ以上、好ましくは０．１
Ｖ程度高く設定することで、低消費電力化をメモリ部で
実現するものである。部材と工程については前記実施の
形態１、２または３と同様であり、それら同様の部材と
工程についての説明は省略する。

【００５２】このような本実施の形態４によれば、メモ
リ部のゲート長を長くすることで、メモリ部での短チャ
ネル効果によるリーク電流を低減し、さらに、メモリ部
のＭＩＳＦＥＴの中に意図せずに形成される寄生ＭＯＳ
トランジスタによるリーク電流も低減するので、前記実
施の形態１、２および３よりも確実に半導体集積回路装
置の低消費電力化をメモリ部にて実現することができ
る。

【００５３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００５４】前記実施の形態１〜４では、ゲートアレイ
部およびメモリ部の、ｎチャネル型ＭＩＳＦＥＴとｐチ
ャネル型ＭＩＳＦＥＴのそれぞれのゲート電極を、ｎ型
の多結晶シリコン膜で形成した相補型ＭＩＳＦＥＴに適
用した場合について説明したが、ｐチャネル型ＭＩＳＦ
ＥＴのゲート電極をｐ型の多結晶シリコン膜で形成する
デュアルゲート型の相補型ＭＩＳＦＥＴに適用すること
もできる。

【００５５】この場合は、半導体基板の全面にＣＶＤ法
にてノンドープの多結晶シリコン膜を堆積した後、フォ
トレジスト膜をマスクとしてｎチャネル型ＭＩＳＦＥＴ
側の多結晶シリコン膜にｎ型不純物を、また、ｐチャネ
ル型ＭＩＳＦＥＴ側の多結晶シリコン膜にｐ型不純物を
それぞれ導入する。その後、この多結晶シリコン膜をパ
ターニングしてゲート電極を形成すればよい。

【００５６】また、前記実施の形態では高速性能の要求
される部分としてゲートアレイを、低消費電力を実現す
る部分としてメモリ（ＳＲＡＭ）を例示したが、これに
は限られない。すなわち。同一基盤に形成される回路ブ
ロックにおいて、より低速動作が許容される部分につい
ては、実施の形態のメモリ部と同様に、そのゲート長を
長くし、しきい値電圧を高く、あるいは、素子分離領域
下の不純物濃度を高く設定できる。たとえば、同一基板
上に、ロジック部とキャッシュメモリとしてのＳＲＡＭ
以外に、メインメモリとしてのＤＲＡＭが形成される場
合には、ロジック、ＳＲＡＭ部分のゲート長を短く、あ
るいは、しきい値電圧を低く、あるいは、素子分離領域
下の不純物濃度を低くして、高速化を実現する一方、Ｄ
ＲＡＭ部分のＭＩＳＦＥＴについては、ゲート長を長
く、しきい値電圧を高く、あるいは、素子分離領域下の
不純物濃度を高く設定できる。

【００５７】その他、任意の回路ブロックにおいて、前
記同様の高速化および低消費電力化の要求が存在する場
合には、本発明を適用できる。

【００５８】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。

【００５９】（１）メモリ部のＭＩＳＦＥＴのゲート電
極のゲート寸法を、ゲートアレイ部のＭＩＳＦＥＴのゲ
ート電極のゲート寸法よりも太く形成することで、メモ
リ部のＭＩＳＦＥＴのリーク電流を低減することがで
き、低消費電力化をメモリ部で実現できる。

【００６０】（２）メモリ部のＭＩＳＦＥＴのフィール
ド絶縁膜の直下のｎ型ウェルおよびｐ型ウェルへのイオ
ン注入量を、ゲートアレイ部のＭＩＳＦＥＴのフィール
ド絶縁膜の直下のｎ型ウェルおよびｐ型ウェルへのイオ
ン注入量よりも高く設定することで、メモリ部のＭＩＳ
ＦＥＴのリーク電流を低減することができ、低消費電力
化をメモリ部で実現できる。

【００６１】（３）メモリ部のＭＩＳＦＥＴのしきい値
電圧を、ゲートアレイ部のＭＩＳＦＥＴのしきい値電圧
よりも０．１Ｖ程度高く設定することで、メモリ部のＭ
ＩＳＦＥＴのリーク電流を低減することができ、低消費
電力化をメモリ部で実現できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の例を示す回路図であり、（ａ）は完全ＣＭＯＳ型の
メモリセルを、（ｂ）はゲートアレイを示すものであ
る。

【図２】本発明の一実施の形態である半導体集積回路装
置の例を示す平面構成図であり、（ａ）は完全ＣＭＯＳ
型のメモリセルを、（ｂ）はゲートアレイを示すもので
ある。

【図３】実施の形態１の半導体集積回路装置の製造方法
の一例をその工程順に示した要部断面図である。

【図４】図３に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図５】図４に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図６】（ａ）、（ｂ）は、本発明が解決する個所を説
明する図である。

【図７】図５に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図８】図７に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図９】図８に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図１０】図９に続く半導体集積回路装置の製造工程中
の要部断面図である。

【図１１】図１０に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１２】実施の形態２の半導体集積回路装置の特性を
示すグラフである。

【図１３】実施の形態２の半導体集積回路装置の製造工
程中の要部断面図である。

【図１４】実施の形態４の半導体集積回路装置の製造工
程中の要部断面図である。

【符号の説明】

１半導体基板２フィールド絶縁膜３ｎ型ウェル３ａフィールド絶縁膜直下のｎ型ウェル領域４ｐ型ウェル４ａフィールド絶縁膜直下のｐ型ウェル領域５ｐＭＯＳしきい値電圧制御層６ｎＭＯＳしきい値電圧制御層７ゲート絶縁膜８ゲート電極１０フォトレジスト膜１１ｐ^-型半導体領域１２ｎ^-型半導体領域１３サイドウォールスペーサ１４ｐ⁺型半導体領域１５ｎ⁺型半導体領域１６チタン膜１７チタンシリサイド膜１８絶縁膜１９接続孔２０配線ＢＬビット線ＦＧゲート電極ＦＧ_Gy ゲート寸法ＦＧ_Rx ゲート寸法ＦＧ_Ry ゲート寸法Ｉ_ds ドレイン電流Ｌフィールド絶縁膜の領域Ｑ_d1 駆動用ＭＩＳＦＥＴＱ_d2 駆動用ＭＩＳＦＥＴＱ_l1 負荷用ＭＩＳＦＥＴＱ_l2 負荷用ＭＩＳＦＥＴＱ_n1 ｎチャネル型ＭＩＳＦＥＴＱ_n2 ｎチャネル型ＭＩＳＦＥＴＱ_p1 ｐチャネル型ＭＩＳＦＥＴＱ_p2 ｐチャネル型ＭＩＳＦＥＴＱ_t1 転送用ＭＩＳＦＥＴＱ_t2 転送用ＭＩＳＦＥＴＶ_g ゲート電圧Ｖ_ds ドレイン電圧ＷＬワード線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8244 27/11 27/10 ４６１Ｆターム(参考） 5F048 AA00 AA04 AB01 AB02 AB03 AC01 AC03 BA01 BB03 BB06 BB08 BB12 BB15 BB18 BC06 BE03 BF02 BF06 BF07 BF16 BG12 BH07 DA25 5F064 AA03 BB13 BB14 CC10 CC12 DD10 EE33 EE34 5F083 AD10 BS27 GA01 GA06 JA32 JA35 JA36 JA39 JA53 JA56 PR21 PR22 PR36 ZA03 ZA05 ZA12 ZA14 ZA15

Claims

【特許請求の範囲】

【請求項1】第1のＭＩＳＦＥＴを含む第１の回路と、
第２のＭＩＳＦＥＴを含む第２の回路とを同一の半導体
基板に有する半導体集積回路装置であって、前記第１の
回路は、前記第２の回路より高い動作速度のＭＩＳＦＥ
Ｔで構成され、前記第２のＭＩＳＦＥＴのしきい値電圧
は前記第１のＭＩＳＦＥＴのしきい値電圧よりも高いこ
とを特徴とする半導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置であ
って、前記第２のＭＩＳＦＥＴのしきい値電圧は前記第
１のＭＩＳＦＥＴのしきい値電圧より０．０５Ｖ高いこ
とを特徴とする半導体集積回路装置。
【請求項３】第1のＭＩＳＦＥＴを含む第１の回路
と、第２のＭＩＳＦＥＴを含む第２の回路とを同一の半
導体基板に有する半導体集積回路装置であって、前記第
１の回路は、前記第２の回路より高い動作速度のＭＩＳ
ＦＥＴで構成され、前記第２のＭＩＳＦＥＴのゲート長
は前記第１のＭＩＳＦＥＴのゲート長よりも長いことを
特徴とする半導体集積回路装置。
【請求項４】請求項３記載の半導体集積回路装置であ
って、前記第２のＭＩＳＦＥＴのゲート長は前記第１の
ＭＩＳＦＥＴのゲート長より０．０１μｍ〜０．０５μ
ｍ長いことを特徴とする半導体集積回路装置。
【請求項５】第1のＭＩＳＦＥＴを含む第１の回路
と、第２のＭＩＳＦＥＴを含む第２の回路とを同一の半
導体基板に有する半導体集積回路装置であって、前記第
１の回路は、前記第２の回路より高い動作速度のＭＩＳ
ＦＥＴで構成され、前記第２のＭＩＳＦＥＴを電気的に
分離する素子分離層の下部の半導体領域の不純物濃度
は、前記第１のＭＩＳＦＥＴを電気的に分離する素子分
離層の下部の半導体領域の不純物濃度よりも高いことを
特徴とする半導体集積回路装置。
【請求項６】請求項５に記載の半導体集積回路装置で
あって、前記第２のＭＩＳＦＥＴを電気的に分離する素
子分離層の下部の半導体領域の不純物濃度は、前記第１
のＭＩＳＦＥＴを電気的に分離する素子分離層の下部の
半導体領域の不純物濃度より２〜１０倍高いことを特徴
とする半導体集積回路装置。
【請求項７】請求項１〜６のいずれか１項に記載の半
導体集積回路装置であって、前記第１の回路はゲートア
レイ回路であり、前記第２の回路はメモリ回路であるこ
とを特徴とする半導体集積回路装置。