CN113594161A - 半导体器件及其制作方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制作方法，所述半导体器件包括：半导体衬底；设置在所述半导体衬底内的N型阱区；设置在所述N型阱区背离所述半导体衬底表面内的P型阱区；所述P型阱区背离所述N型阱区的一侧具有多个器件模块，所述器件模块包括至少一个MOS单元；相邻所述器件模块之间具有深沟槽隔离结构；同一所述器件模块中，如果具有多个MOS单元，相邻所述MOS单元之间具有浅沟槽隔离结构；其中，所述深沟槽隔离结构的底部位于所述N型阱区内，所述浅沟槽隔离结构的底部位于所述P型阱区内。本发明通过设置双沟槽隔离结构，在减小区域面积的同时，可以增加设计弹性，使电路设计更加灵活，并且可以降低成本，提高器件性能，降低功耗。
Description
技术领域
本发明涉及半导体集成技术领域，尤其是涉及一种半导体器件及其制作方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，容易产生短沟道效应，造成电流泄漏，最终影响半导体器件的电学性能。
发明内容
有鉴于此，本发明提供了一种半导体器件及其制作方法，通过设置双沟槽隔离结构，在减小区域面积的同时，可以增加设计弹性，使电路设计更加灵活，并且可以降低成本，提高器件性能，降低功耗。
为实现上述目的，本发明提供如下技术方案：
一种半导体器件，所述半导体器件包括：
半导体衬底；
设置在所述半导体衬底内的N型阱区；
设置在所述N型阱区背离所述半导体衬底表面内的P型阱区；
所述P型阱区背离所述N型阱区的一侧具有多个器件模块，所述器件模块包括至少一个MOS单元；
相邻所述器件模块之间具有深沟槽隔离结构；
同一所述器件模块中，如果具有多个MOS单元，相邻所述MOS单元之间具有浅沟槽隔离结构；
其中，所述深沟槽隔离结构的底部位于所述N型阱区内，所述浅沟槽隔离结构的底部位于所述P型阱区内。
优选的，在上述半导体器件中，具有逻辑区和存储区，所述逻辑区和所述存储区之间具有深沟槽隔离结构；
所述逻辑区和所述存储区中均具有多个所述器件模块。
优选的，在上述半导体器件中，在所述逻辑区中，所述器件模块包括：
设置在所述P型阱区背离所述N型阱区内的体硅；
设置在所述体硅背离所述P型阱区表面的埋氧化层；
设置在所述埋氧化层背离所述体硅表面的绝缘体上硅；
设置在所述绝缘体上硅背离所述埋氧化层表面的MOS单元。
优选的，在上述半导体器件中，所述逻辑区中具有与所述P型阱区接触的第一接触点和与所述N型阱区接触的第二接触点；
相邻所述第一接触点和所述第二接触点之间具有所述深沟槽隔离结构。
优选的，在上述半导体器件中，在所述存储区中，所述器件模块包括：
设置在所述P型阱区背离所述N型阱区表面的埋氧化层；
设置在所述埋氧化层背离所述P型阱区表面的绝缘体上硅；
设置在所述绝缘体上硅背离所述埋氧化层表面的MOS单元。
优选的，在上述半导体器件中，所述存储区中具有第三接触点，所述第三接触点与所述N型阱区接触。
优选的，在上述半导体器件中，所述MOS单元为NMOS或PMOS。
本发明还提供一种半导体器件的制作方法，所述制作方法包括：
提供一半导体衬底；
在所述半导体衬底内设置N型阱区；
在所述N型阱区背离所述半导体衬底的表面内设置P型阱区；
在所述P型阱区背离所述N型阱区的一侧设置多个器件模块，所述器件模块包括至少一个MOS单元；
在相邻所述器件模块之间设置深沟槽隔离结构；
同一所述器件模块中，如果具有多个MOS单元，在相邻所述MOS单元之间设置浅沟槽隔离结构；
其中，所述深沟槽隔离结构的底部位于所述N型阱区内，所述浅沟槽隔离结构的底部位于所述P型阱区内。
通过上述描述可知，本发明技术方案提供的半导体器件及其制作方法中，所述半导体器件具有多个器件模块，所述器件模块包括至少一个MOS单元，在相邻器件模块之间设置深沟槽隔离结构，同一器件模块中，如果具有多个MOS单元，在相邻MOS单元之间设置浅沟槽隔离结构。本发明通过设置双沟槽隔离结构，在减小区域面积的同时，可以增加设计弹性，使电路设计更加灵活，并且可以降低成本，提高器件性能，降低功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本申请可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本申请所能产生的功效及所能达成的目的下，均应仍落在本申请所揭示的技术内容得能涵盖的范围内。
图1为一种传统平面电晶体的结构示意图；
图2为一种FDSOI电晶体的结构示意图；
图3为另一种FDSOI电晶体的结构示意图；
图4为又一种FDSOI电晶体的结构示意图；
图5为又一种FDSOI电晶体的结构示意图；
图6为又一种FDSOI电晶体的结构示意图；
图7为本发明实施例提供的一种半导体器件的切面图；
图8为本发明实施例提供的一种半导体器件的结构示意图；
图9为图7所示半导体器件中逻辑区的俯视图；
图10-图13为本发明实施例提供的一种半导体器件的制作方法工艺流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，容易产生短沟道效应，造成电流泄漏，最终影响半导体器件的电学性能。
目前，传统的平面MOSFET结构中，当栅极长度逼近20nm大关时，对电流控制能力急剧下降，漏电率相应提高。并且随着器件结构的尺寸不断下降，工艺不断微缩，它所要求的薄栅氧层与短沟道会使得器件极易产生漏电与低性能，Bulk CMOS(体硅)工艺技术会在20nm走到尽头。
现有技术中提出了有两种解决途径：一种立体型结构的FinFET晶体管(鳍式晶体管)，另外一种是基于SOI的超薄绝缘层上硅体技术(FD-SOI晶体管技术)。FD-SOI(FullyDepleted Silicon On Insulator，全耗尽型绝缘体上硅)是指以绝缘体上硅代替传统的硅衬底(即体硅)的基本技术。
FD-SOI工艺的典型特点是其使用的晶圆具有一层埋氧化硅层(buried oxide，BOX)和一层超薄绝缘体上硅，晶圆通常由硅衬底(体硅)组成，埋氧化硅层形成于体硅的表面，在埋氧化硅层表面形成超薄绝缘体上硅(即SOI)成为顶层硅。超薄体FD-SOI结构中顶层硅的膜厚度远小于沟道耗尽区的宽度，减小了源漏耗尽区和沟道耗尽区间的共享电荷，并且在顶层硅上形成超薄晶体管能够有效抑制短沟道效应，进而可以减低供电电压。
如图1所示，图1为一种传统平面电晶体的结构示意图。该电晶体包括体硅衬底11、源极16、漏极13、栅极15、栅氧化层14以及隔离层12。图1所示方式中，栅氧化层14下方极易产生电流泄露，并且源极16和漏极13下端寄生电容增大，运行速度降低。
如图2所示，图2为一种FDSOI电晶体的结构示意图，该FDSOI电晶体包括体硅衬底11、埋氧化硅层17、顶层硅18(具有宽度短且厚度超薄的特征)、栅氧化层14、源极16、漏极13、栅极15以及隔离层12。图2所示方式中，当顶层硅18的厚度设置的较薄时，使得形成于顶层硅18中的MOS晶体管如NMOS或PMOS在工作时，沟道区中位于反型层组成的沟道底部的区域会被全部耗尽，沟道区是由顶层硅18组成的，故沟道区对应的顶层硅18会被全部耗尽。并且随着器件结构的尺寸不断下降，工艺不断微缩，它所要求的薄栅氧层与短沟道会使得器件极易产生漏电与低性能。
在FDSOI电晶体中，通过在超薄的顶层硅18中形成超薄晶体管能很好地控制短沟道效应，进而可以降低供电电压。并且由于埋氧化硅层17的存在，可以通过改变体偏压来进行阈值电压调制。
如图3-图6所示，图3-图6均为另一种FDSOI电晶体的结构示意图。在图3-图6所示方式中，通过改变反型沟道掺杂和改变金属杂质来实现对半导体器件的电压调节。如图3和图4，通过改变NMOS和PMOS的金属杂质，例如将NMOS中的TIN 21(氮化钛)改为TaAIN 22(氮铝化钽)，将PMOS中的TaAIN 22(氮铝化钽)改为TIN 21(氮化钛)，可以实现从低电压(LVT)变为高电压(HVT)；如图4和图6，通过改变NMOS和PMOS的反型沟道掺杂，例如将NMOS中的N型掺杂23改为P型掺杂24，将PMOS中的P型掺杂24改为N型掺杂23，可以实现从高电压(HVT)变为超高电压(SHVT)；如图3和图5，通过改变NMOS和PMOS的反型沟道掺杂，例如将NMOS中的N型掺杂23改为P型掺杂24，将PMOS中的P型掺杂24改为N型掺杂23，可以实现从低电压(LVT)变为常规电压(RVT)。
与传统硅器件相比，FD-SOI工艺可以同时减小埋氧化硅层厚度和顶层硅厚度来降低晶体管的漏致势垒降低(DIBL)效应，并且能够有效减小寄生电容，提高运行速度，同时FD-SOI工艺使得晶体管电路与体硅衬底11隔离，从而大大降低泄漏功耗。但是，FDSOI平面电晶体持续往下微缩到14nm以下，平面电晶体设计成本较高，过程复杂。
因此，本发明提供了一种半导体器件及其制作方法，实现了如何在缩小区域面积的同时，能够提供灵活的双沟槽隔离之设计部局和器件结构，改善工艺能力，增加设计弹性，提升器件效能并降低功耗。
本发明提供的半导体器件包括：
半导体衬底；
设置在所述半导体衬底内的N型阱区；
设置在所述N型阱区背离所述半导体衬底表面内的P型阱区；
所述P型阱区背离所述N型阱区的一侧具有多个器件模块，所述器件模块包括至少一个MOS单元；
相邻所述器件模块之间具有深沟槽隔离结构；
同一所述器件模块中，如果具有多个MOS单元，相邻所述MOS单元之间具有浅沟槽隔离结构；
其中，所述深沟槽隔离结构的底部位于所述N型阱区内，所述浅沟槽隔离结构的底部位于所述P型阱区内。
通过上述描述可知，本发明技术方案提供的半导体器件及其制作方法中，所述半导体器件具有多个器件模块，所述器件模块包括至少一个MOS单元，在相邻器件模块之间设置深沟槽隔离结构，同一器件模块中，如果具有多个MOS单元，在相邻MOS单元之间设置浅沟槽隔离结构。本发明通过设置双沟槽隔离结构，在减小区域面积的同时，可以增加设计弹性，使电路设计更加灵活，并且可以降低成本，提高器件性能，降低功耗。
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。
参考图7和图8，图7为本发明实施例提供的一种半导体器件的切面图，图8为本发明实施例提供的一种半导体器件的结构示意图。
如图7和图8所示，所述半导体器件包括：
半导体衬底31；
设置在所述半导体衬底31内的N型阱区32；
设置在所述N型阱区32背离所述半导体衬底31表面内的P型阱区33；
所述P型阱区33背离所述N型阱区32的一侧具有多个器件模块34，所述器件模块34包括至少一个MOS单元；
相邻所述器件模块34之间具有深沟槽隔离结构37；
同一所述器件模块34中，如果具有多个MOS单元，相邻所述MOS单元之间具有浅沟槽隔离结构38；
其中，所述深沟槽隔离结构37的底部位于所述N型阱区32内，所述浅沟槽隔离结构38的底部位于所述P型阱区33内。
本发明实施例中，所述MOS单元可以为NMOS或PMOS。
需要说明的是，所述深沟槽隔离结构37和所述浅沟槽隔离结构38内均具有栅氧化层和二氧化硅介质层，栅氧化层形成在沟槽的底部以及侧壁，二氧化硅介质层填充于沟槽内。
如图7所示，所述半导体器件具有逻辑区200和存储区300，所述逻辑区200和所述存储区300之间具有深沟槽隔离结构37；所述逻辑区200和所述存储区300中均具有多个所述器件模块34。
需要说明的是，所述半导体器件还具有混合区100(模拟与混合信号模块)，所述混合区100和所述逻辑区200之间具有深沟槽隔离结构37。
本发明实施例中，在所述逻辑区200中，所述器件模块34包括：设置在所属P型阱区33背离所述N型阱区32内的体硅35；设置在所述体硅35背离所述P型阱区33表面的埋氧化层36；设置在所述埋氧化层36背离所述体硅35表面的绝缘体上硅40；设置在所述绝缘体上硅40背离所述埋氧化层36表面的MOS单元。所述MOS单元可以为NMOS或PMOS。
其中，在绝缘体上硅40上形成MOS单元，可以有效控制短沟道效应，进而可以降低供电电压，并且由于埋氧化硅层17的存在，可以通过改变埋氧化硅层17的体偏压来进行阈值电压调制。如图3-图6所示，通过改变反型沟道掺杂和改变金属杂质来实现对半导体器件的电压调节。
进一步的，所述逻辑区200中具有与所述P型阱区33接触的第一接触点41和与所述N型阱区32接触的第二接触点39；相邻所述第一接触点41和所述第二接触点39之间具有所述深沟槽隔离结构37。所述第一接触点41可以用于加入偏置电压，第二接触点39可以用于流出偏置电压。
本发明实施例中，在所述存储区300中，所述器件模块34包括：设置在所述P型阱区33背离所述N型阱区32表面的埋氧化层36；设置在所述埋氧化层36背离所述P型阱区33表面的绝缘体上硅40；设置在所述绝缘体上硅40背离所述埋氧化层36表面的MOS单元。所述MOS单元可以为NMOS或PMOS。
进一步的，所述存储区300中具有第三接触点42，所述第三接触点42与所述N型阱区32接触。所述第三接触点42可以用于流出偏置电压。
参考图9，图9为图7所示半导体器件中逻辑区的俯视图。图9所示方式中，具有PMOS和NMOS，该PMOS和NMOS均具有电流通道51、接触点52、有源区53、深沟槽隔离结构54以及浅沟槽隔离结构55，PMOS和NMOS之间具有切割沟道56，可以通过任意切割工艺对该切割沟道56进行切割，以隔离开PMOS与NMOS。
本发明实施例中，通过在PMOS通向NMOS的电流通道57中设置浅沟槽隔离结构55，可以减小有源区53的区域面积。相对于传统器件中，metal line转换成poly line，可以使电路设计更加灵活，增加设计弹性，并且可以降低成本，提高器件性能，降低功耗。
通过上述描述可知，本发明技术方案提供的半导体器件中，所述半导体器件具有多个器件模块，所述器件模块包括至少一个MOS单元，在相邻器件模块之间设置深沟槽隔离结构，同一器件模块中，如果具有多个MOS单元，在相邻MOS单元之间设置浅沟槽隔离结构。本发明通过设置双沟槽隔离结构，在减小区域面积的同时，可以增加设计弹性，使电路设计更加灵活，并且可以降低成本，提高器件性能，降低功耗。
基于上述实施例，本发明另一实施例还提供一种半导体器件的制作方法，如图7和图10-图13所示，图10-图13为本发明实施例提供的一种半导体器件的制作方法工艺流程图，所述制作方法包括：
步骤S11：如图10所示，提供一半导体衬底31；所述半导体衬底31可以为硅衬底。
步骤S12：如图11所示，在所述半导体衬底31内设置N型阱区32；可以通过离子注入方式在半导体衬底31内注入N型掺杂离子形成N型阱区32。
步骤S13：如图12所示，在所述N型阱区32背离所述半导体衬底31的表面内设置P型阱区33；可以通过离子注入方式在N型阱区32背离半导体衬底31的表面内注入P型掺杂离子形成P型阱区33。
步骤S14：如图13所示，在所述P型阱区33背离所述N型阱区32的一侧设置多个器件模块34，所述器件模块34包括至少一个MOS单元；所述MOS单元可以为NMOS或PMOS。
在所述逻辑区200中，所述器件模块34包括：设置在所属P型阱区33背离所述N型阱区32内的体硅35；设置在所述体硅35背离所述P型阱区33表面的埋氧化层36；设置在所述埋氧化层36背离所述体硅35表面的绝缘体上硅40；设置在所述绝缘体上硅40背离所述埋氧化层36表面的MOS单元。
在所述存储区300中，所述器件模块34包括：设置在所述P型阱区33背离所述N型阱区32表面的埋氧化层36；设置在所述埋氧化层36背离所述P型阱区33表面的绝缘体上硅40；设置在所述绝缘体上硅40背离所述埋氧化层36表面的MOS单元。
步骤S15：如图7所示，在相邻所述器件模块34之间设置深沟槽隔离结构37；
步骤S16：同一所述器件模块中，如果具有多个MOS单元，在相邻所述MOS单元之间设置浅沟槽隔离结构38；其中，所述深沟槽隔离结构37的底部位于所述N型阱区32内，所述浅沟槽隔离结构38的底部位于所述P型阱区33内。
形成器件模块34后，在逻辑区200中形成与P型阱区33接触的第一接触点41和与N型阱区32接触的第二接触点39，在存储区300中形成与N型阱区32接触的第三接触点42，在相邻第一接触点41和第二接触点39之间设置深沟槽隔离结构37。
本发明实施例中，所述半导体器件具有混合区100、逻辑区200以及存储区300，逻辑区200和存储区300中均具有多个所述器件模块34。在逻辑区200和存储区300之间设置深沟槽隔离结构37，在混合区100和逻辑区200之间设置深沟槽隔离结构37。
通过上述描述可知，本发明技术方案提供的半导体器件的制作方法中，通过设置双沟槽隔离结构，在减小区域面积的同时，可以增加设计弹性，使电路设计更加灵活，并且可以降低成本，提高器件性能，降低功耗。
本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的半导体器件的制作方法而言，由于其与实施例公开的半导体器件相对应，所以描述的比较简单，相关之处参见半导体器件部分说明即可。
需要说明的是，在本申请的描述中，需要理解的是，术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中设置的组件。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (8)
1.一种半导体器件，其特征在于，所述半导体器件包括：
半导体衬底；
设置在所述半导体衬底内的N型阱区；
设置在所述N型阱区背离所述半导体衬底表面内的P型阱区；
所述P型阱区背离所述N型阱区的一侧具有多个器件模块，所述器件模块包括至少一个MOS单元；
相邻所述器件模块之间具有深沟槽隔离结构；
同一所述器件模块中，如果具有多个MOS单元，相邻所述MOS单元之间具有浅沟槽隔离结构；
其中，所述深沟槽隔离结构的底部位于所述N型阱区内，所述浅沟槽隔离结构的底部位于所述P型阱区内。
2.根据权利要求1所述半导体器件，其特征在于，具有逻辑区和存储区，所述逻辑区和所述存储区之间具有深沟槽隔离结构；
所述逻辑区和所述存储区中均具有多个所述器件模块。
3.根据权利要求2所述的半导体器件，其特征在于，在所述逻辑区中，所述器件模块包括：
设置在所述P型阱区背离所述N型阱区内的体硅；
设置在所述体硅背离所述P型阱区表面的埋氧化层；
设置在所述埋氧化层背离所述体硅表面的绝缘体上硅；
设置在所述绝缘体上硅背离所述埋氧化层表面的MOS单元。
4.根据权利要求2所述的半导体器件，其特征在于，所述逻辑区中具有与所述P型阱区接触的第一接触点和与所述N型阱区接触的第二接触点；
相邻所述第一接触点和所述第二接触点之间具有所述深沟槽隔离结构。
5.根据权利要求2所述的半导体器件，其特征在于，在所述存储区中，所述器件模块包括：
设置在所述P型阱区背离所述N型阱区表面的埋氧化层；
设置在所述埋氧化层背离所述P型阱区表面的绝缘体上硅；
设置在所述绝缘体上硅背离所述埋氧化层表面的MOS单元。
6.根据权利要求5所述的半导体器件，其特征在于，所述存储区中具有第三接触点，所述第三接触点与所述N型阱区接触。
7.根据权利要求1-6任一项所述的半导体器件，其特征在于，所述MOS单元为NMOS或PMOS。
8.一种半导体器件的制作方法，其特征在于，所述制作方法包括：
提供一半导体衬底；
在所述半导体衬底内设置N型阱区；
在所述N型阱区背离所述半导体衬底的表面内设置P型阱区；
在所述P型阱区背离所述N型阱区的一侧设置多个器件模块，所述器件模块包括至少一个MOS单元；
在相邻所述器件模块之间设置深沟槽隔离结构；
同一所述器件模块中，如果具有多个MOS单元，在相邻所述MOS单元之间设置浅沟槽隔离结构；
其中，所述深沟槽隔离结构的底部位于所述N型阱区内，所述浅沟槽隔离结构的底部位于所述P型阱区内。
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