KR20210086460A - 후면 전력 레일을 갖는 트랜지스터를 위한 구조물 및 방법 - Google Patents

후면 전력 레일을 갖는 트랜지스터를 위한 구조물 및 방법 Download PDF

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Abstract

본 개시는 반도체 구조물의 일 실시예를 제공한다. 반도체 구조물은 전면 및 후면을 갖는 기판; 기판의 전면 상에 형성되고 기판의 활성 영역 상에 배치된 게이트 스택; 활성 영역 상에 형성되고 게이트 스택의 에지에 배치된 제 1 소스/드레인 피처; 기판의 후면 상에 형성된 후면 전력 레일; 및 후면 전력 레일과 제 1 소스/드레인 피처 사이에 개재되고, 후면 전력 레일을 제 1 소스/드레인 피처에 전기적으로 연결하는 후면 콘택 피처를 포함한다. 후면 콘택 피처는 기판의 후면 상에 제 1 실리사이드 층을 더 포함한다.

Description

후면 전력 레일을 갖는 트랜지스터를 위한 구조물 및 방법 {STRUCTURE AND METHOD FOR TRANSISTORS HAVING BACKSIDE POWER RAILS}
우선권 정보
본 출원은 2019년 12월 29일자에 출원된 발명의 명칭이 "후면 전력 레일을 갖는 트랜지스터를 위한 구조물 및 방법(Structure and Method for Transistors with Backside Power Rails)"인 미국 가출원 제 62/954,532 호의 이익을 주장하며, 이는 그 전체가 참조로 본 명세서에 포함된다.
집적 회로는 7 ㎚, 5 ㎚ 및 3 ㎚와 같이 더 작은 피처 크기를 갖는 첨단 기술로 발전했다. 이러한 첨단 기술에서, 게이트 피치(간격)는 지속적으로 축소되어 게이트 콘택 브릿지 문제를 유발한다. 더욱이, 핀형 활성 영역을 갖는 3 차원 트랜지스터가 종종 향상된 디바이스 성능을 위해 요구된다. 핀형 활성 영역 상에 형성된 이러한 3 차원 전계 효과 트랜지스터(field effect transistor; FET)는 또한 FinFET로 지칭된다. FinFET는 짧은 채널 제어를 위해 좁은 핀 폭이 필요하며, 이는 평면 FET보다 작은 소스/드레인 영역으로 이어진다. 이는 정렬 마진을 줄일 것이고, 디바이스 피치가 더 축소되고 패킹 밀도가 증가하는 문제를 발생시킬 것이다. 디바이스 크기의 축소와 함께, 기판의 후면 상에 전력 라인이 형성된다. 그러나, 기존 후면 전력 레일은 라우팅 저항, 정렬 마진, 레이아웃 유연성 및 패킹 밀도를 비롯한 다양한 문제에 여전히 직면해 있다. 따라서, 향상된 회로 성능 및 신뢰성을 위해 이러한 문제를 해결하는 핀 트랜지스터 및 전력 레일을 위한 구조물 및 방법이 필요하다.
본 개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 일부 실시예들에 따라 구성된 반도체 구조물의 평면도이다.
도 1b, 도 1c, 도 1d, 도 1e 및 도 1f는 일부 실시예들에 따라 구성된 반도체 구조물의 단면도이다.
도 2는 일부 실시예들에서 본 개시의 다양한 양태들에 따라 구성된 도 1a 내지 도 1f의 반도체 구조물을 제조하는 방법의 흐름도이다.
도 3, 도 4, 도 5a, 도 6a, 도 6c, 도 7, 도 8, 도 9, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18 및 도 19는 일부 실시예들에 따라 구성된 다양한 제조 단계에서의 반도체 구조물의 단면도이다.
도 5b 및 도 6b는 일부 실시예들에 따라 구성된 다양한 제조 단계에서의 반도체 구조물의 평면도이다.
도 10a 및 도 10b는 일부 실시예들에 따라 구성된 반도체 구조물의 게이트 스택의 단면도이다.
다음의 개시는 다양한 실시예들의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다는 것을 이해할 것이다. 본 개시를 간략화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다. 게다가, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다.
본 개시는 후면 전력 레일을 갖는 반도체 구조물 및 이를 제조하는 방법을 제공한다. 특히, 반도체 구조물은 기판의 후면 상에 배치되고 활성 영역과 후면 전력 레일 사이에 개재된 후면 콘택 피처를 포함한다. 후면 콘택 피처는 후면 전력 레일을 트랜지스터의 소스 피처에 연결하는 것과 같이 후면 전력 레일을 활성 영역에 전기적으로 연결한다. 반도체 구조물은 또한 기판의 전면 상에 형성된 상호 접속 구조물을 포함한다. 상호 접속 구조물은 트랜지스터의 드레인 피처 상에 랜딩되고 연결되는 것과 같이 전계 효과 트랜지스터에 전기적으로 연결되는 전면 콘택 피처를 더 포함한다. 본 실시예에서, 전면 콘택 피처 및 후면 콘택 피처 모두는 접촉 저항을 감소시키기 위해 실리사이드를 포함한다. 이러한 형성된 반도체 구조물은 후면 상의 후면 전력 레일과 전면 상의 상호 접속 구조물을 포함하여 전력 라인을 집합적으로 라우팅하며, 예를 들어, 드레인 피처는 상호 접속 구조물을 통해 대응하는 전력 라인에 연결되고 소스 피처는 후면 전력 레일을 통해 대응하는 전력 라인에 연결된다.
도 1a는 일부 실시예들에 따라 구성된 반도체 구조물(100)의 평면도이다. 도 1b, 도 1c, 도 1d, 도 1e 및 도 1f는 일부 실시예들에 따라 구성된 반도체 구조물(100)의 단면도로서, 각각은 점선 AA', BB', CC', DD' 및 EE'를 따른다. 반도체 구조물(100)은 각각이 하나 이상의 전계 효과 트랜지스터를 갖는 하나 이상의 표준 셀(101)을 포함할 수 있다.
반도체 구조물(100)은 기판(102), 활성 영역(106) 및 활성 영역을 서로 격리하는 얕은 트렌치 격리(shallow trench isolation; STI) 피처(104)를 포함한다. 본 실시예에서, 활성 영역(106)은 STI 피처(104) 위로 돌출된 핀 활성 영역이다. 일부 실시예들에서, 활성 영역(106)은 대안적으로 평면형 활성 영역이거나, 수직으로 적층된 다중 채널을 갖는 활성 영역(게이트 올 어라운드(gate-all-around; GAA) 구조물로도 지칭됨)일 수 있다. 반도체 구조물(100)은 또한 소스(또는 소스 피처로 지칭됨)(108), 드레인(또는 드레인 피처로 지칭됨)(110) 및 활성 영역(106) 상에 배치된 게이트 스택(112)을 포함한다. 소스 피처(108) 및 드레인 피처(110)는 다양한 전계 효과 트랜지스터(FET)를 형성하기 위해 각각의 게이트 스택(112)에 의해 개재된다. 본 실시예에서, 활성 영역(106)은 제 1 방향(X 방향)을 따라 배향된 세장형 형상을 갖고, 게이트 스택(112)은 제 1 방향에 직교하는 제 2 방향(Y 방향)을 따라 배향된 세장형 형상을 갖는다.
반도체 구조물(100)은 또한 기판(102)의 전면(102FS) 상에 형성된 상호 접속 구조물(114)을 포함한다. 상호 접속 구조물(114)은 다양한 콘택 피처(116), 비아 피처 및 금속 라인을 포함하여 FET 및 기타 디바이스를 기능 회로에 연결한다. 상호 접속 구조물(114)은 각각 복수의 금속 라인을 갖는 다수의 금속 층 및 인접한 금속 층의 금속 라인을 수직으로 상호 연결하기 위한 비아 피처를 포함하고, 예를 들어, 제 1 금속 층의 금속 라인(126) 및 금속 라인(126)을 전면 콘택 피처에 연결하는 비아 피처(128)를 포함한다. 본 실시예에서, 콘택 피처(116)는 기판(102)의 전면 상에 형성됨에 따라 전면 콘택 피처로도 지칭된다. 특히, 전면 콘택 피처(116)의 한 서브 세트가 드레인 피처(110) 상에 랜딩된다.
반도체 구조물(100)은 기판(102)의 후면(102BS) 상에 형성된 후면 전력 레일(118) 및 후면 콘택 피처(120)를 포함한다. 본 실시예에 따라, 후면 콘택 피처(120)는 활성 영역(106)과 후면 전력 레일(118) 사이에 개재되고, 후면 전력 레일(118)을 소스 피처(108)에 연결하는 것과 같이 후면 전력 레일(118)을 활성 영역(106)에 전기적으로 연결한다. 따라서, 후면 상의 후면 전력 레일과 전면 상의 상호 접속 구조물은 모두 전력 라인의 라우팅에 집합적으로 기여하며, 예를 들어, 드레인 피처는 상호 접속 구조물을 통해 대응하는 전력 라인에 연결되고 소스 피처는 후면 전력 레일을 통해 대응하는 전력 라인에 연결된다.
본 실시예에서, 전면 콘택 피처(116) 및 후면 콘택 피처(120)는 모두 접촉 저항을 감소시키기 위해 실리사이드 및 실리사이드 상의 벌크 금속을 포함한다. 실리사이드는 티타늄 실리콘(TiSi), 니켈 실리콘(NiSi), 탄탈럼 실리콘(TaSi), 코발트 실리콘(CoSi) 또는 이들의 조합을 포함한다. 본 실시예에서, 도 1b에 도시된 바와 같이, 실리사이드 층(144)이 전면에서 드레인 피처(110) 상에 형성되고 드레인 피처(110)와 전면 콘택 피처(116) 사이에 삽입되며; 실리사이드 층(152)이 후면에서 소스 피처(108) 상에 형성되고 소스 피처(108)와 후면 콘택 피처(120) 사이에 삽입된다.
반도체 구조물(100)은 기판(102)의 후면 상에 형성된 제 1 유전체 물질의 유전체 층(122) 및 제 2 유전체 물질의 후면 층간 유전체(backside interlayer dielectric; BILD) 층(124)을 더 포함한다. 제 1 유전체 물질 및 제 2 유전체 물질은 에칭 선택성을 제공하기 위해 조성이 상이하다. 예를 들어, 제 1 유전체 물질은 실리콘 질화물, 실리콘 탄소 질화물, SiOCN, 실리콘 산화물, SiOC 또는 이들의 조합을 포함한다. 제 2 유전체 물질은 상기 유전체 물질 중 하나를 포함하지만 에칭 선택성을 제공하기 위해 조성이 제 1 유전체 물질과 상이하도록 선택된다.
도 2는 일부 실시예들에 따라, 반도체 구조물(100)을 제조하는 방법(200)의 흐름도이다. 방법(200)은 도 1a 내지 도 1f의 반도체 구조물(100)을 형성하는 다양한 동작(202 내지 232)을 포함한다. 특히, 방법(200)은 기판(102)의 전면 상에 FET(및 기타 디바이스) 및 상호 접속 구조물(114)을 형성하는 단계, 및 기판(102)의 후면 상에 후면 전력 레일(118) 및 후면 콘택 피처(120)를 형성하는 단계를 포함하며, 여기서 기판(102)의 전면 상의 상호 접속 구조물(114)과 후면 상의 후면 전력 레일(118)을 통해 전력 라인이 집합적으로 라우팅된다.
특히, 방법(200)은 후면에서 기판(102)을 박막화하는 동작(220)을 포함한다. 동작(220)은 박막화 공정을 효율적으로 만들기 위해 연삭, 화학적 기계적 연마(chemical mechanical polishing; CMP) 및 습식 에칭과 같은 에칭을 조합하여 포함할 수 있다. 박막화 공정을 적절하게 정지시키기 위해, 기판(102)은 실리콘 게르마늄 층 또는 도핑된 실리콘 게르마늄 층과 같은 임베딩(embedding) 층을 포함하여 박막화 공정 동안 에칭 선택성을 제공하여 동작(220)의 박막화 공정이 적절하게 정지할 수 있도록 한다. 본 실시예에서, 기판(102)은 실리콘 기판이다. 실리콘 게르마늄 층이 실리콘 표면 상에 에피택셜 성장되고, 그런 다음 실리콘 층이 도핑된 실리콘 게르마늄 표면 상에 에피택셜 성장된다. 실리콘 게르마늄은 에칭 공정 동안 에칭 정지 층으로 기능한다. 다른 실시예들에서, 에칭 정지 층은 실리콘과는 상이한 다른 반도체 물질일 수 있으며, 예를 들어, 화합물 반도체 물질, 향상된 에칭 선택성을 위해 다른 요소로 도핑된 실리콘 층, 또는 실리콘 탄화물과 같이 도핑되거나 도핑되지 않은 다른 반도체 층일 수 있다.
도 3 내지 도 18은 다양한 제조 단계에서의 반도체 구조물(또는 워크피스)(300)의 평면도 또는 단면도이다. 반도체 구조물(300)은 반도체 구조물(100)의 일 예시 또는 일부 실시예들에 따라 구성된 대안적인 구조물이다. 반도체 구조물(300)은 전계 효과 트랜지스터(FET), 상호 접속 구조물 및 후면 전력 레일을 포함한다. 반도체 구조물(300)(따라서 반도체 구조물(100)도 마찬가지) 및 이를 제조하는 방법(200)은 도 1 내지 도 18을 참조하여 아래에서 집합적으로 설명된다.
도 2 및 도 3을 참조하면, 방법(200)은 반도체 기판(102)을 갖는 워크피스(또는 반도체 구조물)(300)를 수용하는 동작(202)으로 시작한다. 반도체 기판(102)은 실리콘을 포함한다. 일부 다른 실시예들에서, 기판(102)은 게르마늄, 실리콘 게르마늄 또는 다른 적절한 반도체 물질을 포함한다. 기판(102)은 대안적으로 게르마늄 및 다이아몬드와 같은 일부 다른 적합한 원소 반도체; 실리콘 탄화물, 인듐 비화물 또는 인듐 인화물과 같은 적합한 화합물 반도체; 또는 실리콘 게르마늄 탄화물, 갈륨 비소 인화물 또는 갈륨 인듐 인화물과 같은 적합한 혼정 반도체로 제조될 수 있다. 반도체 기판(102)은 또한 n 웰 및 p 웰과 같은 다양한 도핑된 영역을 포함한다. 일 실시예에서, 반도체 기판(102)은 에피택티(또는 에피) 반도체 층을 포함한다. 다른 실시예에서, 반도체 기판(102)은 주입된 산소에 의한 분리(separation by implanted oxygen; SIMOX)로 지칭되는 기술과 같은 적절한 기술에 의해 형성된 격리용 매립 유전체 물질 층을 포함한다. 일부 실시예들에서, 기판(102)은 절연체 상의 실리콘(silicon on insulator; SOI)과 같은 절연체 상의 반도체일 수 있다. 특히, 기판(102)은 후면 전력 레일과 관련된 추후 제조 동안 에칭 정지 층(etch stop layer; ESL)으로 기능하는 반도체 층(102A)을 포함한다. 반도체 층(102A)은 반도체 기판(102)에 임베딩되지만 후면 공정 동안 에칭 선택성을 제공하기 위해 상이한 반도체 조성을 포함한다. 예를 들어, 반도체 층(102A)은 실리콘 게르마늄(SixGey) 층이지만, 벌크 기판은 실리콘 기판이다. 에칭 선택성은 실리콘 게르마늄 층(102A)에서 게르마늄의 농도를 통해 조정될 수 있다. 실리콘 게르마늄 층의 게르마늄 농도(원자 백분율)는 30 % 내지 90 % 범위일 수 있다. 반도체 층(102A)은 에칭 선택성을 더욱 향상시키기 위해 적합한 도펀트(예를 들어, 붕소, 인, 탄소 또는 이들의 조합)로 도핑되거나 도핑되지 않을 수 있다. 일 예에서, NH4OH, H2O2 및 H2O의 에칭 용액이 상당한 에칭 선택성으로 실리콘에 대해 실리콘 게르마늄을 선택적으로 에칭하기 위해 사용될 수 있다.
반도체 층(102A)은 실리콘 기판 상에 실리콘 게르마늄 층(102A)을 에피택셜 성장시킨 후 실리콘 게르마늄 층(102A) 상에 실리콘 층(102B)을 에피택셜 성장시키는 것과 같은 에피택셜 성장에 의해 형성될 수 있다. 일부 실시예들에서, 반도체 층(102A)은 10 ㎚ 내지 20 ㎚ 범위의 두께를 갖는 반면, 실리콘 층(102B)은 70 ㎚ 내지 100 ㎚ 범위의 두께를 갖는다.
도 2 및 도 4를 참조하면, 방법(200)은 반도체 기판(102) 상에 얕은 트렌치 격리(STI) 피처(104)와 같은 격리 피처를 형성하는 동작(204)으로 진행하여, 이에 의해 격리 피처에 의해 서로 분리되고 격리된 활성 영역(106)을 정의한다. 도 4 및 일부 후속 도면에서, 임베딩 반도체 층(102A)은 간략화를 위해 도시되지 않지만 반도체 층(102A)은 반도체 기판(102)의 일부로서 존재하는 것으로 이해된다.
일부 실시예들에서, STI 피처(104)는 트렌치를 형성하기 위한 에칭, 유전체 물질로 트렌치 충전, 및 과도한 유전체 물질을 제거하고 상부 표면을 평탄화하기 위한 연마를 포함하는 절차에 의해 형성된다. 리소그래피 패턴화 및 에칭에 의해 형성된 소프트 마스크 또는 하드 마스크의 개구를 통해 반도체 기판(102)에 하나 이상의 에칭 공정이 수행된다. 일부 실시예들에 따라, STI 피처(104)의 형성은 아래에서 추가 설명된다.
본 예에서, 하드 마스크가 기판(102) 상에 성막되고, 리소그래피 공정에 의해 패턴화된다. 하드 마스크 층은 반도체 산화물, 반도체 질화물, 반도체 산질화물 및/또는 반도체 탄화물과 같은 유전체를 포함하고, 예시적인 실시예에서, 하드 마스크 층은 실리콘 산화막 및 실리콘 질화막을 포함한다. 하드 마스크 층은 열 성장, 원자 층 증착(atomic layer deposition; ALD), 화학 기상 증착(chemical vapor deposition; CVD), 고밀도 플라즈마 CVD(high density plasma CVD; HDP-CVD), 다른 적합한 성막 공정에 의해 형성될 수 있다.
포토 레지스트 층(또는 레지스트)이 하드 마스크 층 상에 형성된다. 예시적인 레지스트 층은 자외선(UV) 광, 심 자외선(DUV) 광 또는 극 자외선(EUV) 광과 같은 광에 노출될 때 층이 특성 변화를 겪게 하는 감광성 물질을 포함한다. 이러한 특성 변화는 현상 공정 동안 레지스트 층의 노출된 부분 또는 노출되지 않은 부분을 선택적으로 제거하기 위해 사용될 수 있다. 패턴화된 레지스트 층을 형성하기 위한 이 절차는 또한 리소그래피 공정(또는 리소그래피 패턴화 공정)으로 지칭된다. 예시적인 리소그래피 공정은 레지스트 층의 스핀-온 코팅, 레지스트 층의 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 레지스트 층 현상, 세정 및 건조(예를 들어, 하드 베이킹)를 포함한다. 대안적으로, 리소그래피 공정은 마스크 없는 포토 리소그래피, 전자 빔 기록 및 이온 빔 기록과 같은 다른 방법에 의해 구현, 보완 또는 대체될 수 있다.
레지스트 패턴화 이후, 하드 마스크 층을 개방하기 위해 반도체 구조물(300)에 에칭 공정이 수행되고, 이에 의해 레지스트 층에서 하드 마스크 층으로 패턴을 전사한다. 나머지 레지스트 층은 하드 마스크 층 패턴화 이후에 제거될 수 있다. 하드 마스크 층을 패턴화하기 위한 에칭 공정은 습식 에칭, 건식 에칭 또는 이들의 조합을 포함할 수 있다. 에칭 공정은 다수의 에칭 단계를 포함할 수 있다. 예를 들어, 하드 마스크 층의 실리콘 산화막은 희석된 불화 수소산 용액에 의해 에칭될 수 있고, 하드 마스크 층의 실리콘 질화막은 인산 용액에 의해 에칭될 수 있다.
그런 다음, 패턴화된 하드 마스크 층에 의해 커버되지 않은 기판(102) 부분을 에칭하여 반도체 기판(102)에 트렌치를 형성하기 위해 또 다른 에칭 공정이 이어질 수 있다. 패턴화된 하드 마스크 층은 기판(102)을 패턴화하는 에칭 공정 동안 에칭 마스크로서 사용된다. 에칭 공정은 건식 에칭, 습식 에칭 및/또는 다른 에칭 방법(예를 들어, 반응성 이온 에칭(reactive ion etching; RIE))과 같은 임의의 적합한 에칭 기술을 포함할 수 있다. 일부 실시예들에서, 에칭 공정은 개선된 디바이스 성능 및 패턴 밀도를 위해 특정 트렌치 프로파일을 갖는 트렌치를 형성하기 위해 기판을 에칭하도록 설계된, 상이한 에칭 화학적 성질을 사용하는 다수의 에칭 단계를 포함한다. 일부 예들에서, 기판의 반도체 물질은 불소계 에천트를 사용하는 건식 에칭 공정에 의해 에칭될 수 있다. 특히, 기판에 적용되는 에칭 공정은 기판(102)이 부분적으로 에칭되도록 제어된다.
하나 이상의 유전체 물질이 트렌치에 충전되어 STI 피처(104)를 형성한다. 적합한 충전 유전체 물질은 반도체 산화물, 반도체 질화물, 반도체 산질화물, 불소화 실리카 유리(fluorinated silica glass; FSG), 로우-k 유전체 물질 및/또는 이들의 조합을 포함한다. 다양한 예시적인 실시예들에서, 유전체 물질은 HDP-CVD 공정, 대기압 이하 CVD(sub-atmospheric CVD; SACVD) 공정, 고 종횡비 공정(high-aspect ratio process; HARP), 유동성 CVD(flowable CVD; FCVD) 및/또는 스핀-온 공정을 사용하여 성막된다.
유전체 물질의 성막은 과도한 유전체 물질을 제거하고 반도체 구조물(300)의 상부 표면을 평탄화하기 위해 화학적 기계적 연마/평탄화(CMP) 공정이 이어질 수 있다. CMP 공정은 반도체 표면의 연마를 방지하기 위해 연마 정지 층으로 하드 마스크 층을 사용할 수 있다. 하드 마스크는 CMP 공정에 의해 또는 대안적으로 에칭 공정에 의해 제거될 수 있다.
도 5a 및 도 5b를 참조하면, 방법(200)은 다수의 핀 활성 영역(또는 핀 피처)(106)을 갖는 핀 구조물을 형성하는 동작(206)으로 진행할 수 있다. 도 5a 및 도 5b는 각각 반도체 구조물(300)의 단면도 및 평면도이다. 동작(206)은 활성 영역(106)이 STI 피처(104)로부터 위로 돌출되어 핀 활성 영역으로 지칭되도록 STI 피처(104)를 리세싱하는 단계를 포함한다. 리세싱 공정은 STI 피처(104)를 선택적으로 에치백하기 위해 하나 이상의 에칭 단계(예컨대, 건식 에칭, 습식 에칭 또는 이들의 조합)를 사용한다. 예를 들어, STI 피처(104)가 실리콘 산화물 피처일 때 STI 피처(104)를 선택적으로 에칭하는 데 사용하는 습식 에칭 공정에 불화 수소산이 적용될 수 있다. 예시적인 핀 활성 영역(106)은 제 2 방향(Y 방향)으로 서로 이격되어 있다. 핀 활성 영역(106)은 제 1 방향(X 방향)을 따라 배향된 세장형 형상을 갖는다.
현재 단계에서 또는 동작(206) 전에 n 웰 및 p 웰과 같은 다양한 도핑된 웰을 반도체 기판(102)에 형성하기 위해 핀 활성 영역(106)에 도핑 공정이 적용될 수 있다. 각각의 이온 주입 또는 확산에 의해 다양한 도핑된 웰이 형성될 수 있다.
도 6a, 도 6b 및 도 6c를 참조하면, 방법(200)은 핀 활성 영역(106) 상에 다양한 게이트 스택(107)을 형성하는 동작(208)으로 진행한다. 도 6b는 평면도이다. 도 6a는 점선 AA'를 따른 단면도이다. 도 6c는 반도체 구조물(300)의 점선 BB'를 따른 단면도이다. 본 실시예에서, 게이트 스택(107)은 도 6b에 도시된 바와 같이 예시적인 게이트 스택(107a, 107b, 107c 및 107d)을 포함한다. 다음의 도 7 내지 도 19는 도 6b의 점선 BB'를 따른 그러나 이후의 제조 단계에서의 반도체 구조물(300)의 모든 단면도이다.
게이트 스택(107)은 세장형 형상을 가지며 제 2 방향(Y 방향)으로 배향된다. 각각의 게이트 스택(107)은 다수의 핀 활성 영역(106)에 걸쳐 연장된다. 특히, 하나의 게이트 스택(107)(예컨대, 게이트 스택(107a 또는 107d))이 핀 활성 영역(106)의 단부(또는 에지)에 배치되어 이 게이트 스택은 핀 활성 영역(106) 상에 부분적으로 랜딩되고 STI 피처(104) 상에 부분적으로 랜딩된다. 이러한 에지 구성은 경계 효과를 감소시키고, 디바이스 균일성을 증가시키며, 전체 디바이스 성능을 향상시키도록 설계된다.
본 실시예에서, 게이트 스택(107)은 이후 제조 단계에서 금속 게이트로 대체될 더미 게이트 스택이다. 더미 게이트 스택(107) 각각은 게이트 유전체 층 및 게이트 전극을 포함할 수 있다. 게이트 유전체 층은 실리콘 산화물과 같은 유전체 물질을 포함하고, 게이트 전극은 폴리 실리콘을 포함할 수 있다. 게이트 스택(107)의 형성은 게이트 물질(본 예에서는 폴리 실리콘을 포함)을 성막하는 단계; 및 리소그래피 공정 및 에칭에 의해 게이트 물질을 패턴화하는 단계를 포함한다. 게이트 하드 마스크 층이 게이트 물질 층 상에 형성될 수 있으며, 게이트 스택 형성 동안 에칭 마스크로 사용된다. 게이트 하드 마스크 층은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 다른 적합한 물질 및/또는 이들의 조합과 같은 임의의 적합한 물질을 포함할 수 있다. 일 실시예에서, 게이트 하드 마스크는 실리콘 산화물 및 실리콘 질화물과 같은 다수의 막을 포함한다. 일부 실시예들에서, 게이트 스택(107)을 형성하기 위한 패턴화 공정은 리소그래피 공정에 의해 패턴화된 레지스트 층을 형성하는 단계; 패턴화된 레지스트 층을 에칭 마스크로 사용하여 하드 마스크 층을 에칭하는 단계; 및 패턴화된 하드 마스크를 에칭 마스크로서 사용하여 게이트 스택(107)을 형성하기 위해 게이트 물질을 에칭하는 단계를 포함한다.
하나 이상의 게이트 측벽 피처(또는 게이트 스페이서)(113)가 게이트 스택(107)의 측벽 상에 형성된다. 게이트 스페이서(113)는 이후에 형성되는 소스/드레인 피처를 오프셋하고, 소스/드레인 구조물 프로파일을 설계 또는 수정하며, 및/또는 게이트 전극과 소스/드레인 피처 간의 격리를 제공하기 위해 사용될 수 있다. 게이트 스페이서(113)는 반도체 산화물, 반도체 질화물, 반도체 산질화물, 다른 적합한 유전체 물질 및/또는 이들의 조합과 같은 임의의 적합한 유전체 물질을 포함할 수 있다. 게이트 스페이서(113)는 이중 막(예를 들어, 실리콘 산화막 및 실리콘 질화막) 또는 삼중 막(실리콘 산화막; 실리콘 질화막; 실리콘 산화막)과 같은 다수의 막을 가질 수 있다. 게이트 스페이서(113)의 형성은 성막 및 건식 에칭과 같은 이방성 에칭을 포함한다.
단면도 도 7을 참조하면, 방법(200)은 다양한 소스 피처(108) 및 드레인 피처(110)를 각각의 핀 FET(FinFET)에 형성하는 동작(210)으로 진행한다. 소스 피처(108) 및 드레인 피처(110)는 저농도 도핑된 드레인(LDD) 피처와 고농도 도핑된 소스 및 드레인(S/D) 모두를 포함할 수 있다. 예를 들어, 각각의 전계 효과 트랜지스터는 각각의 핀 피처(106) 상에 형성되고 게이트 스택에 의해 개재된 소스 피처(108) 및 드레인 피처(110)를 포함한다. 게이트 스택 아래에 있고 소스 피처(108)와 드레인 피처(110) 사이에 걸쳐 있는 부분 내의 핀 피처(106) 내에 채널이 형성된다.
소스/드레인 피처(108 및 110)는 상승된 소스/드레인 구조물을 가질 수 있고, 향상된 캐리어 이동도 및 디바이스 성능을 갖는 변형 효과를 위해 선택적 에피택시 성장에 의해 형성될 수 있다. 게이트 스택(107) 및 게이트 스페이서(113)는 소스/드레인 피처(108 및 110)를 소스/드레인 영역으로 제한한다. 일부 실시예들에서, 소스/드레인 피처(108 및 110)는 하나 이상의 에피택시 또는 에피택셜 공정에 의해 형성되고, 이에 의해 Si 피처, SiGe 피처, SiC 피처 및/또는 다른 적합한 반도체 피처가 핀 피처(106) 상에 결정 상태로 성장된다. 대안적으로, 에피택시 성장 전에 소스/드레인 영역을 리세싱하기 위해 에칭 공정이 적용된다. 적합한 에피택시 공정은 CVD 증착 기술(예를 들어, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초고진공 CVD(ultra-high vacuum CVD; UHV-CVD)), 분자 빔 에피택시 및/또는 다른 적합한 공정을 포함한다. 에피택시 공정은 핀 피처(106)의 조성과 상호 작용하는 기체 및/또는 액체 전구체를 사용할 수 있다.
소스/드레인 피처(108 및 110)는 붕소 또는 BF2와 같은 p 형 도펀트; 인 또는 비소와 같은 n 형 도펀트; 및/또는 이들의 조합을 포함하는 다른 적합한 도펀트를 포함하는 도핑 종을 도입함으로써 에피택시 공정 동안 인시투(in-situ) 도핑될 수 있다. 소스/드레인 피처가 인시투 도핑되지 않은 경우, 대응하는 도펀트를 소스/드레인 피처(108 및 110)에 도입하기 위해 주입 공정이 수행된다. 예시적인 실시예에서, nFET의 소스/드레인 피처(108 및 110)는 인으로 도핑된 Si 또는 SiC를 포함하는 반면, pFET의 소스/드레인 피처(108 및 110)는 붕소로 도핑된 SiGe 또는 Ge를 포함한다. 일부 다른 실시예들에서, 소스/드레인 피처(108 및 110)는 하나 이상의 반도체 물질 층을 포함한다. 예를 들어, 실리콘 게르마늄 층이 소스/드레인 영역 내의 기판 상에 에피택셜 성장되고, 실리콘 층이 실리콘 게르마늄 층 상에 에피택셜 성장된다. 다른 예에서, 반도체(실리콘 게르마늄 또는 실리콘) 층은 소스/드레인 영역 내의 기판 상에 상이한 도펀트 농도를 갖는 다수의 막으로 에피택셜 성장된다. 소스/드레인 피처를 활성화시키기 위해 하나 이상의 어닐링 공정이 그 후에 수행될 수 있다. 적합한 어닐링 공정은 급속 열처리 어닐링(rapid thermal annealing; RTA), 레이저 어닐링 공정, 다른 적합한 어닐링 기술 또는 이들의 조합을 포함한다.
도 8을 참조하면, 방법(200)은 층간 유전체(ILD) 층(130)(BILD 층(124)과 구별하기 위해 전면 ILD 층 또는 FILD 층으로도 지칭됨)이 소스/드레인 피처(108 및 110)를 전면에서 커버하기 위해 기판(102) 상에 형성되는 동작(212)으로 진행한다. ILD 층(130)은 게이트 스택(107) 및 게이트 스페이서(113)를 둘러싸서 게이트 스택(107)이 제거되고 대체 게이트가 결과적인 캐비티(게이트 트렌치라고도 지칭됨)에 형성될 수 있도록 한다. 따라서, 이러한 실시예들에서, 게이트 스택(107)은 ILD 층(130)을 형성한 후에 제거된다. ILD 층(130)은 또한 반도체 구조물(300)의 다양한 디바이스를 전기적으로 상호 연결하는 상호 접속 구조물(114)의 일부일 수 있다. 이러한 실시예들에서, ILD 층(130)은 전도성 트레이스를 지지하고 격리하는 절연체로서 작용한다. ILD 층(130)은 반도체 산화물, 반도체 질화물, 반도체 산질화물, 다른 적합한 유전체 물질 또는 이들의 조합과 같은 임의의 적합한 유전체 물질을 포함할 수 있다. 일부 실시예들에서, ILD 층(130)의 형성은 성막 및 CMP를 포함하여 평탄화된 상부 표면을 제공한다.
도 9를 참조하면, 방법(200)은 게이트 대체를 위한 동작(214)으로 진행한다. 더미 게이트 스택(107)은 하이-k 유전체 물질 및 금속을 갖는 게이트 스택(112)으로 대체되며, 따라서 하이-k 금속 게이트로도 지칭된다.
게이트 스택(112)은 핀 활성 영역(106)에 구성되어 다양한 전계 효과 트랜지스터(FET)를 형성하므로, 이는 FinFET로도 지칭된다. 일부 예들에서, 전계 효과 트랜지스터는 n 형 트랜지스터 및 p 형 트랜지스터를 포함한다. 다른 예들에서, 이러한 전계 효과 트랜지스터는 하나 이상의 정적 랜덤 액세스 메모리(static random-access memory; SRAM) 셀, 논리 게이트 셀 또는 둘 모두를 갖는 구조물을 형성하도록 구성된다. 각각의 SRAM 셀은 데이터 저장을 위해 구성된 2 개의 교차 결합 인버터를 포함한다. 또한, 게이트 스택(112)은 패턴 균일성을 증가시키고 제조 품질을 향상시키도록 구성된다. 예를 들어, 위에서 언급한 바와 같이, 게이트 스택(112)은 에지 게이트 스택(112a 및 112d)을 포함하고, 각각은 Y 방향을 따라 핀 피처(106)로부터 STI 피처(104)로 연장되고 STI 피처(104) 및 핀 피처(106) 모두에 랜딩된다.
도 9에 도시된 바와 같이, 핀 활성 영역(106)은 Y 방향을 따라 일 단부(138A)로부터 다른 단부(138B)까지 걸쳐 있다. 게이트 대체 공정은 에칭, 성막 및 연마를 포함할 수 있다. 예시를 위한 본 예에서, 예시적인 더미 게이트 스택(107a, 107b, 107c 및 107d)이 제거되어 게이트 트렌치가 생성된다. 일부 실시예들에서, 더미 게이트 스택(107)은 게이트 스택(107)을 선택적으로 제거하기 위해 습식 에칭과 같은 에칭 공정에 의해 제거된다. 에칭 공정은 더 많은 물질이 존재하는 경우 더미 게이트 스택을 제거하기 위해 다수의 에칭 단계를 포함할 수 있다. 그런 다음, 하이-k 유전체 물질 및 금속과 같은 게이트 물질이 게이트 트렌치에 성막되어 예시적인 게이트 스택(112a, 112b, 112c 및 112d)과 같은 게이트 스택(112)을 형성한다. 반도체 구조물(300)로부터 과도한 게이트 물질을 연마하고 제거하기 위해 CMP 공정이 추가 구현된다. 게이트 스택(112)의 구조물 및 형성은 도 10a 및 도 10b를 참조하여 아래에서 추가 설명된다. 도 10a 및 도 10b는 다양한 실시예들에 따라 예시적인 게이트 스택(112)의 단면도를 도시한다.
게이트 스택(112)(예컨대, 112b)은 핀 활성 영역(106)의 채널 영역 위에 놓인 기판(102) 상에 형성된다. 게이트 스택(112)은 성막 및 CMP를 포함하는 절차와 같은 적절한 절차에 의해 게이트 트렌치에 형성된다. 하지만, 게이트 스택(112)은 다른 적합한 게이트 구조물을 가질 수 있고, 다른 적합한 절차에 의해 형성될 수 있음이 이해된다.
게이트 스택(112)은 게이트 유전체 층(또는 게이트 유전체 피처)(132) 및 게이트 유전체 층(132) 상에 배치된 게이트 전극(134)을 포함한다. 본 실시예에서, 게이트 유전체 층(132)은 하이-k 유전체 물질을 포함하고, 게이트 전극(134)은 금속 또는 금속 합금을 포함한다. 일부 예들에서, 게이트 유전체 층(132) 및 게이트 전극(134) 각각은 다수의 서브 층을 포함할 수 있다.
하이-k 유전체 물질은 금속 산화물, 금속 질화물, 예컨대, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 산질화물(SiON) 또는 다른 적합한 유전체 물질을 포함할 수 있다. 게이트 전극(134)은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W 또는 임의의 적합한 물질을 포함할 수 있다. 일부 실시예들에서, 각각의 일 함수를 갖는 상이한 금속 물질이 nFET 및 pFET 디바이스에 사용된다.
게이트 유전체 층(132)은 하이-k 유전체 물질 층과 핀 활성 영역 사이에 끼워진 계면 층을 더 포함할 수 있다. 계면 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 다른 적합한 물질을 포함할 수 있다. 계면 층은 ALD, CVD, 오존 산화 등과 같은 적합한 방법에 의해 성막된다. 하이-k 유전체 물질 층은 ALD, CVD, 금속-유기물 CVD(metal-organic CVD; MOCVD), PVD, 열 산화, 이들의 조합 및/또는 다른 적합한 기술과 같은 적합한 기술에 의해 계면 층(계면 층이 존재하는 경우) 상에 성막된다. 일부 실시예들에서, 게이트 유전체 층(132)은 게이트 스택(107)을 형성하는 동작(208)에서 핀 활성 영역(106) 상에 형성된다. 이 경우, 게이트 유전체 층(132)은 도 10a에 도시된 바와 같이 형상화된다. 일부 다른 실시예들에서, 게이트 유전체 층(132)은 마지막 공정에서 형성되고, 여기서 게이트 유전체 층(132)은 동작(214)에서 게이트 트렌치에 성막된다. 이 경우, 게이트 유전체 층(132)은 도 10b에 도시된 바와 같이 U 자형으로 형상화된다.
게이트 전극(134)은 다수의 전도성 물질을 포함할 수 있다. 일부 실시예들에서, 게이트 전극(134)은 캡핑 층(134-1), 차단 층(134-2), 일 함수 금속 층(134-3), 다른 차단 층(134-4) 및 충전 금속 층(134-5)을 포함한다. 실시예들을 증진하기 위해, 캡핑 층(134-1)은 ALD와 같은 적절한 증착 기술에 의해 형성된 티타늄 질화물, 탄탈럼 질화물 또는 다른 적합한 물질을 포함한다. 차단 층(134-2)은 ALD와 같은 적절한 증착 기술에 의해 형성된 티타늄 질화물, 탄탈럼 질화물 또는 다른 적합한 물질을 포함한다. 일부 예들에서, 차단 층은 존재하지 않거나 오직 하나의 차단 층만 게이트 전극에 존재할 수 있다.
일 함수 금속 층(134-3)은 적절한 일 함수를 갖는 금속 또는 금속 합금의 전도성 층을 포함하여 대응하는 FET는 그 디바이스 성능이 향상된다. 일 함수(WF) 금속 층(134-3)은 pFET 및 nFET에 대해 상이하며, 각각 n 형 WF 금속 및 p 형 WF 금속으로 지칭된다. WF 금속의 선택은 활성 영역 상에 형성될 FET에 따라 달라진다. 예를 들어, 반도체 구조물(300)은 nFET를 위한 제 1 활성 영역과 pFET를 위한 또 다른 활성 영역을 포함하고, 따라서 n 형 WF 금속 및 p 형 WF 금속은 각각 대응하는 게이트 스택에 형성된다. 특히, n 형 WF 금속은 관련 nFET의 문턱 전압이 감소되도록 하는 제 1 일 함수를 갖는 금속이다. n 형 WF 금속은 실리콘 전도대 에너지(Ec) 또는 더 낮은 일 함수에 가까워 용이한 전자 탈출을 나타낸다. 예를 들어, n 형 WF 금속은 약 4.2 eV 이하의 일 함수를 갖는다. p 형 WF 금속은 관련 pFET의 문턱 전압이 감소되도록 하는 제 2 일 함수를 갖는 금속이다. p 형 WF 금속은 실리콘 가전자대 에너지(Ev) 또는 더 높은 일 함수에 가까워 핵에 대한 강한 전자 결합 에너지를 나타낸다. 예를 들어, p 형 일 함수 금속은 약 5.2 eV 이상의 WF를 갖는다. 일부 실시예들에서, n 형 WF 금속은 탄탈럼(Ta)을 포함한다. 다른 실시예들에서, n 형 WF 금속은 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN) 또는 이들의 조합을 포함한다. 다른 실시예들에서, n 형 WF 금속은 Ta, TiAl, TiAlN, 텅스텐 질화물(WN) 또는 이들의 조합을 포함한다. n 형 WF 금속은 최적화된 디바이스 성능 및 공정 호환성을 위해 다양한 금속 기반 막을 스택으로 포함할 수 있다. 일부 실시예들에서, p 형 WF 금속은 티타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)을 포함한다. 다른 실시예들에서, p 형 WF 금속은 TiN, TaN, 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl) 또는 이들의 조합을 포함한다. p 형 WF 금속은 최적화된 디바이스 성능 및 공정 호환성을 위해 다양한 금속 기반 막을 스택으로 포함할 수 있다. 일 함수 금속은 PVD 또는 ALD와 같은 적합한 기술에 의해 성막된다.
차단 층(134-4)은 ALD와 같은 적절한 증착 기술에 의해 형성된 티타늄 질화물, 탄탈럼 질화물 또는 다른 적합한 물질을 포함한다. 다양한 실시예들에서, 충전 금속 층(134-5)은 알루미늄, 텅스텐 또는 다른 적절한 금속을 포함한다. 충전 금속 층(134-5)은 PVD 또는 도금과 같은 적합한 기술에 의해 성막된다.
다시 도 9를 참조하면, 방법(200)은 또한 후속 처리 동안 게이트 스택(112)을 손실로부터 보호하기 위해 게이트 스택(112)의 상부에 하드 마스크(136)를 형성하는 동작을 포함할 수 있다. 본 실시예에 따라, 하드 마스크(136)의 형성은 선택적 에칭에 의해 게이트 스택(112)을 리세싱하는 단계; 하드 마스크를 성막하는 단계(예컨대, CVD); 및 CMP를 포함한다. 하드 마스크(136)는 콘택 개구를 형성하는 에칭 공정 동안 에칭 선택성을 달성하기 위해 ILD 층의 유전체 물질과 상이한 적합한 물질을 포함할 수 있다. 일부 실시예들에서, 하드 마스크(136)는 실리콘 질화물을 포함한다. 예를 들어, 실리콘 질화물(SiN)의 하드 마스크(136)는 헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), Bis(TertiaryButylAmino) 실란(BTBAS 또는 C8H22N2Si) 및 디실란(DS 또는 Si2H6)을 포함하는 화학 물질을 사용하여 CVD에 의해 형성된다.
도 11 내지 도 13은 일부 실시예들에 따라 구성된 다양한 제조 단계에서의 반도체 구조물(300)의 단면도이다. 방법(200)은 도 11 내지 도 13에 도시되고 도 1a 내지 도 1f에 추가로 도시된 바와 같이, FET 및 다양한 다른 디바이스를 연결하여 집적 회로를 형성하기 위해 상호 접속 구조물(114)을 형성하는 동작(216)으로 진행한다. 상호 접속 구조물(114)은 워크피스의 전면 상에 형성된다. 반도체 구조물(300)은 워크피스의 후면 상에 형성되고 상호 접속 구조물(114)과 집합적으로 기능하는 전력 레일 및 다른 전도성 피처를 더 포함하여 다양한 디바이스를 기능적 집적 회로에 연결한다.
상호 접속 구조물(114)은 수평 전기 라우팅을 제공하기 위한 다수의 금속 층 내의 금속 라인 및 수직 라우팅을 제공하기 위한 콘택/비아 피처를 포함한다. 상호 접속 구조물(114)의 다양한 금속 라인, 콘택 피처 및 비아 피처는 다마신 공정과 같은 적절한 기술에 의해 형성된다. 특히, 상호 접속 구조물(114)은 트랜지스터 및/또는 FET의 드레인 피처(110)와 같은 다른 디바이스 상에 랜딩되는 하나 이상의 콘택 피처(116)를 포함한다. 동작(216)은 아래에서 상세히 설명되는 바와 같이 하나 이상의 콘택 피처(116)를 형성하는 다수의 단계를 포함할 수 있다.
조성 및 형성 면에서 ILD 층(130)과 유사한 또 다른 ILD 층(140)이 도 11에 도시된 바와 같이 워크피스 상에 형성된다. 일부 실시예들에서, ILD 층(140)의 형성은 성막 및 CMP를 포함할 수 있다. ILD 층(140)은 리소그래피 공정 및 에칭에 의해 하나 이상의 콘택 홀(또는 개구)(142)을 형성하도록 추가 패턴화된다. ILD 층(140)을 패턴화하기 위해 하드 마스크가 사용될 수 있다. 도 12에 도시된 바와 같이, 에칭 공정은 하나 이상의 드레인 피처(110)가 노출될 때까지 ILD 층(140 및 130)을 통해 에칭된다. 방법(200)에서 위에서 설명된 다양한 패턴화 공정에서, 각각의 패턴화 공정은 이중 패턴화 또는 다중 패턴화를 통해 구현될 수 있다. 일부 실시예들에서, 도 12에 도시된 바와 같이, 접촉 저항을 감소시키기 위해 드레인 피처(110) 상에 실리사이드 층(144)이 형성된다. 실리사이드 층(144)은 티타늄 실리사이드, 탄탈럼 실리사이드, 니켈 실리사이드 또는 코발트 실리사이드와 같은 실리콘 및 금속을 포함한다. 실리사이드 층(144)은 금속 성막, 실리콘과 금속을 반응시키기 위한 어닐링 및 미반응 금속을 제거하기 위한 에칭을 포함하는 자체 정렬 실리사이드(또는 살리사이드) 공정으로 지칭되는 공정에 의해 형성될 수 있다.
도 13에 도시된 바와 같이, 하나 이상의 콘택 피처(116)가 콘택 홀(들)(142)에 형성된다. 콘택 홀(142)은 Ti, TiN, TaN, Co, W, Al, Cu 또는 조합과 같은 하나 이상의 전도성 물질로 충전된다. 일부 예들에 따라, 콘택 피처(116)의 형성은 하나 이상의 전도성 물질의 성막 및 CMP를 포함한다. 성막은 물리 기상 증착(physical vapor deposition; PVD), 원자 층 증착(atomic layer deposition; ALD), 도금, CVD 또는 다른 적합한 방법과 같은 적절한 증착 기술을 통해 구현될 수 있다.
위에서 언급한 바와 같이, 동작(216)은 또한 도 13 또는 도 1c에 도시된 바와 같이 상호 접속 구조물(114)의 다른 전도성 피처, 예컨대, 콘택 피처(116) 상에 랜딩된 비아 피처(128), 게이트 전극(134) 상에 랜딩되는 비아 피처(146) 및 제 1 금속 층 내의 금속 라인(126)을 형성하는 단계를 포함한다. 또한, 반도체 층(102A 및 102B)과 같은 다른 상세한 구조물이 도 13에 도시되어 있다.
방법(200)은 또한 라인의 백 엔드에서 패시베이션 층 형성, 재분배 층(redistribution layer; RDL) 형성, 패시베이션 층 내에 커패시터 형성 및 본딩 패드 형성(도 13에는 표시되지 않음)을 포함하는 다양한 공정을 수행하는 동작(218)과 같은 다른 동작을 포함한다. 그런 다음, 도 14 내지 도 19에 도시된 바와 같이, 워크피스(300)는 워크피스의 후면에서의 후속 동작을 위해 진행된다. 도 14 내지 도 19는 핀 활성 영역(106)을 따른, 예를 들어, 도 6b의 점선 BB'를 따른 그러나 다양한 상이한 제조 단계에서의 반도체 구조물(300)의 단면도이다.
도 14를 참조하면, 방법(200)은 활성 영역이 연마, 에칭 또는 이들의 조합과 같은 적합한 방법을 사용하여 노출되도록 후면에서 워크피스(300)의 반도체 기판을 박막화하는 동작(220)으로 진행한다. 일부 실시예들에서, 연마 공정은 CMP 공정을 포함할 수 있다. 향상된 처리량을 위한 일부 실시예들에서, 연마 공정은 더 높은 연마 속도를 갖는 연삭 공정과 그런 다음 더 높은 연마 품질을 갖는 CMP 공정을 포함한다. 본 실시예에서, 반도체 기판(102)은 연마 정지 층 또는 대안적으로 에칭 정지 층과 같은 정지 층으로서 기능하는 임베딩 반도체 층(102A)을 포함한다. 임베딩 반도체 층(102A)이 연마 정지 층으로서 기능할 때, CMP 공정은 임베딩 반도체 층(102A)에서 정지할 것이다. 임베딩 반도체 층(102A)이 에칭 정지 층으로서 기능할 때, CMP 공정 이후에, 에칭 공정이 임베딩 반도체 층(102A)에서 정지할 때까지 반도체 기판(102)을 리세싱하기 위해 추가로 적용될 것이다. 반도체 기판(102)이 실리콘 기판이고 임베딩 반도체 층(102A)이 실리콘 게르마늄 층인 본 실시예에서, 에칭 공정은 실리콘 게르마늄에 대해 실리콘을 선택적으로 제거하는 에천트를 적용하는 단계를 포함한다. 실시예를 증진하기 위해, 에칭 공정은 실리콘 게르마늄에 대해 실리콘을 선택적으로 에칭하기 위해 SF6 및 O2를 사용한 극저온 심도 반응성 이온 에칭(deep reactive ion etching; DRIE)을 포함한다. 그 후, 다른 에칭 공정이 적용되어 임베딩 반도체 층(102A)을 제거한다. 예를 들어, SiGe의 임베딩 반도체 층(102A)을 선택적으로 제거하기 위해 HBr, O2 및 N2를 포함하는 에천트를 사용하는 건식 에칭 공정이 적용될 수 있다. 다른 예에서, SiGe의 임베딩 반도체 층(102A)을 선택적으로 제거하기 위해 NH4OH, H2O2 및 H2O의 용액을 사용하는 습식 에칭 공정이 적용된다.
도 15를 참조하면, 방법(200)은 워크피스(300)의 후면 상에 격리 층(122)을 형성하는 동작(222)으로 진행한다. 격리 층(122)은 유전체 물질 층이고, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체 물질, 다른 적합한 유전체 물질 또는 이들의 조합을 포함할 수 있다. 격리 층(122)은 CVD, ALD, 유동성 CVD(FCVD)와 같은 적합한 증착 기술에 의해 형성될 수 있고, CMP 공정이 이어질 수 있다. 일부 실시예들에서, 격리 층(122)은 10 ㎚ 내지 30 ㎚ 범위의 두께를 포함한다.
도 16을 참조하면, 방법(200)은 리소그래피 공정 및 에칭을 포함하는 절차에 의해 격리 층(122)에 하나 이상의 콘택 홀(또는 후면 콘택 홀)(150)을 형성하는 동작(224)으로 진행한다. 후면 콘택 홀(150)을 형성하는 방법은 전면 콘택 홀(142)을 형성하는 방법과 유사하다. 본 실시예에서, 후면 콘택 홀(150)은 소스 피처(108)와 정렬되며, 여기서 소스 피처(108)는 대응하는 후면 콘택 홀(150) 내에서 노출된다. 특히, 리소그래피 공정은 소스 피처(108)와 정렬된 개구를 갖는 패턴화된 레지스트를 형성한다. 에칭 공정은 개구를 격리 층(122)으로 전사하여 소스 피처를 노출시킨다. 일부 실시예들에서, 에칭 공정은 소스 피처(108)를 노출시키기 위해 핀 활성 영역의 하부 부분을 에칭하는 것과 같이 반도체 기판(102)에 대한 추가 에칭을 포함한다.
도 17을 참조하면, 방법(200)은 콘택 홀(150)에 하나 이상의 콘택 피처(후면 콘택 피처로도 지칭됨)(120)를 형성하는 동작(226)으로 진행한다. 본 실시예에서, 접촉 저항을 감소시키기 위해 소스 피처(108) 상에 실리사이드 층(152)이 형성된다. 실리사이드 층(152)은 티타늄 실리사이드, 탄탈럼 실리사이드, 니켈 실리사이드 또는 코발트 실리사이드와 같은 실리콘 및 금속을 포함한다. 실리사이드 층(152)은 조성 및 형성 면에서 실리사이드 층(144)과 유사하다. 그러나, 실리사이드 층(152)은 워크피스의 후면 상에 형성된다. 특히, 실리사이드 층(152)은 소스 피처(108)의 하부 표면 상에 형성되고, 실리사이드 층(144)은 드레인 피처(110)의 상부 표면 상에 형성된다.
콘택 홀(150)은 Ti, TiN, TaN, Co, W, Al, Cu 또는 조합과 같은 하나 이상의 전도성 물질로 충전된다. 일부 예들에 따라, 후면 콘택 피처(120)의 형성은 하나 이상의 전도성 물질의 성막 및 CMP를 포함한다. 성막은 PVD, ALD, 도금, CVD 또는 다른 적합한 방법과 같은 적절한 증착 기술을 통해 구현될 수 있다. 형성된 후면 콘택 피처(120)는 격리 층(122)의 두께와 유사한 두께를 갖고, 예컨대, 10 ㎚ 내지 30 ㎚ 범위의 두께를 갖는다.
도 18을 참조하면, 방법(200)은 조성 및 형성 면에서 ILD 층(130)과 유사한, 또 다른 유전체 층 또는 후면 ILD(BILD) 층(124)을 형성하는 동작(228)으로 진행한다. 일부 실시예들에서, BILD 층(124)의 형성은 성막 및 CMP를 포함할 수 있다.
여전히 도 18을 참조하면, 방법(200)은 리소그래피 공정 및 에칭에 의해 하나 이상의 트렌치(154)를 형성하기 위해 BILD 층(124)을 패턴화하는 동작(230)으로 진행한다. BILD 층(124)을 패턴화하기 위해 하드 마스크가 사용될 수 있다. 후면 콘택 피처(120)가 노출될 때까지 BILD 층(124)을 통해 에칭하기 위해 에칭 공정이 적용된다.
도 19를 참조하면, 방법(200)은 BILD 층(124)의 트렌치(154)에 하나 이상의 후면 전력 레일(backside power rail; BPR)(118)을 형성하는 동작(232)으로 진행한다. BPR(118)은 Ti, TiN, TaN, Co, W, Al, Cu 또는 이들의 조합과 같은 하나 이상의 전도성 물질을 포함한다. 일부 실시예들에 따라, BPR(118)의 형성은 하나 이상의 전도성 물질의 성막 및 CMP를 포함한다. 성막은 PVD, ALD, 도금, CVD, 다른 적합한 방법 또는 이들의 조합과 같은 적절한 증착 기술을 통해 구현될 수 있다. 특히, 본 실시예에서, BPR(118)은 FET의 소스 피처(108)에 연결되는 것과 같이 후면 콘택 피처(120)를 통해 FET에 전기적으로 연결되도록 설계 및 구성된다. 본 방법의 동작 전에, 동작 동안 및 동작 후에 다른 제조 단계가 구현될 수 있다.
본 개시는 다양한 실시예들에 따라 기판의 후면 상에 형성된 후면 전력 레일을 갖는 반도체 구조물 및 이를 제조하는 방법을 제공한다. 이러한 형성된 반도체 구조물은 후면 상의 후면 전력 레일과 전면 상의 상호 접속 구조물을 포함하여 전력 라인을 집합적으로 라우팅하며, 예를 들어, 드레인 피처는 상호 접속 구조물을 통해 대응하는 전력 라인에 연결되고 소스 피처는 후면 전력 레일을 통해 대응하는 전력 라인에 연결된다. 특히, 반도체 구조물은 후면에서 소스 피처 상에 랜딩되고 후면 전력 레일을 소스 피처에 전기적으로 연결하는 후면 콘택 피처; 및 드레인 피처 상에 랜딩되고 상호 접속 구조물의 상부 레벨 전도성 피처(예를 들어, 금속 라인)에 전기적으로 연결되는 전면 콘택 피처를 포함한다. 더욱이, 전면 콘택 피처 및 후면 콘택 피처는 모두 접촉 저항을 더욱 감소시키기 위해 각각의 실리사이드 층을 포함한다. 개시된 구조물은 라우팅 저항을 감소시키고, 정렬 마진을 확대하고, 레이아웃 유연성을 증가시키며, 패킹 밀도를 향상시킨다. 개시된 구조물은 회로 설계 레이아웃에 더 많은 유연성을 제공하고 더 큰 공정 윈도우의 IC 제조를 제공하여 개시된 구조물을 첨단 기술 노드에 적합하게 만든다.
개시된 구조물은 향상된 성능을 위해 FinFET가 통합되는 다양한 애플리케이션에서 사용될 수 있다. 예를 들어, 다중 핀 디바이스가 있는 FinFET를 사용하여 정적 랜덤 액세스 메모리(SRAM) 셀을 형성할 수 있다. 다른 예들에서, 개시된 구조물은 논리 회로, 동적 랜덤 액세스 메모리(dynamic random-access memory; DRAM), 플래시 메모리 또는 이미징 센서와 같은 다양한 집적 회로에 통합될 수 있다.
하나의 예시적인 양태에서, 본 개시는 일부 실시예들에 따라 반도체 구조물을 제공한다. 반도체 구조물은 전면 및 후면을 갖는 기판; 기판의 전면 상에 형성되고 기판의 활성 영역 상에 배치된 게이트 스택; 활성 영역 상에 형성되고 게이트 스택의 에지에 배치된 제 1 소스/드레인 피처; 기판의 후면 상에 형성된 후면 전력 레일; 및 후면 전력 레일과 제 1 소스/드레인 피처 사이에 개재되고, 후면 전력 레일을 제 1 소스/드레인 피처에 전기적으로 연결하는 후면 콘택 피처를 포함한다.
본 개시의 다른 하나의 양태는 반도체 구조물에 관한 것이다. 반도체 구조물은 전면 및 후면을 갖는 기판; 기판의 전면으로부터 돌출된 핀 활성 영역; 핀 활성 영역 상에 배치된 게이트 스택; 핀 활성 영역 상에 형성되고 게이트 스택에 의해 개재된 소스 피처 및 드레인 피처; 기판의 전면에서 드레인 피처 상에 랜딩된 전면 콘택 피처; 기판의 후면 상에 형성된 후면 전력 레일; 및 후면 전력 레일과 소스 피처 사이에 개재된 후면 콘택 피처를 포함하고, 후면 콘택 피처는 후면 전력 레일을 소스 피처에 전기적으로 연결한다.
본 개시의 또 다른 양태는 집적 회로 구조물을 형성하는 방법에 관한 것이다. 방법은 전면 및 후면을 갖는 기판을 수용하는 단계; 기판의 전면에 얕은 트렌치 격리(STI) 피처를 형성하여 STI 피처로 둘러싸인 핀 활성 영역을 정의하는 단계; 핀 활성 영역 상에 게이트 스택을 형성하는 단계; 핀 활성 영역 상에 소스 피처 및 드레인 피처를 형성하는 단계 - 게이트 스택은 소스 피처에서 드레인 피처에 걸쳐 있음 - ; 전면에서 게이트 스택, 소스 피처 및 드레인 피처 상에 상호 접속 구조물을 형성하는 단계 - 상호 접속 구조물은 드레인 피처와 접촉하는 전면 콘택 피처를 포함함 - ; 소스 피처가 노출된 표면으로 노출되도록 후면에서 기판을 박막화하는 단계; 소스 피처의 노출된 표면 상에 랜딩되는 후면 콘택 피처를 형성하는 단계; 및 후면 콘택 피처 상에 랜딩되는 후면 전력 레일을 형성하는 단계를 포함한다.
앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
<부기>
1. 반도체 구조물에 있어서,
전면(front side) 및 후면(back side)을 갖는 기판;
상기 기판의 상기 전면 상에 형성되고 상기 기판의 활성 영역 상에 배치된 게이트 스택;
상기 활성 영역 상에 형성되고 상기 게이트 스택의 에지에 배치된 제 1 소스/드레인 피처;
상기 기판의 상기 후면 상에 형성된 후면 전력 레일; 및
상기 후면 전력 레일과 상기 제 1 소스/드레인 피처 사이에 개재되고, 상기 후면 전력 레일을 상기 제 1 소스/드레인 피처에 전기적으로 연결하는 후면 콘택 피처 - 상기 후면 콘택 피처는 상기 기판의 상기 후면 상에 배치된 제 1 실리사이드 층을 더 포함함 -
를 포함하는 반도체 구조물.
2. 제 1 항에 있어서, 상기 후면 콘택 피처의 상기 제 1 실리사이드 층은, 상기 제 1 소스/드레인 피처의 하부 표면과 직접 접촉하는 것인, 반도체 구조물.
3. 제 1 항에 있어서, 상기 후면 콘택 피처는, 증가된 접촉 면적을 갖고 상기 제 1 소스/드레인 피처 내로 더 연장되는 것인, 반도체 구조물.
4. 제 1 항에 있어서,
상기 활성 영역 상에 형성된 제 2 소스/드레인 피처; 및
상기 게이트 스택, 및 상기 제 1 및 제 2 소스/드레인 피처 상에 형성된 상호 접속(interconnect) 구조물 - 상기 상호 접속 구조물은 상기 제 2 소스/드레인 피처와 직접 접촉하는 전면 콘택 피처를 더 포함함 -
을 더 포함하는 반도체 구조물.
5. 제 4 항에 있어서, 상기 전면 콘택 피처는, 상기 제 2 소스/드레인 피처의 상부 표면과 직접 접촉하는 제 2 실리사이드 층을 포함하는 것인, 반도체 구조물.
6. 제 5 항에 있어서, 상기 전면 콘택 피처의 상기 제 2 실리사이드 층은, 상기 기판의 상기 전면 상에 배치되고, 상기 제 2 소스/드레인 피처의 상기 상부 표면과 직접 접촉하는 것인, 반도체 구조물.
7. 제 1 항에 있어서,
상기 활성 영역에 인접하는 얕은 트렌치 격리(shallow trench isolation; STI) 피처를 더 포함하고, 상기 활성 영역은, 상기 STI 피처의 상부 표면 위로 돌출된 핀(fin) 활성 영역인 것인, 반도체 구조물.
8. 제 7 항에 있어서,
상기 후면으로부터 상기 핀 활성 영역 상에 배치된 제 1 유전체 물질 층; 및
상기 제 1 유전체 물질 층 상에 배치된 제 2 유전체 물질 층
을 더 포함하고,
상기 후면 콘택 피처는 상기 제 1 유전체 물질 층에 임베딩(embedding)되고,
상기 후면 전력 레일은 상기 제 2 유전체 물질 층에 임베딩되는 것인, 반도체 구조물.
9. 제 8 항에 있어서, 상기 제 1 및 제 2 유전체 물질 층은 조성이 상이한 것인, 반도체 구조물.
10. 제 9 항에 있어서, 상기 제 1 유전체 물질 층은 상기 STI 피처와 직접 접촉하는 것인, 반도체 구조물.
11. 반도체 구조물에 있어서,
전면 및 후면을 갖는 기판;
상기 기판의 상기 전면으로부터 돌출된 핀 활성 영역;
상기 핀 활성 영역 상에 배치된 게이트 스택;
상기 핀 활성 영역 상에 형성되고 상기 게이트 스택에 의해 개재된 소스 피처 및 드레인 피처;
상기 기판의 상기 전면으로부터 상기 드레인 피처 상에 랜딩된(landing) 전면 콘택 피처;
상기 기판의 상기 후면 상에 형성된 후면 전력 레일; 및
상기 후면 전력 레일과 상기 소스 피처 사이에 개재된 후면 콘택 피처
를 포함하고,
상기 후면 콘택 피처는, 상기 후면 전력 레일을 상기 소스 피처에 전기적으로 연결하고,
상기 후면 콘택 피처는, 상기 후면 상에 배치되고 상기 소스 피처와 직접 접촉하는 제 1 실리사이드 층을 포함하고,
상기 전면 콘택 피처는, 상기 전면 상에 배치되고 상기 드레인 피처와 직접 접촉하는 제 2 실리사이드 층을 포함하는 것인, 반도체 구조물.
12. 제 11 항에 있어서,
상기 제 1 실리사이드 층은 상기 소스 피처의 하부 표면과 직접 접촉하고;
상기 제 2 실리사이드 층은 상기 드레인 피처의 상부 표면과 직접 접촉하는 것인, 반도체 구조물.
13. 제 12 항에 있어서,
상기 후면 콘택 피처는 상기 소스 피처로 더 확장되고;
상기 전면 콘택 피처는 상기 드레인 피처로 더 확장되는 것인, 반도체 구조물.
14. 제 12 항에 있어서,
상기 기판의 상기 후면으로부터 상기 핀 활성 영역 및 상기 STI 피처 상에 배치된 제 1 유전체 물질 층; 및
상기 제 1 유전체 물질 층 상에 배치된 제 2 유전체 물질 층
을 더 포함하고,
상기 후면 콘택 피처는 상기 제 1 유전체 물질 층에 임베딩되고,
상기 후면 전력 레일은 상기 제 2 유전체 물질 층에 임베딩되고,
상기 제 1 및 제 2 유전체 물질 층들은 조성이 상이한 것인, 반도체 구조물.
15. 제 11 항에 있어서,
상기 핀 활성 영역에 인접하는 얕은 트렌치 격리(STI) 피처를 더 포함하고, 상기 핀 활성 영역은 상기 STI 피처의 상부 표면 위로 돌출되는 것인, 반도체 구조물.
16. 집적 회로 구조물을 형성하는 방법에 있어서,
전면 및 후면을 갖는 기판을 수용하는 단계;
상기 기판의 상기 전면에 얕은 트렌치 격리(STI) 피처를 형성하여, 이로써 상기 STI 피처로 둘러싸인 핀 활성 영역을 정의하는 단계;
상기 핀 활성 영역 상에 게이트 스택을 형성하는 단계;
상기 핀 활성 영역 상에 소스 피처 및 드레인 피처를 형성하는 단계 - 상기 게이트 스택은 상기 소스 피처로부터 상기 드레인 피처까지 걸쳐 있음 - ;
상기 전면으로부터 상기 게이트 스택, 상기 소스 피처 및 상기 드레인 피처 상에 상호 접속 구조물을 형성하는 단계 - 상기 상호 접속 구조물은 상기 드레인 피처와 접촉하는 전면 콘택 피처를 포함함 - ;
상기 소스 피처가 노출된 표면을 갖게 노출되도록, 상기 후면으로부터 상기 기판을 박막화(thining down)하는 단계;
상기 소스 피처의 상기 노출된 표면 상에 랜딩되는 후면 콘택 피처를 형성하는 단계; 및
상기 후면 콘택 피처 상에 랜딩되는 후면 전력 레일을 형성하는 단계
를 포함하는 집적 회로 구조물을 형성하는 방법.
17. 제 16 항에 있어서,
상기 후면 콘택 피처를 형성하는 단계는, 상기 소스 피처와 직접 접촉하는 제 1 실리사이드 층을 형성하는 단계를 포함하고;
상기 상호 접속 구조물을 형성하는 단계는, 상기 드레인 피처와 직접 접촉하는 제 2 실리사이드 층을 형성하는 단계를 포함하는 것인, 집적 회로 구조물을 형성하는 방법.
18. 제 16 항에 있어서, 상기 후면 콘택 피처를 형성하는 단계는,
상기 소스 피처의 상기 노출된 표면 상을 포함하는 상기 기판 상에 제 1 유전체 물질의 유전체 층을 성막(deposit)하는 단계;
콘택 개구를 형성하기 위해 상기 유전체 층을 패턴화하는 단계;
상기 콘택 개구 내에 노출된 상기 소스 피처 상에 상기 제 1 실리사이드 층을 형성하는 단계; 및
상기 후면 콘택 피처를 형성하기 위해 상기 콘택 개구에 제 1 전도성 물질을 충전하는 단계
를 포함하는 것인, 집적 회로 구조물을 형성하는 방법.
19. 제 18 항에 있어서, 상기 후면 콘택 피처를 형성하는 단계는,
상기 유전체 층 상에 제 2 유전체 물질의 후면 층간 유전체(backside inter-layer dielectric; BILD) 층을 성막하는 단계 - 상기 제 2 유전체 물질은 조성이 상기 제 1 유전체 물질과 상이함 - ;
상기 후면 콘택 피처를 노출시키는 트렌치를 형성하기 위해 상기 BILD 층을 패턴화하는 단계; 및
상기 후면 전력 레일을 형성하기 위해 상기 트렌치에 제 2 전도성 물질을 성막하는 단계
를 포함하는 것인, 집적 회로 구조물을 형성하는 방법.
20. 제 16 항에 있어서,
상기 기판을 수용하는 단계는, 반도체 표면 상에 실리콘 게르마늄 층을 형성하는 단계; 및 상기 실리콘 게르마늄 층 상에 실리콘 층을 에피택셜 성장시키는 단계를 포함하고;
상기 기판을 박막화하는 단계는, 상기 실리콘 층을 연마하는 단계; 상기 실리콘 층을 선택적으로 에칭하는 단계; 및 상기 실리콘 게르마늄 층을 선택적으로 에칭하는 단계를 포함하는 것인, 집적 회로 구조물을 형성하는 방법.

Claims (10)

  1. 반도체 구조물에 있어서,
    전면(front side) 및 후면(back side)을 갖는 기판;
    상기 기판의 상기 전면 상에 형성되고 상기 기판의 활성 영역 상에 배치된 게이트 스택;
    상기 활성 영역 상에 형성되고 상기 게이트 스택의 에지에 배치된 제 1 소스/드레인 피처;
    상기 기판의 상기 후면 상에 형성된 후면 전력 레일; 및
    상기 후면 전력 레일과 상기 제 1 소스/드레인 피처 사이에 개재되고, 상기 후면 전력 레일을 상기 제 1 소스/드레인 피처에 전기적으로 연결하는 후면 콘택 피처 - 상기 후면 콘택 피처는 상기 기판의 상기 후면 상에 배치된 제 1 실리사이드 층을 더 포함함 -
    를 포함하는 반도체 구조물.
  2. 제 1 항에 있어서, 상기 후면 콘택 피처의 상기 제 1 실리사이드 층은, 상기 제 1 소스/드레인 피처의 하부 표면과 직접 접촉하는 것인, 반도체 구조물.
  3. 제 1 항에 있어서, 상기 후면 콘택 피처는, 증가된 접촉 면적을 갖고 상기 제 1 소스/드레인 피처 내로 더 연장되는 것인, 반도체 구조물.
  4. 제 1 항에 있어서,
    상기 활성 영역 상에 형성된 제 2 소스/드레인 피처; 및
    상기 게이트 스택, 및 상기 제 1 및 제 2 소스/드레인 피처 상에 형성된 상호 접속(interconnect) 구조물 - 상기 상호 접속 구조물은 상기 제 2 소스/드레인 피처와 직접 접촉하는 전면 콘택 피처를 더 포함함 -
    을 더 포함하는 반도체 구조물.
  5. 제 1 항에 있어서,
    상기 활성 영역에 인접하는 얕은 트렌치 격리(shallow trench isolation; STI) 피처를 더 포함하고, 상기 활성 영역은, 상기 STI 피처의 상부 표면 위로 돌출된 핀(fin) 활성 영역인 것인, 반도체 구조물.
  6. 제 5 항에 있어서,
    상기 후면으로부터 상기 핀 활성 영역 상에 배치된 제 1 유전체 물질 층; 및
    상기 제 1 유전체 물질 층 상에 배치된 제 2 유전체 물질 층
    을 더 포함하고,
    상기 후면 콘택 피처는 상기 제 1 유전체 물질 층에 임베딩(embedding)되고,
    상기 후면 전력 레일은 상기 제 2 유전체 물질 층에 임베딩되는 것인, 반도체 구조물.
  7. 반도체 구조물에 있어서,
    전면 및 후면을 갖는 기판;
    상기 기판의 상기 전면으로부터 돌출된 핀 활성 영역;
    상기 핀 활성 영역 상에 배치된 게이트 스택;
    상기 핀 활성 영역 상에 형성되고 상기 게이트 스택에 의해 개재된 소스 피처 및 드레인 피처;
    상기 기판의 상기 전면으로부터 상기 드레인 피처 상에 랜딩된(landing) 전면 콘택 피처;
    상기 기판의 상기 후면 상에 형성된 후면 전력 레일; 및
    상기 후면 전력 레일과 상기 소스 피처 사이에 개재된 후면 콘택 피처
    를 포함하고,
    상기 후면 콘택 피처는, 상기 후면 전력 레일을 상기 소스 피처에 전기적으로 연결하고,
    상기 후면 콘택 피처는, 상기 후면 상에 배치되고 상기 소스 피처와 직접 접촉하는 제 1 실리사이드 층을 포함하고,
    상기 전면 콘택 피처는, 상기 전면 상에 배치되고 상기 드레인 피처와 직접 접촉하는 제 2 실리사이드 층을 포함하는 것인, 반도체 구조물.
  8. 집적 회로 구조물을 형성하는 방법에 있어서,
    전면 및 후면을 갖는 기판을 수용하는 단계;
    상기 기판의 상기 전면에 얕은 트렌치 격리(STI) 피처를 형성하여, 이로써 상기 STI 피처로 둘러싸인 핀 활성 영역을 정의하는 단계;
    상기 핀 활성 영역 상에 게이트 스택을 형성하는 단계;
    상기 핀 활성 영역 상에 소스 피처 및 드레인 피처를 형성하는 단계 - 상기 게이트 스택은 상기 소스 피처로부터 상기 드레인 피처까지 걸쳐 있음 - ;
    상기 전면으로부터 상기 게이트 스택, 상기 소스 피처 및 상기 드레인 피처 상에 상호 접속 구조물을 형성하는 단계 - 상기 상호 접속 구조물은 상기 드레인 피처와 접촉하는 전면 콘택 피처를 포함함 - ;
    상기 소스 피처가 노출된 표면을 갖게 노출되도록, 상기 후면으로부터 상기 기판을 박막화(thinning down)하는 단계;
    상기 소스 피처의 상기 노출된 표면 상에 랜딩되는 후면 콘택 피처를 형성하는 단계; 및
    상기 후면 콘택 피처 상에 랜딩되는 후면 전력 레일을 형성하는 단계
    를 포함하는 집적 회로 구조물을 형성하는 방법.
  9. 제 8 항에 있어서, 상기 후면 콘택 피처를 형성하는 단계는,
    상기 소스 피처의 상기 노출된 표면 상을 포함하는 상기 기판 상에 제 1 유전체 물질의 유전체 층을 성막(deposit)하는 단계;
    콘택 개구를 형성하기 위해 상기 유전체 층을 패턴화하는 단계;
    상기 콘택 개구 내에 노출된 상기 소스 피처 상에 상기 제 1 실리사이드 층을 형성하는 단계; 및
    상기 후면 콘택 피처를 형성하기 위해 상기 콘택 개구에 제 1 전도성 물질을 충전하는 단계
    를 포함하는 것인, 집적 회로 구조물을 형성하는 방법.
  10. 제 8 항에 있어서,
    상기 기판을 수용하는 단계는, 반도체 표면 상에 실리콘 게르마늄 층을 형성하는 단계; 및 상기 실리콘 게르마늄 층 상에 실리콘 층을 에피택셜 성장시키는 단계를 포함하고;
    상기 기판을 박막화하는 단계는, 상기 실리콘 층을 연마하는 단계; 상기 실리콘 층을 선택적으로 에칭하는 단계; 및 상기 실리콘 게르마늄 층을 선택적으로 에칭하는 단계를 포함하는 것인, 집적 회로 구조물을 형성하는 방법.
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