CN108122919A - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件包括非易失性存储器。该非易失性存储器包括设置在衬底上的第一介电层、设置在介电层上的浮置栅极、控制栅极。第二介电层设置在浮置栅极和控制栅极之间，具有氮化硅层、氧化硅层以及它们的多层的一种。第三介电层设置在第二介电层和控制栅极之间，并且包括具有高于氮化硅的介电常数的介电材料。本发明的实施例还涉及半导体器件的制造方法。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路，更具体地，涉及包括非易失性存储器单元和外围电路的半导体器件及其制造方法。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，在降低接触电阻和抑制光刻操作数量的增加方面存在挑战。
发明内容
本发明的实施例提供了一种用于制造包括非易失性存储器的半导体器件的方法，所述方法包括：形成单元结构，所述单元结构包括：堆叠结构，包括设置在第一介电层上方的第一多晶硅层、设置在所述第一多晶硅层上方的第二介电层、设置在所述第二介电层上方的第三介电层以及设置在所述第三介电层上方的第二多晶硅层；和第三多晶硅层，设置在所述堆叠结构的两侧处；至少部分地去除所述第二多晶硅层，从而形成控制栅极间隔；以及在所述控制栅极间隔中形成导电材料。
本发明的另一实施例提供了一种用于制造半导体器件的方法，所述半导体器件包括设置在存储器单元区中的非易失性存储器和设置在逻辑电路区中的场效应晶体管，所述方法包括：在所述存储器单元区中形成用于所述非易失性存储器的单元结构，所述单元结构包括：堆叠结构，包括设置在第一介电层上方的第一多晶硅层、设置在所述第一多晶硅层上方的第二介电层、设置在所述第二介电层上方的第三介电层以及设置在所述第三介电层上方的第二多晶硅层；和第三多晶硅层，设置在所述堆叠结构的两侧处；在所述逻辑电路区中形成用于所述场效应晶体管的伪栅极结构，所述伪栅极结构包括：栅极介电层，设置在衬底上方；以及伪逻辑栅极，由多晶硅制成并且设置在所述栅极介电层上方；至少部分地去除所述存储器单元区中的所述第二多晶硅层，从而形成控制栅极间隔，并且至少部分地去除所述逻辑电路区的所述伪逻辑栅极，从而形成第一逻辑栅极间隔；以及在所述控制栅极间隔和所述第一逻辑栅极间隔中形成导电材料，其中，所述第三介电层包括具有高于氮化硅的介电常数的介电材料。
本发明的又一实施例提供了一种包括非易失性存储器的半导体器件，所述非易失性存储器包括：第一介电层，设置在衬底上；浮置栅极，设置在所述第一介电层上；控制栅极；第二介电层，设置在所述浮置栅极和所述控制栅极之间，并且具有氮化硅层、氧化硅层以及它们的多层的一种；以及第三介电层，设置在所述第二介电层和所述控制栅极之间，并且包括具有高于氮化硅的介电常数的介电材料。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1D示出了根据本发明的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图2A至图2D示出了根据本发明的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图3A至图3C示出了根据本发明的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图4A和图4B示出了分别示出对应于图3C的区A1和A2的堆叠结构的放大截面图。
图5A、图5C和图5D示出了根据本发明的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。图5B是示出对应于图5A的区A3的堆叠结构的放大截面图。
图6A至图6C示出了根据本发明的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图7A至图7C示出了根据本发明的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图8A至图8C示出了根据本发明的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图9A至图9C示出了根据本发明的另一实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图10A至图10B示出了根据本发明的另一实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图11A至图11C示出了根据本发明的另一实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图12示出了根据本发明的另一实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实施例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由…制成”可能意味着“包括”或“由…组成”。
在本实施例中，半导体器件包括非易失性存储器(NVM)单元和诸如逻辑电路的外围电路。外围电路也可以包括静态随机存取存储器(SRAM)。NVM单元通常需要其中堆叠多个层(诸如多晶硅层)的堆叠结构，而外围逻辑电路通常包括具有单个多晶硅层的场效应晶体管(FET)。由于结构不同，因此，当例如在NVM单元和外围逻辑电路上方形成层间介电(ILD)层时，在NVM单元区和外围逻辑电路区之间的ILD层中存在高度差。这种高度差可能影响ILD层上化学机械抛光(CMP)的性能。
在本发明中，在制造NVM单元和外围逻辑电路之前，蚀刻NVM单元区中的衬底以在NVM单元区和外围逻辑电路区之间制成“阶梯”。该阶梯高度对应于如果没有形成阶梯而形成ILD层时的高度差。应该注意，器件应避免靠近阶梯放置。
图1A至图8C通常示出了根据本发明的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。应该理解，可以在图1A至图8C所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换或消除以下描述的一些操作。
如图1A所示，在衬底10上形成垫氧化物层12并且在垫氧化物层12上进一步形成氮化物层13。通过光刻操作在氮化物层13上方形成光刻胶图案以覆盖外围逻辑电路区LG。通过使用光刻胶图案作为蚀刻掩模，暴露NVM单元区MC，而外围逻辑电路区LG由氮化物层13和垫氧化物层12覆盖。如图1A所示，在NVM单元区MC和外围逻辑电路区LG之间存在过渡区TR。
例如，衬底10是具有在从约1×1015cm-3至约1×1018cm-3的范围内的杂质浓度的p型硅衬底。在其它实施例中，该衬底是具有在从约1×1015cm-3至约1×1018cm-3的范围内的杂质浓度的n型硅衬底。可选地，该衬底可以包括另一元素半导体，诸如锗；化合物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半导体；或它们的组合。在一个实施例中，该衬底是SOI(绝缘体上硅)衬底的硅层。在一些实施例中，垫氧化物层12是热生长的氧化硅，并且氮化物层13是氮化硅。可以通过使用熔炉或化学汽相沉积(CVD)形成氧化硅和氮化硅。用于掩模层的材料不限于氧化硅和氮化硅，并且可以使用用于掩模层的任何其它合适的材料。在一些实施例中，垫氧化物层12的厚度在从约5nm至约20nm的范围内并且氮化物层13的厚度在从约50nm至约100nm的范围内。
在图案化氮化物层13和垫氧化物层12之后，通过使用湿氧化将NVM单元区MC氧化，从而形成氧化物层，并且之后通过使用湿蚀刻去除氧化物层，从而在NVM单元区MC和外围逻辑电路区LG之间形成阶梯。之后，如图1B所示，去除氮化物层13和垫氧化物层12。
在某些实施例中，通过使用垫氧化物层12和氮化物层13作为蚀刻掩模，蚀刻NVM单元区MC中的衬底10以形成阶梯。
如图1C所示，在形成阶梯之后，形成隔离绝缘层20，也称为浅沟槽隔离(STI)。为了形成隔离绝缘层20，在衬底10上形成包括氧化硅层14和氮化硅层15的掩模层，并且通过光刻和蚀刻操作图案化掩模层。之后，通过使用图案化的掩模层作为蚀刻掩模，沟槽蚀刻衬底10以形成沟槽。在一些实施例中，沟槽的深度在从约100nm至约1μm的范围内。
用诸如氧化硅的绝缘(介电)材料填充沟槽，并且之后，实施诸如CMP或回蚀刻工艺的平坦化操作以去除绝缘材料层的上部分，从而形成隔离层20。在平面图中，未被蚀刻并且由STI围绕或分隔开的衬底是有源区域，在有源区域上方形成晶体管或其它半导体器件。如图1C所示，NVM单元区MC和外围逻辑电路区LG可以由过渡区TR中相对较大的隔离层20分隔开。当然，在形成隔离层20之后，保持单元区和外围逻辑电路区之间的阶梯。
此外，如图1D所示，去除NVM单元区MC中包括氧化硅层14和氮化硅层15的掩模层，而逻辑电路区LG由氮化硅制成的保护层16覆盖。
随后，如图2A所示，在NVM单元区MC中的衬底10上方形成第一介电层21和第一多晶硅层30。第一介电层21用作NVM单元的隧道氧化物层并且由氧化硅制成。在一些实施例中，第一介电层21的厚度在从约1nm至约50nm的范围内。可以通过热氧化或CVD形成第一介电层21。
可以通过CVD形成第一多晶硅层30。在一些实施例中，沉积的第一多晶硅层30的厚度在从约10nm至约300nm的范围内。在一些实施例中，通过诸如化学机械抛光方法和/或回蚀刻方法的平坦化操作减小沉积的第一多晶硅层30的厚度。在一些实施例中，首先实施CMP以使多晶硅层的上表面基本等于SiN层16的上表面，并且之后实施回蚀刻操作以获得多晶硅层30的期望的厚度。在一些实施例中，在平坦化操作之后，第一多晶硅层30的厚度在从约10nm至约200nm的范围内。第一多晶硅层30适当地掺杂有杂质并且用作NVM单元的浮置栅极。可以用非晶硅层替换多晶硅层30。
如图2B所示，在NVM单元区MC中形成第一多晶硅层30之后，通过例如湿蚀刻去除逻辑电路区LG中的保护层16和氮化硅层15。
之后，如图2C所示，形成第二介电层35。在一些实施例中，第二介电层35包括氧化硅和氮化硅的一层或多层，并且具有约1nm至100nm的厚度。可以通过CVD和包括光刻和干蚀刻的图案化操作形成第二介电层35。随后，如图2D所示，实施图案化操作以去除逻辑电路区LG中的第二介电层35。
在图2D之后，如图3A所示，在NVM单元区MC和逻辑电路区LG上方形成第三介电层23。在一些实施例中，在形成第三介电层23之前，形成界面氧化硅层22。在这种情况下，层22和23的组合可以称为第三介电层。在一些实施例中，界面氧化硅层22的厚度在从约1nm至约10nm的范围内。
第三介电层23包括具有高于氮化硅的介电常数的高k介电材料的一层或多层。在一些实施例中，第三介电层包括Hf、Y、Ta、Ti、Al和Zr的一种或多种氧化物或任何合适的介电材料。在某些实施例中，使用HfO2。
可以通过CVD形成第三介电层23。在一些实施例中，第三介电层23的厚度在从约1nm至约50nm的范围内。第三介电层23用作逻辑电路区LG中的逻辑电路的场效应晶体管(FET)的栅极介电层。
仍参照图3A，在形成第三介电层23之后，在NVM单元区MC和逻辑电路区LG上方形成第二多晶硅层40。在一些实施例中，第二多晶硅层40可以通过CVD形成，并且第二多晶硅层40的厚度在从约10nm至约100nm的范围内。
此外，如图3A所示，在第二多晶硅层40上形成硬掩模层42。在一些实施例中，硬掩模层42由CVD形成的氧化硅制成，并且其厚度在从约10nm至约200nm的范围内。
如图3B所示，通过使用包括光刻和蚀刻的图案化操作，图案化硬掩模层42，并且通过使用图案化的硬掩模层作为蚀刻掩模，图案化第二多晶硅层40。
在NVM单元区MC中，第二多晶硅层40的蚀刻基本停止在界面氧化硅层22处，而在逻辑电路区LG中，第二多晶硅层40的蚀刻也蚀刻了第三介电层23(高k介电层)并且停止在界面氧化硅层22处。通过这种蚀刻操作，在NVM单元区MC中形成由第二多晶硅层40形成的伪控制栅极DCG，并且在逻辑电路区LG中形成由第二多晶硅层40形成的第一伪栅极DG1和第二伪栅极DG2。在本发明中，“伪”通常意味着随后去除或用另一材料替换的层或结构，或没有用作有源电路的一部分的层或结构。然而，即使没有提及伪，一些层/材料也可能随后用另一层/材料替换。
如图3C所示，在第二多晶硅层40的图案化操作之后，在NVM单元区MC中和逻辑电路区LG中的图案化的第二多晶硅层的两侧上形成第一侧壁间隔件45。
在一些实施例中，第一侧壁间隔件45由氧化硅制成。例如，通过CVD在整个衬底上方形成氧化硅的毯式层并且之后实施各向异性蚀刻，从而形成第一侧壁间隔件45。在一些实施例中，第一侧壁间隔件45的厚度在从约1nm至约20nm的范围内。
图4A和图4B示出了分别示出对应于图3C的区A1和A2的堆叠结构的示例性截面图。
如图4A所示，在制造工艺的这个阶段，在NVM单元区MC中，第二多晶硅层40、高k介电层23、界面氧化硅层22、第二介电层35、第一多晶硅层30和隧道氧化硅层21堆叠在衬底10上。在实际器件中，当界面氧化硅层22和第二介电层35由相同的材料形成时，可能在界面氧化硅层22和第二介电层35之间没有观察到界面。如图4B所示，在逻辑电路区LG中，第二多晶硅层40、高k介电层23和界面氧化硅层22堆叠在衬底10上。
此外，如图5A所示，在形成第一侧壁间隔件45之后，在第一侧壁间隔件45上方形成第二侧壁间隔件46。第二侧壁间隔件46包括具有夹在两个氧化硅层46-1和46-3之间的氮化硅层46-2的ONO膜，如图5B所示，图5B是对应于图5A的区A3的放大截面图。在一些实施例中，氧化硅层46-1、氮化硅层46-2和氧化硅层46-3的厚度分别在约1nm至20nm、约1nm至30nm和约1nm至20nm的范围内。在某些实施例中，第二侧壁间隔件46是氮化硅或氮氧化硅的单层。
如图5C所示，在形成第二侧壁间隔件46之后，通过使用干蚀刻操作图案化界面层22、第二介电层35和第一多晶硅层30，而逻辑电路区LG由保护层47覆盖。第一多晶硅层的蚀刻停止在第一介电层21处。保护层47可以是光刻胶层，并且在第一多晶硅层30的蚀刻之后，去除保护层47。
此外，如图5D所示，形成第三侧壁间隔件48，并且形成擦除栅极氧化物49。第三侧壁间隔件48由介电材料的一层或多层制成。在一个实施例中，第三侧壁间隔件48由氮化硅制成。擦除栅极氧化物49由氧化硅制成。在一些实施例中，形成氧化硅层并且之后图案化氧化硅层以从擦除栅极区去除氧化硅层，并且之后实施湿氧化，从而形成擦除栅极氧化物49。在制造工艺的这个阶段，在NVM单元区MC中，第一介电层21、作为浮置栅极(FG)的第一多晶硅层30、第二介电层35、界面层22、第三介电层23、第二多晶硅层40和硬掩模层42构成了具有侧壁间隔件的堆叠结构。在逻辑电路区LG中，界面层22、作为伪层的第三介电层23和第二多晶硅层40以及硬掩模层42构成了具有侧壁间隔件的第一栅极堆叠件和第二栅极堆叠件。
之后，如图6A所示，在NVM单元区MC中，在堆叠结构之间形成擦除栅极EG，并且在没有形成擦除栅极的堆叠结构的侧处形成选择栅极SG。在NVM单元区MC和逻辑电路区LG上方形成第三多晶硅层50，并且在第三多晶硅层上形成硬掩模层52。之后，实施图案化操作并且形成如图6A所示的擦除栅极EG和选择栅极(字线)SG。在逻辑电路区LG中，可以在第一栅极堆叠件和第二栅极堆叠件的侧上形成类似的结构。在一些实施例中，用于擦除栅极EG和选择栅极SG的第三多晶硅层50的厚度在从约40nm至约200nm的范围内。在一些实施例中，硬掩模层52由氧化硅、氮化硅和氮氧化硅的一层或多层制成，并且具有约20nm至200nm的厚度。在一些实施例中，如果通过上述蚀刻操作蚀刻第一介电层21，则形成了用于选择栅极的栅极介电层的新介电层。
随后，去除逻辑电路区LG中的硬掩模层52、第三多晶硅层50和第三侧壁间隔件48，而NVM单元区MC由覆盖层54保护。在一些实施例中，覆盖层54是光刻胶层。
如图6C所示，在去除逻辑电路区LG中的硬掩模层52和第三多晶硅层50之后，在NVM单元区MC和逻辑电路区LG上方形成氮化硅覆盖层55，并且进一步在氮化硅覆盖层55上形成第四介电层57。
在一些实施例中，氮化硅覆盖层55可以通过CVD形成，并且具有约10nm至约50nm的厚度。第四介电层57包括SiO2、SiN、SiOC、SiCN、SiOCN或SiON或任何其它合适的介电材料的一层或多层，并且可以通过CVD形成。第四介电层57的厚度在从约50nm至约1000nm的范围内，使得NVM单元区MC和逻辑电路区LG上的结构完全地嵌入在第四介电层57中。
如图7A所示，在形成第四介电层57之后，通过CMP平坦化第四介电层以及NVM单元区MC中的堆叠结构和逻辑电路区LG中的栅极堆叠件的上部。如图7A所示，通过使用CMP的平坦化操作，暴露由第三多晶硅层50制成的擦除栅极EG和选择栅极SG的上部、由第二多晶硅层40制成的伪控制栅极DCG的上部以及由第二多晶硅层40制成的伪栅极DG1、DG2的上部。
下一步，形成第一掩模图案60，以使伪控制栅极DCG的上部和伪栅极DG2的上部从第一掩模图案60暴露。在一些实施例中，第一掩模图案60由光刻胶制成，并且在其它实施例中，由氮化硅、氧化铝或过渡金属氮化物制成。之后，如图7B所示，去除伪控制栅极DCG的第二多晶硅层40和伪栅极DG2的第二多晶硅层40以分别形成开口61和63。
如图7C所示，在形成开口61和63之后，用第一导电材料65的一层或多层填充开口。在一些实施例中，第一导电材料65包括功函调整层和主金属层。
在本发明中，伪栅极DG1用于p沟道FET和n沟道FET的任一种，并且伪栅极DG2用于p沟道FET和n沟道FET的另一种。对于n沟道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一种或多种或任何其它合适的导电材料用作功函调整层，并且对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一种或多种或任何其它合适的导电材料用作功函调整层。在本实施例中，用于p沟道FET和n沟道FET的功函调整层彼此不同。用于p沟道FET和n沟道FET的主金属层可以相同或不同，并且包括Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi的一种或多种以及其它合适的导电材料。
在本发明的一个实施例中，伪栅极DG2用于p沟道FET。因此，用于控制栅极CG的第一导电材料65的结构与p沟道FET的栅极LG2的第一导电材料65相同。
可以通过沉积厚导电材料层，并且实施诸如CMP的平坦化操作以去除沉积在第四介电层57的上表面上的导电材料层来形成导电材料层65。在CMP期间，也可以去除第一掩模图案60。
之后，如图8A所示，形成第二掩模图案66，以使伪栅极DG1的上部从第二掩模图案66暴露。在一些实施例中，第二掩模图案66由光刻胶制成，并且在其它实施例中，由氮化硅、氧化铝或过渡金属氮化物制成。之后，如图8A所示，去除伪栅极DG1的第二多晶硅层40以形成开口67。之后，如图8B所示，与图7C的操作类似，在开口67中形成第二导电材料层68以形成用于n沟道FET的金属栅极LG1。
随后，如图8C所示，在图8B中所示的结构上方形成层间介电(ILD)层70，并且形成接触插塞75。ILD层70包括通过CVD形成的诸如SiO2、SiN、SiOC、SiCN、SiOCN或SiON的硅基绝缘材料或任何其它合适的介电材料的一层或多层。在一些实施例中，ILD层70的厚度在从约100nm至约1000nm的范围内。接触插塞75由包括Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi的一种或多种的导电材料以及任何其它合适的导电材料制成。虽然未在图8C中示出，但是接触插塞75也设置在控制栅极上。
图9A至图9C以及图10A至图10B示出了根据本发明的另一实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的工艺的示例性截面图。在以下实施例中，可以采用与图1A至图8C所描述的上述实施例类似或相同的配置、结构、材料、工艺和/或操作，并且可以省略它们详细的说明。在以下实施例中，由多晶硅层50形成的擦除栅极EG和选择栅极SG是伪栅极。
在形成图7A的结构之后，形成第一掩模图案60’，以使伪控制栅极DCG、擦除栅极EG和选择栅极SG的上部以及伪栅极DG2的上部从第一掩模图案60’暴露。之后，如图9A所示，去除擦除栅极EG和选择栅极SG的第三多晶硅层50、伪控制栅极DCG的第二多晶硅层40以及伪栅极DG2的第二多晶硅层40以分别形成开口62、61和63。
如图9B所示，在形成开口62、61和63之后，用第一导电材料65的一层或多层填充开口，以形成金属擦除栅极EG、金属选择栅极SG、金属控制栅极CG和金属栅极LG2。在一些实施例中，第一导电材料65包括功函调整层和主金属层。
之后，如图9C所示，与图8A类似，形成第二掩模图案66，以使伪栅极DG1的上部从第二掩模图案66暴露，并且去除伪栅极DG1的第二多晶硅层40以形成开口67。之后，如图10A所示，与图7C或图9B的操作类似，在开口67中形成第二导电材料层68，以形成用于n沟道FET的金属栅极LG1。
随后，如图10B所示，与图8C类似，在图10A所示的结构上方形成层间介电(ILD)层70并且形成接触插塞75。
图11A至图11C示出了根据本发明的另一实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的工艺的示例性截面图。在以下实施例中，可以采用与图1A至图10B所描述的上述实施例类似或相同的配置、结构、材料、工艺和/或操作，并且可以省略它们详细的说明。在以下实施例中，由多晶硅层50形成的擦除栅极EG和选择栅极SG的上部分是将用金属材料替换的伪图案。
在形成图7A的结构之后，形成第一掩模图案60’，以使伪控制栅极DCG、擦除栅极EG和选择栅极SG的上部以及伪栅极DG2的上部从第一掩模图案60’暴露。之后，如图11A所示，去除擦除栅极EG和选择栅极SG的第三多晶硅层50、伪控制栅极DCG的第二多晶硅层40以及伪栅极DG2的第二多晶硅层40以分别形成开口62、61和63。
如图11A所示，与图9A中所示的上述实施例不同，仅部分地去除擦除栅极EG和选择栅极SG的第三多晶硅层50并且第三多晶硅层50保留在开口62的底部处。由于第三多晶硅层50的厚度比用于伪控制栅极DCG的第二多晶硅层40的厚度和用于伪栅极DG2的第二多晶硅层40的厚度大得多，因此，当通过蚀刻完全地去除第二多晶硅层时，第三多晶硅层50保留在开口62的底部处。
之后，如图11B所示，通过与图7C和/或图9B所描述的类似的操作，用第一导电材料65形成用于p沟道FET的金属擦除栅极EG、金属选择栅极SG、金属控制栅极CG和金属栅极LG2。随后，如图11C所示，通过与图8A至图8B和/或图10A至图10B所描述的类似的操作，用第二导电材料68形成用于n沟道FET的金属栅极LG1，并且形成ILD层70和接触插塞75。
图12示出了根据本发明的另一实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的工艺的示例性截面图。在以下实施例中，可以采用与图1A至图11C所描述的上述实施例类似或相同的配置、结构、材料、工艺和/或操作，并且可以省略它们详细的说明。
在本实施例中，没有用金属材料替换用于控制栅极的多晶硅层40以及用于擦除栅极和选择栅极的多晶硅层50。因此，伪控制栅极是实际控制栅极。如图12所示，NVM单元的栅极全部由多晶硅制成，针对每个栅极，多晶硅均适当地掺杂，并且在逻辑电路区中不包括用于FET的金属材料。
在上述实施例中，非易失性存储器(NVM)单元包括设置在衬底10上的隧道氧化物层21、由第一多晶硅层30制成并且设置在用作隧道氧化物层的第一介电层21上方的浮置栅极FG、设置在浮置栅极FG上的第二介电层35、在第二介电层35上方形成的高k介电层23以及由导电材料65(或第二多晶硅层40)制成的控制栅极CG。此外，可以在第二介电层35和高k介电层23之间形成界面氧化硅层22。
在逻辑电路区LG中，用于FET的栅极结构包括在衬底10上形成的界面层22、在界面层22上形成的高k介电层23以及在高k介电层23上方形成的导电材料层65或68。
此外，在上述实施例中，栅极LG1用于n沟道FET并且栅极LG2用于p沟道FET。在某些实施例中，栅极LG1用于p沟道FET并且栅极LG2用于n沟道FET。在这种情况下，相同的导电材料结构65用于NVM单元的栅极和n沟道FET的栅极。换句话说，用于NVM单元的金属栅极与逻辑电路区LG中的p沟道FET或n沟道FET的任一个具有相同的导电金属结构。
应该理解，不是所有的优势都有必要在此处讨论，没有特定的优势对所有实施例或实例都是需要的，并且其它是实施例或实例可以提供不同的优势。
根据本发明的一些实施例，由于NVM单元的控制栅极由金属材料制成，因此可以减小控制栅极的电阻。此外，根据本发明的一些实施例，由于NVM单元的擦除栅极和选择栅极由金属材料制成，因此可以减小这些栅极的电阻以及栅极和接触插塞之间的接触电阻。此外，由于同时对NVM单元区和逻辑电路区实施栅极置换工艺，因此可以最小化光刻操作的数量的增加。此外，可以避免将伪结构放置在过渡区来补偿NVM单元区和逻辑电路区之间的高度差。
根据本发明的一个方面，在用于制造包括非易失性存储器的半导体器件的方法中，形成单元结构。该单元结构包括堆叠结构和设置在堆叠结构两侧处的第三多晶硅层。该堆叠结构包括设置在第一介电层上方的第一多晶硅层、设置在第一多晶硅层上方的第二介电层、设置在第二介电层上方的第三介电层以及设置在第三介电层上方的第二多晶硅层。至少部分地去除第二多晶硅层，从而形成控制栅极间隔。在控制栅极间隔中形成导电材料。
在上述方法中，其中，形成所述单元结构包括：在衬底上方形成所述第一介电层；在所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述第一多晶硅膜上方形成用于所述第二介电层的第二介电膜；在所述第二介电膜上方形成用于所述第三介电层的第三介电膜；在所述第三介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜；图案化所述第二多晶硅膜和所述第三介电膜，从而形成所述第二多晶硅层和所述第三介电层；在形成所述第二多晶硅层和所述第三介电层之后，图案化所述第二介电膜和所述第一多晶硅膜，从而形成所述堆叠结构；在所述堆叠结构的两侧处形成用于所述第三多晶硅层的第三多晶硅膜；以及对所述堆叠结构和所述第三多晶硅层实施平坦化操作。
在上述方法中，其中，形成所述单元结构包括：在衬底上方形成所述第一介电层；在所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述第一多晶硅膜上方形成用于所述第二介电层的第二介电膜；在所述第二介电膜上方形成用于所述第三介电层的第三介电膜；在所述第三介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜；图案化所述第二多晶硅膜和所述第三介电膜，从而形成所述第二多晶硅层和所述第三介电层；在形成所述第二多晶硅层和所述第三介电层之后，图案化所述第二介电膜和所述第一多晶硅膜，从而形成所述堆叠结构；在所述堆叠结构的两侧处形成用于所述第三多晶硅层的第三多晶硅膜；以及对所述堆叠结构和所述第三多晶硅层实施平坦化操作，所述第三介电层包括Hf、Y、Ta、Ti、Al和Zr的一种或多种氧化物层。
在上述方法中，其中，形成所述单元结构包括：在衬底上方形成所述第一介电层；在所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述第一多晶硅膜上方形成用于所述第二介电层的第二介电膜；在所述第二介电膜上方形成用于所述第三介电层的第三介电膜；在所述第三介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜；图案化所述第二多晶硅膜和所述第三介电膜，从而形成所述第二多晶硅层和所述第三介电层；在形成所述第二多晶硅层和所述第三介电层之后，图案化所述第二介电膜和所述第一多晶硅膜，从而形成所述堆叠结构；在所述堆叠结构的两侧处形成用于所述第三多晶硅层的第三多晶硅膜；以及对所述堆叠结构和所述第三多晶硅层实施平坦化操作，所述第三介电层包括Hf、Y、Ta、Ti、Al和Zr的一种或多种氧化物层，所述第三介电层还包括氧化硅层。
在上述方法中，其中，形成所述单元结构包括：在衬底上方形成所述第一介电层；在所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述第一多晶硅膜上方形成用于所述第二介电层的第二介电膜；在所述第二介电膜上方形成用于所述第三介电层的第三介电膜；在所述第三介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜；图案化所述第二多晶硅膜和所述第三介电膜，从而形成所述第二多晶硅层和所述第三介电层；在形成所述第二多晶硅层和所述第三介电层之后，图案化所述第二介电膜和所述第一多晶硅膜，从而形成所述堆叠结构；在所述堆叠结构的两侧处形成用于所述第三多晶硅层的第三多晶硅膜；以及对所述堆叠结构和所述第三多晶硅层实施平坦化操作，所述第二介电层是氧化硅层、氮化硅层或它们的多层。
在上述方法中，其中，形成所述单元结构包括：在衬底上方形成所述第一介电层；在所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述第一多晶硅膜上方形成用于所述第二介电层的第二介电膜；在所述第二介电膜上方形成用于所述第三介电层的第三介电膜；在所述第三介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜；图案化所述第二多晶硅膜和所述第三介电膜，从而形成所述第二多晶硅层和所述第三介电层；在形成所述第二多晶硅层和所述第三介电层之后，图案化所述第二介电膜和所述第一多晶硅膜，从而形成所述堆叠结构；在所述堆叠结构的两侧处形成用于所述第三多晶硅层的第三多晶硅膜；以及对所述堆叠结构和所述第三多晶硅层实施平坦化操作，所述第一介电层是氧化硅。
在上述方法中，其中，形成所述单元结构包括：在衬底上方形成所述第一介电层；在所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述第一多晶硅膜上方形成用于所述第二介电层的第二介电膜；在所述第二介电膜上方形成用于所述第三介电层的第三介电膜；在所述第三介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜；图案化所述第二多晶硅膜和所述第三介电膜，从而形成所述第二多晶硅层和所述第三介电层；在形成所述第二多晶硅层和所述第三介电层之后，图案化所述第二介电膜和所述第一多晶硅膜，从而形成所述堆叠结构；在所述堆叠结构的两侧处形成用于所述第三多晶硅层的第三多晶硅膜；以及对所述堆叠结构和所述第三多晶硅层实施平坦化操作，所述方法还包括，在图案化所述第二多晶硅膜和所述第三介电膜之后并且在图案化所述第二介电膜和所述第一多晶硅膜之前，在图案化的第二多晶硅膜的两侧上形成第一侧壁间隔件。
在上述方法中，其中，形成所述单元结构包括：在衬底上方形成所述第一介电层；在所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述第一多晶硅膜上方形成用于所述第二介电层的第二介电膜；在所述第二介电膜上方形成用于所述第三介电层的第三介电膜；在所述第三介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜；图案化所述第二多晶硅膜和所述第三介电膜，从而形成所述第二多晶硅层和所述第三介电层；在形成所述第二多晶硅层和所述第三介电层之后，图案化所述第二介电膜和所述第一多晶硅膜，从而形成所述堆叠结构；在所述堆叠结构的两侧处形成用于所述第三多晶硅层的第三多晶硅膜；以及对所述堆叠结构和所述第三多晶硅层实施平坦化操作，所述方法还包括，在图案化所述第二多晶硅膜和所述第三介电膜之后并且在图案化所述第二介电膜和所述第一多晶硅膜之前，在图案化的第二多晶硅膜的两侧上形成第一侧壁间隔件，在形成所述第一侧壁间隔件之后并且在图案化所述第二介电膜和所述第一多晶硅膜之前，在所述第一侧壁间隔件上方形成第二侧壁间隔件。
在上述方法中，其中，形成所述单元结构包括：在衬底上方形成所述第一介电层；在所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述第一多晶硅膜上方形成用于所述第二介电层的第二介电膜；在所述第二介电膜上方形成用于所述第三介电层的第三介电膜；在所述第三介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜；图案化所述第二多晶硅膜和所述第三介电膜，从而形成所述第二多晶硅层和所述第三介电层；在形成所述第二多晶硅层和所述第三介电层之后，图案化所述第二介电膜和所述第一多晶硅膜，从而形成所述堆叠结构；在所述堆叠结构的两侧处形成用于所述第三多晶硅层的第三多晶硅膜；以及对所述堆叠结构和所述第三多晶硅层实施平坦化操作，所述方法还包括，在图案化所述第二多晶硅膜和所述第三介电膜之后并且在图案化所述第二介电膜和所述第一多晶硅膜之前，在图案化的第二多晶硅膜的两侧上形成第一侧壁间隔件，在形成所述第一侧壁间隔件之后并且在图案化所述第二介电膜和所述第一多晶硅膜之前，在所述第一侧壁间隔件上方形成第二侧壁间隔件，所述第二侧壁件包括氧化硅层、氮化硅层以及它们的多层的一种。
在上述方法中，其中，形成所述单元结构包括：在衬底上方形成所述第一介电层；在所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述第一多晶硅膜上方形成用于所述第二介电层的第二介电膜；在所述第二介电膜上方形成用于所述第三介电层的第三介电膜；在所述第三介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜；图案化所述第二多晶硅膜和所述第三介电膜，从而形成所述第二多晶硅层和所述第三介电层；在形成所述第二多晶硅层和所述第三介电层之后，图案化所述第二介电膜和所述第一多晶硅膜，从而形成所述堆叠结构；在所述堆叠结构的两侧处形成用于所述第三多晶硅层的第三多晶硅膜；以及对所述堆叠结构和所述第三多晶硅层实施平坦化操作，其中：当至少部分地去除所述第二多晶硅层时，也至少部分地去除所述第三多晶硅层，从而形成选择栅极间隔和擦除栅极间隔，以及也在所述选择栅极间隔和所述擦除栅极间隔中形成所述导电材料，从而形成选择栅极和擦除栅极。
根据本发明的另一方面，在用于制造包括设置在存储器单元区中的非易失性存储器和设置在逻辑电路区中的场效应晶体管的半导体器件的方法中，在存储器单元区中形成第一介电层。在存储器单元区中形成用于非易失性存储器的单元结构。该单元结构包括堆叠结构和设置在堆叠结构的两侧处的第三多晶硅层。该堆叠结构包括设置在第一介电层上方的第一多晶硅层、设置在第一多晶硅层上方的第二介电层、设置在第二介电层上方的第三介电层以及设置在第三介电层上方的第二多晶硅层。在逻辑电路区中形成用于场效应晶体管的伪栅极结构。该伪栅极结构包括设置在衬底上方的栅极介电层以及由多晶硅制成并且设置在栅极介电层上方的伪逻辑栅极。至少部分地去除存储器单元区中的第二多晶硅层，从而形成控制栅极间隔，并且至少部分地去除逻辑电路区的伪逻辑栅极，从而形成第一逻辑栅极间隔。在控制栅极间隔和第一逻辑栅极间隔中形成导电材料。第三介电层包括具有高于氮化硅的介电常数的介电材料。
在上述方法中，其中，通过以下步骤形成所述单元结构和伪逻辑栅极结构：在所述存储器单元区中形成所述第一介电层；在所述存储器单元区中的所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述存储器单元区中的所述第一多晶硅膜上方形成用于所述第二介电层的第二介电膜；在形成所述第二介电膜之后，在所述存储器单元区和所述逻辑电路区中形成用于所述第三介电层和所述栅极介电层的第三介电膜；在所述存储器单元区和所述逻辑电路区中的所述第三介电膜上方形成用于所述第二多晶硅层和所述伪逻辑栅极的第二多晶硅膜；图案化所述存储器单元区中的所述第二多晶硅膜和所述第三介电膜，从而形成所述第二多晶硅层，并且图案化所述逻辑电路区中的所述第二多晶硅膜和所述第三介电膜，从而形成所述伪逻辑栅极和所述栅极介电层；在图案化所述第二多晶硅层和所述第三介电层之后，图案化所述存储器单元区中的所述第二介电膜和所述第一多晶硅膜，从而在所述存储单元区中形成所述堆叠结构；形成用于所述第三多晶硅层的第三多晶硅膜；以及对所述堆叠结构、所述第三多晶硅层和所述伪逻辑栅极实施平坦化操作。
在上述方法中，其中，通过以下步骤形成所述单元结构和伪逻辑栅极结构：在所述存储器单元区中形成所述第一介电层；在所述存储器单元区中的所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述存储器单元区中的所述第一多晶硅膜上方形成用于所述第二介电层的第二介电膜；在形成所述第二介电膜之后，在所述存储器单元区和所述逻辑电路区中形成用于所述第三介电层和所述栅极介电层的第三介电膜；在所述存储器单元区和所述逻辑电路区中的所述第三介电膜上方形成用于所述第二多晶硅层和所述伪逻辑栅极的第二多晶硅膜；图案化所述存储器单元区中的所述第二多晶硅膜和所述第三介电膜，从而形成所述第二多晶硅层，并且图案化所述逻辑电路区中的所述第二多晶硅膜和所述第三介电膜，从而形成所述伪逻辑栅极和所述栅极介电层；在图案化所述第二多晶硅层和所述第三介电层之后，图案化所述存储器单元区中的所述第二介电膜和所述第一多晶硅膜，从而在所述存储单元区中形成所述堆叠结构；形成用于所述第三多晶硅层的第三多晶硅膜；以及对所述堆叠结构、所述第三多晶硅层和所述伪逻辑栅极实施平坦化操作，其中：所述第二介电层是氧化硅层、氮化硅层以及它们的多层的一种，以及所述伪逻辑栅极不包括所述第二介电膜。
在上述方法中，其中，通过以下步骤形成所述单元结构和伪逻辑栅极结构：在所述存储器单元区中形成所述第一介电层；在所述存储器单元区中的所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述存储器单元区中的所述第一多晶硅膜上方形成用于所述第二介电层的第二介电膜；在形成所述第二介电膜之后，在所述存储器单元区和所述逻辑电路区中形成用于所述第三介电层和所述栅极介电层的第三介电膜；在所述存储器单元区和所述逻辑电路区中的所述第三介电膜上方形成用于所述第二多晶硅层和所述伪逻辑栅极的第二多晶硅膜；图案化所述存储器单元区中的所述第二多晶硅膜和所述第三介电膜，从而形成所述第二多晶硅层，并且图案化所述逻辑电路区中的所述第二多晶硅膜和所述第三介电膜，从而形成所述伪逻辑栅极和所述栅极介电层；在图案化所述第二多晶硅层和所述第三介电层之后，图案化所述存储器单元区中的所述第二介电膜和所述第一多晶硅膜，从而在所述存储单元区中形成所述堆叠结构；形成用于所述第三多晶硅层的第三多晶硅膜；以及对所述堆叠结构、所述第三多晶硅层和所述伪逻辑栅极实施平坦化操作，所述方法还包括，在图案化所述第二多晶硅膜和所述第三介电膜之后并且在图案化所述第二介电膜和所述第一多晶硅膜之前，在所述第二多晶硅层的两侧上以及所述伪逻辑栅极的两侧上形成第一侧壁间隔件。
在上述方法中，其中，通过以下步骤形成所述单元结构和伪逻辑栅极结构：在所述存储器单元区中形成所述第一介电层；在所述存储器单元区中的所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述存储器单元区中的所述第一多晶硅膜上方形成用于所述第二介电层的第二介电膜；在形成所述第二介电膜之后，在所述存储器单元区和所述逻辑电路区中形成用于所述第三介电层和所述栅极介电层的第三介电膜；在所述存储器单元区和所述逻辑电路区中的所述第三介电膜上方形成用于所述第二多晶硅层和所述伪逻辑栅极的第二多晶硅膜；图案化所述存储器单元区中的所述第二多晶硅膜和所述第三介电膜，从而形成所述第二多晶硅层，并且图案化所述逻辑电路区中的所述第二多晶硅膜和所述第三介电膜，从而形成所述伪逻辑栅极和所述栅极介电层；在图案化所述第二多晶硅层和所述第三介电层之后，图案化所述存储器单元区中的所述第二介电膜和所述第一多晶硅膜，从而在所述存储单元区中形成所述堆叠结构；形成用于所述第三多晶硅层的第三多晶硅膜；以及对所述堆叠结构、所述第三多晶硅层和所述伪逻辑栅极实施平坦化操作，所述方法还包括，在图案化所述第二多晶硅膜和所述第三介电膜之后并且在图案化所述第二介电膜和所述第一多晶硅膜之前，在所述第二多晶硅层的两侧上以及所述伪逻辑栅极的两侧上形成第一侧壁间隔件，在形成所述第一侧壁间隔件之后并且在图案化所述第二介电膜和所述第一多晶硅膜之前，在所述第一侧壁间隔件上方形成第二侧壁间隔件。
在上述方法中，其中，通过以下步骤形成所述单元结构和伪逻辑栅极结构：在所述存储器单元区中形成所述第一介电层；在所述存储器单元区中的所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述存储器单元区中的所述第一多晶硅膜上方形成用于所述第二介电层的第二介电膜；在形成所述第二介电膜之后，在所述存储器单元区和所述逻辑电路区中形成用于所述第三介电层和所述栅极介电层的第三介电膜；在所述存储器单元区和所述逻辑电路区中的所述第三介电膜上方形成用于所述第二多晶硅层和所述伪逻辑栅极的第二多晶硅膜；图案化所述存储器单元区中的所述第二多晶硅膜和所述第三介电膜，从而形成所述第二多晶硅层，并且图案化所述逻辑电路区中的所述第二多晶硅膜和所述第三介电膜，从而形成所述伪逻辑栅极和所述栅极介电层；在图案化所述第二多晶硅层和所述第三介电层之后，图案化所述存储器单元区中的所述第二介电膜和所述第一多晶硅膜，从而在所述存储单元区中形成所述堆叠结构；形成用于所述第三多晶硅层的第三多晶硅膜；以及对所述堆叠结构、所述第三多晶硅层和所述伪逻辑栅极实施平坦化操作，所述方法还包括，在图案化所述第二多晶硅膜和所述第三介电膜之后并且在图案化所述第二介电膜和所述第一多晶硅膜之前，在所述第二多晶硅层的两侧上以及所述伪逻辑栅极的两侧上形成第一侧壁间隔件，在形成所述第一侧壁间隔件之后并且在图案化所述第二介电膜和所述第一多晶硅膜之前，在所述第一侧壁间隔件上方形成第二侧壁间隔件，所述第二侧壁间隔件包括氧化硅层、氮化硅层以及它们的多层的一种。
在上述方法中，其中：当至少部分地去除所述第二多晶硅层时，也至少部分地去除所述存储器单元区中的所述第三多晶硅层，从而形成选择栅极间隔和擦除栅极间隔，以及也在所述选择栅极间隔和所述擦除栅极间隔中形成所述导电材料。
在上述方法中，其中：当至少部分地去除所述第二多晶硅层时，也至少部分地去除所述存储器单元区中的所述第三多晶硅层，从而形成选择栅极间隔和擦除栅极间隔，以及也在所述选择栅极间隔和所述擦除栅极间隔中形成所述导电材料，完全地去除所述存储器单元区中的所述第二多晶硅层，以及没有完全地去除所述存储器单元区中的所述第三多晶硅层，并且在剩余的第三多晶硅层上形成所述导电材料。
根据本发明的另一方面，半导体器件包括非易失性存储器。该非易失性存储器包括设置在衬底上的第一介电层、设置在介电层上的浮置栅极、控制栅极。第二介电层设置在浮置栅极和控制栅极之间，具有氮化硅层、氧化硅层以及它们的多层的一种。第三介电层设置在第二介电层和控制栅极之间，并且包括具有高于氮化硅的介电常数的介电材料。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种用于制造包括非易失性存储器的半导体器件的方法，所述方法包括：
形成单元结构，所述单元结构包括：
堆叠结构，包括设置在第一介电层上方的第一多晶硅层、设置在所述第一多晶硅层上方的第二介电层、设置在所述第二介电层上方的第三介电层以及设置在所述第三介电层上方的第二多晶硅层；和
第三多晶硅层，设置在所述堆叠结构的两侧处；
至少部分地去除所述第二多晶硅层，从而形成控制栅极间隔；以及
在所述控制栅极间隔中形成导电材料。
2.根据权利要求1所述的方法，其中，形成所述单元结构包括：
在衬底上方形成所述第一介电层；
在所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；
在所述第一多晶硅膜上方形成用于所述第二介电层的第二介电膜；
在所述第二介电膜上方形成用于所述第三介电层的第三介电膜；
在所述第三介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜；
图案化所述第二多晶硅膜和所述第三介电膜，从而形成所述第二多晶硅层和所述第三介电层；
在形成所述第二多晶硅层和所述第三介电层之后，图案化所述第二介电膜和所述第一多晶硅膜，从而形成所述堆叠结构；
在所述堆叠结构的两侧处形成用于所述第三多晶硅层的第三多晶硅膜；以及
对所述堆叠结构和所述第三多晶硅层实施平坦化操作。
3.根据权利要求2所述的方法，其中，所述第三介电层包括Hf、Y、Ta、Ti、Al和Zr的一种或多种氧化物层。
4.根据权利要求3所述的方法，其中，所述第三介电层还包括氧化硅层。
5.根据权利要求2所述的方法，其中，所述第二介电层是氧化硅层、氮化硅层或它们的多层。
6.根据权利要求2所述的方法，其中，所述第一介电层是氧化硅。
7.根据权利要求2所述的方法，还包括，在图案化所述第二多晶硅膜和所述第三介电膜之后并且在图案化所述第二介电膜和所述第一多晶硅膜之前，在图案化的第二多晶硅膜的两侧上形成第一侧壁间隔件。
8.根据权利要求7所述的方法，还包括，在形成所述第一侧壁间隔件之后并且在图案化所述第二介电膜和所述第一多晶硅膜之前，在所述第一侧壁间隔件上方形成第二侧壁间隔件。
9.一种用于制造半导体器件的方法，所述半导体器件包括设置在存储器单元区中的非易失性存储器和设置在逻辑电路区中的场效应晶体管，所述方法包括：
在所述存储器单元区中形成用于所述非易失性存储器的单元结构，所述单元结构包括：
堆叠结构，包括设置在第一介电层上方的第一多晶硅层、设置在所述第一多晶硅层上方的第二介电层、设置在所述第二介电层上方的第三介电层以及设置在所述第三介电层上方的第二多晶硅层；和
第三多晶硅层，设置在所述堆叠结构的两侧处；
在所述逻辑电路区中形成用于所述场效应晶体管的伪栅极结构，所述伪栅极结构包括：
栅极介电层，设置在衬底上方；以及
伪逻辑栅极，由多晶硅制成并且设置在所述栅极介电层上方；
至少部分地去除所述存储器单元区中的所述第二多晶硅层，从而形成控制栅极间隔，并且至少部分地去除所述逻辑电路区的所述伪逻辑栅极，从而形成第一逻辑栅极间隔；以及
在所述控制栅极间隔和所述第一逻辑栅极间隔中形成导电材料，
其中，所述第三介电层包括具有高于氮化硅的介电常数的介电材料。
10.一种包括非易失性存储器的半导体器件，所述非易失性存储器包括：
第一介电层，设置在衬底上；
浮置栅极，设置在所述第一介电层上；
控制栅极；
第二介电层，设置在所述浮置栅极和所述控制栅极之间，并且具有氮化硅层、氧化硅层以及它们的多层的一种；以及
第三介电层，设置在所述第二介电层和所述控制栅极之间，并且包括具有高于氮化硅的介电常数的介电材料。
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