TW201830666A - 半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置包括非揮發性記憶體。所述非揮發性記憶體包括：第一介電層，設置於基底上；浮置閘極，設置於所述介電層上；控制閘極。第二介電層設置於所述浮置閘極與所述控制閘極之間，且具有氮化矽層、氧化矽層及其多層中的一者。第三介電層設置於所述第二介電層與所述控制閘極之間，且包含介電常數比氮化矽高的介電材料。

Description

半導體裝置及其製造方法
本發明實施例是有關於包括非揮發性記憶體胞元及周邊電路的半導體裝置及其製造過程。
由於半導體工業已邁向更高元件密度、更高效能以及更低成本的奈米技術製程節點發展，因此在降低接觸電阻（contact resistance）方面及減少微影操作（lithography operation）數量方面面臨挑戰。
應理解，以下揭露內容提供用於實施所提供的目標的不同特徵的許多不同實施例或實例。以下所描述的構件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例而言，元件的尺寸並非僅限於所揭露範圍或值，而是可相依於製程條件及/或裝置的所期望性質。此外，在第二特徵上方或在第二特徵上形成第一特徵可包括第一特徵與第二特徵形成為直接接觸的實施例，且也可包括第一特徵與第二特徵之間可形成有額外特徵，使得第一特徵與第二特徵可不直接接觸的實施例。為簡潔及清晰起見，可按不同比例任意繪製各種特徵。
另外，為了易於描述附圖中所示出的一個構件或特徵與另一元件或特徵的關係，本文中可使用例如「在...下」、「在...下方」、「下部」、「在…上」、「在…上方」、「上部」及類似術語的空間相對術語。除了附圖中所示出的定向之外，所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向（旋轉90度或在其他定向），而本文所用的空間相對術語相應地作出解釋。另外，用語「由…製成（made of）」可意為「包括（comprising）」或「由…組成（consisting of）」。
在本發明實施例中，一種半導體裝置包括非揮發性記憶體（non-volatile memory，NVM）胞元及周邊電路（例如邏輯電路）。周邊電路亦可包括靜態隨機存取記憶體（static random access memory，SRAM）。非揮發性記憶體胞元一般而言需要有多個層（例如，多晶矽層）堆疊的堆疊結構；而周邊邏輯電路一般而言包括具有單一多晶矽層的場效電晶體（field effect transistor，FET）。由於結構上的差異，因此當例如在非揮發性記憶體胞元及周邊邏輯電路之上形成層間介電（interlayer dielectric，ILD）層時，所述層間介電層在非揮發性記憶體胞元區域與周邊邏輯電路區域之間存在高度差。此種高度差可能影響對層間介電層進行的化學機械研磨（chemical mechanical polishing，CMP）的效能。
在本發明實施例中，在製作非揮發性記憶體胞元及周邊邏輯電路之前，蝕刻非揮發性記憶體胞元區域中的基底，以在所述非揮發性記憶體胞元區域與所述周邊邏輯電路區域之間形成「階梯（step）」。所述階梯高度對應於假使未形成所述階梯而形成層間介電層時的高度差。亦應注意，應避免在所述階梯附近放置裝置。
圖1A至圖8C大體示出根據本發明一實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。應理解，可在由圖1A至圖8C所示製程之前、期間以及之後提供其他操作，且對於所述方法的其他實施例，可替換或刪去以下所述操作中的某些操作。
如圖1A中所示，在基底10上形成墊氧化物層12，並在墊氧化物層12上進一步形成氮化物層13。藉由微影操作而在氮化物層13之上形成光阻圖案（未繪示），以覆蓋周邊邏輯電路區域LG。以光阻圖案做為蝕刻罩幕，使得非揮發性記憶體胞元區域MC暴露出來，而氮化物層13及墊氧化物層12覆蓋周邊邏輯電路區域LG。如圖1A中所示，在非揮發性記憶體胞元區域MC與周邊邏輯電路區域LG之間存在過渡區域TR。
基底10可例如是p型矽基底，其雜質濃度介於約1 ´ 1015 cm-3 至約1 ´ 1018 cm-3 範圍內。在其他實施例中，所述基底為n型矽基底，其雜質濃度介於約1 ´ 1015 cm-3 至約1 ´ 1018 cm-3 範圍內。做為另一選擇，所述基底可包括：另一元素半導體，例如鍺；化合物半導體，包括例如SiC及SiGe等IV-IV族化合物半導體、例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP以及/或GaInAsP等III-V族化合物半導體；或其組合。在一實施例中，所述基底為絕緣層上矽（silicon-on-insulator，SOI）基底的矽層。在一些實施例中，墊氧化物層12為熱生長氧化矽（thermally grown silicon oxide）；而氮化物層13為氮化矽。所述氧化矽及氮化矽可使用爐管（furnace）或化學氣相沈積（chemical vapor deposition，CVD）來形成。所述罩幕層的材料並非僅限於氧化矽及氮化矽，而是可使用任何其他適用於罩幕層的材料。在一些實施例中，墊氧化物層12的厚度介於約5奈米（nm）至約20奈米範圍內；而氮化物層13的厚度介於約50奈米至約100奈米範圍內。
在將氮化物層13及墊氧化物層12圖案化之後，利用濕式氧化（wet oxidation）將非揮發性記憶體胞元區域MC氧化，藉以形成氧化物層，並接著利用濕式蝕刻（wet etching）來移除所述氧化物層，藉此在非揮發性記憶體胞元區域MC與周邊邏輯電路區域LG之間形成階梯。接著，如圖1B中所示，移除氮化物層13及墊氧化物層12。
在一些實施例中，以墊氧化物層12及氮化物層13做為蝕刻罩幕，蝕刻非揮發性記憶體胞元區域MC中的基底10，以形成所述階梯。
如圖1C中所示，在形成階梯之後，形成隔離絕緣層20（亦被稱為淺溝渠隔離（shallow trench isolation，STI））。為了形成隔離絕緣層20，會在基底10上形成包括氧化矽層14及氮化矽層15的罩幕層，並藉由微影操作及蝕刻操作將所述罩幕層圖案化。接著，使用圖案化的罩幕層做為蝕刻罩幕，對基底10進行溝渠蝕刻，以形成溝渠。在一些實施例中，所述溝渠的深度介於約100奈米至約1微米（μm）範圍內。
在所述溝渠中填入例如氧化矽等絕緣（介電）材料，並接著執行例如化學機械研磨或回蝕刻製程（etch-back process）等平坦化操作，以移除所述絕緣材料層的上部部分，藉此形成隔離絕緣層20。在平面圖中，未被蝕刻且被STI環繞或分隔的基底為主動區，在所述主動區之上會形成電晶體或其他半導體裝置。如圖1C中所示，非揮發性記憶體胞元區域MC及周邊邏輯電路區域LG可藉由在過渡區域TR中相對大的隔離絕緣層20來分隔。當然，在形成隔離絕緣層20之後，胞元區域與周邊邏輯電路區域之間的階梯仍然存在著。
此外，如圖1D中所示，在以氮化矽製成的保護層16覆蓋邏輯電路區域LG時，移除非揮發性記憶體胞元區域MC中包括氧化矽層14及氮化矽層15的罩幕層。
隨後，如圖2A中所示，在非揮發性記憶體胞元區域MC中的基底10之上形成第一介電層21及第一多晶矽層30。第一介電層21用以當做非揮發性記憶體胞元的穿隧氧化物層，且其以氧化矽製成。在一些實施例中，第一介電層21的厚度介於約1奈米至約50奈米範圍內。第一介電層21可藉由熱氧化（thermal oxidation）或化學氣相沈積來形成。
第一多晶矽層30可藉由化學氣相沈積來形成。在一些實施例中，所沈積的第一多晶矽層30的厚度介於約10奈米至約300奈米範圍內。在一些實施例中，所沈積的第一多晶矽層30的厚度會因為平坦化操作（例如化學機械研磨方法及/或回蝕刻方法）而減小。在一些實施例中，首先執行化學機械研磨以使多晶矽層的上表面實質上等同於保護層（例如是SiN）16的上表面，且接著執行回蝕刻操作，以獲得所期望的多晶矽層30的厚度。在一些實施例中，在所述平坦化操作之後，第一多晶矽層30的厚度介於約10奈米至約200奈米範圍內。第一多晶矽層30可適當地摻入雜質且被用以當做非揮發性記憶體胞元的浮置閘極。多晶矽層30可以非晶矽層來替換。
如圖2B中所示，在非揮發性記憶體胞元區域MC中形成第一多晶矽層30之後，藉由例如濕式蝕刻來移除邏輯電路區域LG中的保護層16及氮化矽層15。
然後，如圖2C中所示，形成第二介電層35。在一些實施例中，第二介電層35包括氧化矽及氮化矽的一個層或多個層，且具有為約1奈米至100奈米的厚度。第二介電層35可藉由化學氣相沈積及包括微影及乾式蝕刻（dry etching）的圖案化操作來形成。隨後，如圖2D中所示，執行圖案化操作，以移除邏輯電路區域LG中的第二介電層35與氧化矽層14。
在圖2D之後，如圖3A中所示，在非揮發性記憶體胞元區域MC及邏輯電路區域LG之上形成第三介電層23。在一些實施例中，在形成第三介電層23之前形成介面氧化矽層22。在此情形中，層22與層23的組合可被稱為第三介電層。在一些實施例中，介面氧化矽層22的厚度介於約1奈米至約10奈米範圍內。
第三介電層23包括具有高介電常數介電材料的一個層或多個層，所述高介電常數介電材料的介電常數高於氮化矽。在一些實施例中，第三介電層23包括Hf、Y、Ta、Ti、Al以及Zr的一種或多種氧化物，或是任何其他適合的介電材料。在一些實施例中，第三介電層23可例如是HfO2 。
第三介電層23可藉由化學氣相沈積來形成。在一些實施例中，第三介電層23的厚度介於約1奈米至約50奈米範圍內。第三介電層23用以當做邏輯電路區域LG中的邏輯電路的場效電晶體（FET）的閘介電層。
仍參考圖3A，在形成第三介電層23之後，在非揮發性記憶體胞元區域MC及邏輯電路區域LG之上形成第二多晶矽層40。在一些實施例中，第二多晶矽層40可藉由化學氣相沉積來形成，且第二多晶矽層40的厚度介於約10奈米至約100奈米範圍內。
此外，如圖3A中所示，在第二多晶矽層40上形成硬罩幕層42。在一些實施例中，硬罩幕層42是由藉由化學氣相沈積而形成的氧化矽製成，且硬罩幕層42的厚度介於約10奈米至約200奈米範圍內。
如圖3B中所示，以包括微影及蝕刻的圖案化操作，圖案化硬罩幕層42，並以圖案化的硬罩幕層做為蝕刻罩幕，將第二多晶矽層40圖案化。
在非揮發性記憶體胞元區域MC中，對第二多晶矽層40進行的蝕刻實質上停止在介面氧化矽層22處；而在邏輯電路區域LG中，對第二多晶矽層40進行的蝕刻亦會蝕刻掉第三介電層23（高介電常數介電層）並停止在介面氧化矽層22處。藉由此蝕刻操作，會在非揮發性記憶體胞元區域MC中形成由第二多晶矽層40所形成的虛擬控制閘極DCG，並且會在邏輯電路區域LG中形成均是由第二多晶矽層40所形成的第一虛擬閘極DG1及第二虛擬閘極DG2。在此揭露內容中，「虛擬（dummy）」一般意指隨後被移除或是被另一材料替換的層或結構、或意指不具有做為主動電路的一部分功能的層或結構。然而，即便未被稱為虛擬，某些層/材料仍可隨後被另一層/材料替換。
如圖3C中所示，在對第二多晶矽層40進行圖案化操作之後，在非揮發性記憶體胞元區域MC與邏輯電路區域LG二者中的圖案化的第二多晶矽層的兩側上形成第一側壁間隙壁45。
在一些實施例中，第一側壁間隙壁45是由氧化矽製成。第一側壁間隙壁45可例如藉由化學氣相沈積而在整個基底之上形成氧化矽的毯覆層（blanket layer）並接著執行非等向性蝕刻（anisotropic etching）而形成。在一些實施例中，第一側壁間隙壁45的厚度介於約1奈米至約20奈米範圍內。
圖4A及圖4B分別示出說明與圖3C所示區域A1及區域A2對應的堆疊結構的示例性剖視圖。
在製造過程的此階段，如圖4A中所示，在非揮發性記憶體胞元區域MC中，第二多晶矽層40、高介電常數介電層23、介面氧化矽層22、第二介電層35、第一多晶矽層30以及穿隧氧化物層21堆疊在基底10上。在實際裝置中，當介面氧化矽層22與第二介電層35是由相同材料形成時，便無法觀察到介面氧化矽層22與第二介電層35之間的介面。如圖4B中所示，在邏輯電路區域LG中，第二多晶矽層40、高介電常數介電層23以及介面氧化矽層22堆疊在基底10上。
此外，如圖5A中所示，在形成第一側壁間隙壁45之後，在第一側壁間隙壁45之上形成第二側壁間隙壁46。如圖5B（其為圖5A所示區域A3對應的放大剖視圖）中所示，第二側壁間隙壁46包括ONO膜，其以兩個氧化矽層46-1及46-3夾住一個氮化矽層46-2。在一些實施例中，氧化矽層46-1的厚度介於約1奈米至20奈米範圍內；氮化矽層46-2的厚度介於約1奈米至30奈米範圍內；而氧化矽層46-3的厚度介於約1奈米至約20奈米範圍內。在一些實施例中，第二側壁間隙壁46是單層的氮化矽或氮氧化矽。
如圖5C中所示，在形成第二側壁間隔壁46之後，以保護層47覆蓋邏輯電路區域LG時，利用乾式蝕刻操作將介面層22、第二介電層35及第一多晶矽層30圖案化。對第一多晶矽層30所進行的蝕刻會停止在第一介電層21處。保護層47可以是光阻層，並且在蝕刻第一多晶矽層30之後，將保護層47移除。
此外，如圖5D中所示，形成第三側壁間隙壁48，並形成抹除閘極氧化物49。第三側壁間隙壁48是由介電材料的一個層或多個層製成。在一實施例中，第三側壁間隙壁48是由氮化矽製成。抹除閘極氧化物49是由氧化矽製成。在一些實施例中，形成氧化矽層，並接著圖案化所述氧化矽層，以自抹除閘極區域移除所述氧化矽層，並且接著執行濕式氧化，藉此形成抹除閘極氧化物49。在製造過程的此階段，在非揮發性記憶體胞元區域MC中，第一介電層21、做為浮置閘極（FG）的第一多晶矽層30、第二介電層35、介面層22、第三介電層23、第二多晶矽層40以及硬罩幕層42構成具有側壁間隙壁的堆疊結構。在邏輯電路區域LG中，介面層22、第三介電層23、做為虛擬層的第二多晶矽層40以及具有側壁間隙壁的硬罩幕層42構成第一閘極堆疊及第二閘極堆疊。
接著，如圖6A中所示，在非揮發性記憶體胞元區域MC中，在堆疊結構之間形成抹除閘極EG，並在所述堆疊結構的未形成有所述抹除閘極的側邊處形成選擇閘極SG。在非揮發性記憶體胞元區域MC及邏輯電路區域LG之上形成第三多晶矽層50，並在所述第三多晶矽層50上形成硬罩幕層52。接著，如圖6A中所示，執行圖案化操作，形成抹除閘極EG及選擇閘極（字元線）SG。在邏輯電路區域LG中，可在第一閘極堆疊及第二閘極堆疊的側邊上形成相似的結構。在一些實施例中，用於抹除閘極EG及選擇閘極SG的第三多晶矽層50的厚度介於約40奈米至約200奈米範圍內。在一些實施例中，硬罩幕層52是由氧化矽、氮化矽、及氮氧化矽的一個層或多個層製成，且具有為約20奈米至200奈米的厚度。在一些實施例中，倘若上述蝕刻操作已蝕刻掉第一介電層21，則會形成新的介電層以做為選擇閘極的閘介電層。
隨後，如圖6B所示，以覆蓋層54保護非揮發性記憶體胞元區域MC時，移除邏輯電路區域LG中的硬罩幕層52、第三多晶矽層50以及第三側壁間隙壁48。在一些實施例中，覆蓋層54為光阻層。
如圖6C中所示，移除邏輯電路區域LG中的硬罩幕層52及第三多晶矽層50之後，在非揮發性記憶體胞元區域MC及邏輯電路區域LG之上形成氮化矽覆蓋層55，並進一步在氮化矽覆蓋層55上形成第四介電層57。
在一些實施例中，氮化矽覆蓋層55可藉由化學氣相沈積來形成，且氮化矽覆蓋層55具有約10奈米至約50奈米的厚度。第四介電層57包括SiO2 、SiN、SiOC、SiCN、SiOCN或SiON或任何其他適合的介電材料的一個層或多個層，且其可藉由化學氣相沈積來形成。第四介電層57的厚度介於約50奈米至約1000奈米範圍內，以使得位於非揮發性記憶體胞元區域MC及邏輯電路區域LG上的所述結構完全嵌入於第四介電層57中。
如圖7A中所示，在形成第四介電層57之後，藉由化學機械研磨，將非揮發性記憶體胞元區域MC中的第四介電層57與所述堆疊結構的上部部分以及邏輯電路區域LG中的閘極堆疊平坦化。如圖7A中所示，藉由使用化學機械研磨的平坦化操作，使得均由第三多晶矽層50製成的抹除閘極EG及選擇閘極SG的上部部分、由第二多晶矽層40製成的虛擬控制閘極DCG的上部部分以及由第二多晶矽層40製成的虛擬閘極DG1、DG2的上部部分暴露出來。
接下來，形成第一罩幕圖案60，使得虛擬控制閘極DCG的上部部分及虛擬閘極DG2的上部部分外露於第一罩幕圖案60。在一些實施例中，第一罩幕圖案60包括光阻；而在其他實施例中第一罩幕圖案60包括氮化矽、氧化鋁或過渡金屬氮化物。接著，如圖7B中所示，移除虛擬控制閘極DCG的第二多晶矽層40以及虛擬閘極DG2的第二多晶矽層40，以分別形成開口61及63。
如圖7C中所示，在形成開口61及63之後，以第一導電材料65的一個層或多個層填充所述開口。在一些實施例中，第一導電材料65包括功函數調整層（work function adjustment layer）及主體金屬層（body metal layer）。
在本發明實施例中，虛擬閘極DG1用於p通道場效電晶體及n通道場效電晶體中的任一者；而虛擬閘極DG2用於p通道場效電晶體及n通道場效電晶體中的另一者。對於n通道場效電晶體而言，功函數調整層的材料包括TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi以及TaSi，或任何其他適合的導電材料中的一者或多者；而對於p通道場效電晶體而言，功函數調整層的材料包括TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC以及Co，或任何其他適合的導電材料中的一者或多者。在此實施例中，用於p通道場效電晶體的功函數調整層與用於n通道場效電晶體的功函數調整層彼此不同。用於p通道場效電晶體的主體金屬層與用於n通道場效電晶體的主體金屬層可相同或不同，而所述主體金屬層包括Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi及其他適合的導電材料中的一者或多者。
在本發明一實施例中，虛擬閘極DG2用於p通道場效電晶體。因此，用於控制閘極CG的第一導電材料65的結構與用於p通道場效電晶體的閘極LG2的結構相同。
第一導電材料65可藉由以下方式來形成：沈積厚的導電材料層；以及執行例如化學機械研磨等平坦化操作以移除在第四介電層57的上表面上所沈積的導電材料層。在所述化學機械研磨期間亦可移除第一罩幕圖案60。
接著，如圖8A中所示，形成第二罩幕圖案66，使得第二罩幕圖案66暴露出虛擬閘極DG1的上部部分。在一些實施例中，第二罩幕圖案66是由光阻製成；而在其他實施例中，第二罩幕圖案66是由氮化矽、氧化鋁、或過渡金屬氮化物製成。接著，如圖8A中所示，移除虛擬閘極DG1的第二多晶矽層40，以形成開口67。接著，如圖8B中所示，與圖7C所示操作相似，在開口67中形成第二導電材料68，以形成用於n通道場效電晶體的金屬閘極LG1。
隨後，如圖8C中所示，在圖8B中所示結構之上形成層間介電（ILD）層70，並形成接觸插塞75。層間介電層70包括矽系絕緣材料（例如，藉由化學氣相沈積而形成的SiO2 、SiN、SiOC、SiCN、SiOCN或SiON，或任何其他適合的介電材料）的一個層或多個層。在一些實施例中，層間介電層70的厚度介於約100奈米至約1000奈米範圍內。接觸插塞75的材料包括導電材料，所述導電材料是由包含Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi及任何其他適合的導電材料中的一者或多者的導電材料製成。儘管圖8C中未示出，接觸插塞75亦可以設置在控制閘極上。
圖9A至圖9C及圖10A至圖10B示出根據本發明另一實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的過程的示例性剖視圖。在以下實施例中可採用與結合圖1A至圖8C所述的前述實施例相似或相同的配置、結構、材料、製程以及/或操作，而不再贅述。在以下實施例中，由多晶矽層50所形成的抹除閘極EG及選擇閘極SG係為虛擬閘極。
在形成圖7A所示結構之後，形成第一罩幕圖案60’，使得第一罩幕圖案60’暴露出虛擬控制閘極DCG的上部部分、抹除閘極EG的上部部分、選擇閘極SG的上部部分以及虛擬閘極DG2的上部部分。接著，如圖9A中所示，移除抹除閘極EG與選擇閘極SG的第三多晶矽層50、虛擬控制閘極DCG的第二多晶矽層40以及虛擬閘極DG2的第二多晶矽層40，以分別形成開口62、61及63。
如圖9B中所示，在形成開口62、61及63之後，以第一導電材料65的一個層或多個層填充所述開口，以形成金屬抹除閘極EG、金屬選擇閘極SG、金屬控制閘極CG以及金屬閘極LG2。在一些實施例中，第一導電材料65包括功函數調整層及主體金屬層。
如圖9C中所示，接著，與圖8A相似，形成第二罩幕圖案66，使得第二罩幕圖案66暴露出虛擬閘極DG1的上部部分，並移除虛擬閘極DG1的第二多晶矽層40，以形成開口67。如圖10A中所示，接著，以相似於圖7C或圖9B所示操作，在開口67中形成第二導電材料68，以形成用於n通道場效電晶體的金屬閘極LG1。
如圖10B中所示，隨後，與圖8C相似，在圖10A中所示結構之上形成層間介電（ILD）層70，並形成接觸插塞75。
圖11A至圖11C示出根據本發明另一實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的過程的示例性剖視圖。在以下實施例中可採用與結合圖1A至圖10B所述的前述實施例相似或相同的配置、結構、材料、製程以及/或操作，而不再贅述。在以下實施例中，由多晶矽層50所形成的抹除閘極EG及選擇閘極SG的上部部分均為虛擬圖案，其將替換為金屬材料。
在形成圖7A所示結構之後，形成第一罩幕圖案60’，使得第一罩幕圖案60’暴露出虛擬控制閘極DCG的上部部分、抹除閘極EG的上部部分、選擇閘極SG的上部部分以及虛擬閘極DG2的上部部分。接著，如圖11A中所示，移除抹除閘極EG與選擇閘極SG的第三多晶矽層50、虛擬控制閘極DCG的第二多晶矽層40以及虛擬閘極DG2的第二多晶矽層40，以分別形成開口62、61及63。
與圖9A中所示的前述實施例不同，如圖11A中所示，僅部分地移除抹除閘極EG的及選擇閘極SG的第三多晶矽層50，且第三多晶矽層50仍會殘留於開口62的底部處。由於第三多晶矽層50的厚度遠大於虛擬控制閘極DCG的第二多晶矽層40的厚度且遠大於虛擬閘極DG2的第二多晶矽層40的厚度，因此當藉由蝕刻而完全移除第二多晶矽層40時，第三多晶矽層50仍會殘留於開口62的底部處。
如圖11B中所示，接著，以相似於圖7C及/或圖9B所述的操作，以第一導電材料65來形成金屬抹除閘極EG、金屬選擇閘極SG、金屬控制閘極CG以及用於p通道場效電晶體的金屬閘極LG2。隨後，如圖11C中所示，藉由相似於圖8A至圖8B及/或圖10A至圖10B所述的操作，以第二導電材料68來形成用於n通道場效電晶體的金屬閘極LG1，並形成層間介電層70及接觸插塞75。
圖12示出根據本發明另一實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的過程的示例性剖視圖。在以下實施例中可採用與結合圖1A至圖11C所述的前述實施例相似或相同的配置、結構、材料、製程以及/或操作，而不再贅述。
在此實施例中，用於控制閘極CG的多晶矽層40以及用於抹除閘極EG及選擇閘極SG的多晶矽層50將不會替換為金屬材料。因此，虛擬控制閘極為實際控制閘極。如圖12中所示，非揮發性記憶體胞元的多個閘極皆包括多晶矽（對各閘極均進行適當的摻雜）且用於邏輯電路區域中的場效電晶體亦不包括金屬材料。
在前述實施例中，非揮發性記憶體（NVM）胞元包括：穿隧氧化物層21，設置於基底10上；浮置閘極FG，由第一多晶矽層30製成且設置於第一介電層21（其做為穿隧氧化物層）之上；第二介電層35，設置於浮置閘極FG上；高介電常數介電層23，形成於第二介電層35之上；以及控制閘極CG，由第一導電材料65（或第二多晶矽層40）製成。此外，介面氧化矽層22可形成在第二介電層35與高介電常數介電層23之間。
在邏輯電路區域LG中，用於場效電晶體的閘極結構包括：介面氧化矽層22，形成於基底10上；高介電常數介電層23，形成於介面氧化矽層22上；以及導電材料層65或68，形成於高介電常數介電層23之上。
此外，在前述實施例中，閘極LG1是用於n通道場效電晶體；而閘極LG是2用於p通道場效電晶體。在一些實施例中，閘極LG1是用於p通道場效電晶體；而閘極LG2是用於n通道場效電晶體。在此種情形中，對非揮發性記憶體胞元的閘極與n通道場效電晶體的閘極使用相同的導電材料65。換言之，用於非揮發性記憶體胞元的金屬閘極具有與邏輯電路區域LG中的p通道場效電晶體或n通道場效電晶體中的任一者相同的導電金屬結構。
應理解，本文中未必論述所有優點，對於所有實施例或實例而言並不需要特定優點，且其他實施例或實例可提供不同優點。
根據本發明的某些實施例，由於非揮發性記憶體胞元的控制閘極包括金屬材料，因此可降低所述控制閘極的電阻。此外，根據本發明的一些實施例，由於非揮發性記憶體胞元的抹除閘極及選擇閘極包括金屬材料，因此可降低該些閘極的電阻及所述閘極與接觸插塞之間的接觸電阻。此外，由於同時對非揮發性記憶體胞元區域及邏輯電路區域執行閘極替換製程（gate replacement process），因此可最小化微影操作數量。另外，可避免在過渡區域處放置虛擬結構以補償非揮發性記憶體胞元區域與邏輯電路區域之間的高度差。
根據本發明的一個態樣，在一種製造包括非揮發性記憶體的半導體裝置的方法中，形成胞元結構。所述胞元結構包括堆疊結構及設置於所述堆疊結構的兩側處的第三多晶矽層。所述堆疊結構包括設置於第一介電層之上的第一多晶矽層、設置於所述第一多晶矽層之上的第二介電層、設置於所述第二介電層之上的第三介電層以及設置於所述第三介電層之上的第二多晶矽層。至少部分移除所述第二多晶矽層，藉此形成控制閘極空間。在所述控制閘極空間中形成導電材料。
根據本發明的另一態樣，一種製造包括非揮發性記憶體及邏輯電路區域的半導體裝置的方法，所述非揮發性記憶體設置於記憶胞元區域中，所述場效電晶體設置於邏輯電路區域中。所述方法中，在所述記憶體胞元區域中形成第一介電層。在所述記憶體胞元區域中形成所述非揮發性記憶體的胞元結構。所述胞元結構包括堆疊結構及設置於所述堆疊結構的兩側處的第三多晶矽層。所述堆疊結構包括設置於第一介電層之上的第一多晶矽層、設置於所述第一多晶矽層之上的第二介電層、設置於所述第二介電層之上的第三介電層以及設置於所述第三介電層之上的第二多晶矽層。在所述邏輯電路區域中形成所述場效電晶體的虛擬閘極結構。所述虛擬閘極結構包括：閘介電層，設置於所述基底之上；以及虛擬邏輯閘極，包括多晶矽且設置於所述閘介電層之上。至少部分移除所述記憶胞元區域中的所述第二多晶矽層，藉此形成控制閘極空間，並至少部分移除所述邏輯電路區域中的所述虛擬邏輯閘極，藉此形成第一邏輯閘極空間。在所述控制閘極空間及所述第一邏輯閘極空間中形成導電材料。所述第三介電層包括介電常數比氮化矽高的介電材料。
根據本發明的另一態樣，一種半導體裝置包括非揮發性記憶體。所述非揮發性記憶體包括：第一介電層，設置於基底上；浮置閘極，設置於所述介電層上；控制閘極。第二介電層設置於所述浮置閘極與所述控制閘極之間，所述第二介電層具有氮化矽層、氧化矽層以及其多層中的一者。第三介電層設置於所述第二介電層與所述控制閘極之間且包含具有較氮化矽高的介電常數的介電材料。
做為設計或修改其他製程與結構的依據，以實行本文所介紹的實施例的相同目的及/或達到相同優點。本領域技術人員還應理解，這種等效的配置並不悖離本揭露的精神與範疇，且本領域技術人員在不悖離本揭露的精神與範疇的情況下可對本文做出各種改變、置換以及變更。
10‧‧‧基底
12‧‧‧墊氧化物層
13‧‧‧氮化物層
14、46-1、46-3‧‧‧氧化矽層
15、46-2‧‧‧氮化矽層
16‧‧‧保護層
20‧‧‧隔離層
21‧‧‧第一介電層（穿隧氧化物層）
22‧‧‧介面層（介面氧化矽層）
23‧‧‧第三介電層（高介電常數介電層）
30‧‧‧第一多晶矽層
35‧‧‧第二介電層
40‧‧‧第二多晶矽層
42、52‧‧‧硬罩幕層
45‧‧‧第一側壁間隙壁
46‧‧‧第二側壁間隙壁
47‧‧‧保護層
48‧‧‧第三側壁間隙壁
49‧‧‧抹除閘極氧化物
50‧‧‧第三多晶矽層
54‧‧‧覆蓋層
55‧‧‧氮化矽覆蓋層
57‧‧‧第四介電層
60、60’‧‧‧第一罩幕圖案
61、62、63‧‧‧開口
65‧‧‧第一導電材料
66‧‧‧第二罩幕圖案
67‧‧‧開口
68‧‧‧第二導電材料
70‧‧‧層間介電層
75‧‧‧接觸插塞
A1、A2、A3‧‧‧區域
CG‧‧‧控制閘極/金屬控制閘極
DCG‧‧‧虛擬控制閘極
DG1‧‧‧第一虛擬閘極
DG2‧‧‧第二虛擬閘極
EG‧‧‧抹除閘極
FG‧‧‧浮置閘極
LG‧‧‧邏輯電路區域
LG1、LG2‧‧‧閘極
MC‧‧‧非揮發性記憶體胞元區域
SG‧‧‧選擇閘極
TR‧‧‧過渡區域
圖1A至圖1D示出根據本發明一實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。 圖2A至圖2D示出根據本發明一實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。 圖3A至圖3C示出根據本發明一實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。 圖4A及圖4B分別示出說明與圖3C所示區域A1及區域A2對應的堆疊結構的放大剖視圖。 圖5A、圖5C以及圖5D示出根據本發明一實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。圖5B是說明與圖5A所示區域A3對應的堆疊結構的放大剖視圖。 圖6A至圖6C示出根據本發明一實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。 圖7A至圖7C示出根據本發明一實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。 圖8A至圖8C示出根據本發明一實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。 圖9A至圖9C示出根據本發明另一實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。 圖10A至圖10B示出根據本發明另一實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。 圖11A至圖11C示出根據本發明另一實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。 圖12示出根據本發明另一實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。

Claims (20)

  1. 一種製造包括非揮發性記憶體的半導體裝置的方法，所述方法包括： 形成胞元結構，所述胞元結構包括： 堆疊結構，包括設置於第一介電層之上的第一多晶矽層、設置於所述第一多晶矽層之上的第二介電層、設置於所述第二介電層之上的第三介電層以及設置於所述第三介電層之上的第二多晶矽層；以及 第三多晶矽層，設置於所述堆疊結構的兩側上； 至少部分移除所述第二多晶矽層，藉此形成控制閘極空間；以及 在所述控制閘極空間中形成導電材料。
  2. 如申請專利範圍第1項所述的方法，其中所述形成所述胞元結構包括： 在基底之上形成所述第一介電層； 在所述第一介電層之上形成用於所述第一多晶矽層的第一多晶矽膜； 在所述第一多晶矽膜之上形成用於所述第二介電層的第二介電膜； 在所述第二介電膜之上形成用於所述第三介電層的第三介電膜； 在所述第三介電膜之上形成用於所述第二多晶矽層的第二多晶矽膜； 圖案化所述第二多晶矽膜及所述第三介電膜，藉此形成所述第二多晶矽層及所述第三介電層； 在形成所述第二多晶矽層及所述第三介電層之後，圖案化所述第二介電膜及所述第一多晶矽膜，藉此形成所述堆疊結構； 在所述堆疊結構的兩側處形成用於所述第三多晶矽層的第三多晶矽膜；以及 對所述堆疊結構及所述第三多晶矽膜執行平坦化操作。
  3. 如申請專利範圍第2項所述的方法，其中所述第三介電層包括一或多個由Hf、Y、Ta、Ti、Al及Zr所形成的氧化物層。
  4. 如申請專利範圍第3項所述的方法，其中所述第三介電層更包括氧化矽層。
  5. 如申請專利範圍第2項所述的方法，其中所述第二介電層是氧化矽層、氮化矽層或其多層。
  6. 如申請專利範圍第2項所述的方法，其中所述第一介電層是氧化矽。
  7. 如申請專利範圍第2項所述的方法，更包括：在圖案化所述第二多晶矽膜及所述第三介電膜之後且在圖案化所述第二介電膜及所述第一多晶矽膜之前，在經圖案化的所述第二多晶矽膜的兩側上形成第一側壁間隙壁。
  8. 如申請專利範圍第7項所述的方法，更包括：在形成所述第一側壁間隙壁之後且在圖案化所述第二介電膜及所述第一多晶矽膜之前，在所述第一側壁間隙壁之上形成第二側壁間隙壁。
  9. 如申請專利範圍第8項所述的方法，其中所述第二側壁間隙壁包括氧化矽層、氮化矽層以及其多層中的一者。
  10. 如申請專利範圍第2項所述的方法，其中： 至少部分移除所述第二多晶矽層時，所述第三多晶矽層亦被至少部分移除，藉此形成選擇閘極空間及抹除閘極空間，且 所述導電材料亦形成於所述選擇閘極空間及所述抹除閘極空間中，藉此形成選擇閘極及抹除閘極。
  11. 一種製造包括非揮發性記憶體及場效電晶體的半導體裝置的方法，所述非揮發性記憶體設置於記憶胞元區域中，所述場效電晶體設置於邏輯電路區域中，所述方法包括： 在所述記憶胞元區域中形成所述非揮發性記憶體的胞元結構，所述胞元結構包括： 堆疊結構，包括設置於第一介電層之上的第一多晶矽層、設置於所述第一多晶矽層之上的第二介電層、設置於所述第二介電層之上的第三介電層以及設置於所述第三介電層之上的第二多晶矽層；以及 第三多晶矽層，設置於所述堆疊結構的兩側處； 在所述邏輯電路區域中形成所述場效電晶體的虛擬閘極結構，所述虛擬閘極結構包括： 閘介電層，設置於基底之上；以及 虛擬邏輯閘極，包括多晶矽且其設置於所述閘介電層之上； 至少部分移除所述記憶胞元區域中的所述第二多晶矽層，藉此形成控制閘極空間，並至少部分移除所述邏輯電路區域中的所述虛擬邏輯閘極，藉此形成第一邏輯閘極空間；以及 在所述控制閘極空間及所述第一邏輯閘極空間中形成導電材料， 其中所述第三介電層包括介電常數比氮化矽高的介電材料。
  12. 如申請專利範圍第11項所述的方法，其中所述胞元結構及所述虛擬邏輯閘極結構的形成方法包括： 在所述記憶胞元區域中形成所述第一介電層； 在所述記憶胞元區域中的所述第一介電層之上形成用於所述第一多晶矽層的第一多晶矽膜； 在所述記憶胞元區域中的所述第一多晶矽膜之上形成用於所述第二介電層的第二介電膜； 在形成所述第二介電膜之後，在所述記憶胞元區域及所述邏輯電路區域中形成用於所述第三介電層及所述閘介電層的第三介電膜； 在所述記憶胞元區域及所述邏輯電路區域中的所述第二介電膜之上形成用於所述第二多晶矽層及所述虛擬邏輯閘極的第二多晶矽膜； 圖案化所述記憶胞元區域中的所述第二多晶矽膜及所述第三介電膜，藉此形成所述第二多晶矽層，並圖案化所述邏輯電路區域中的所述第二多晶矽膜及所述第三介電膜，藉此形成所述虛擬邏輯閘極及所述閘介電層； 在圖案化所述第二多晶矽膜及所述第三介電膜之後，圖案化所述記憶胞元區域中的所述第二介電膜及所述第一多晶矽膜，藉此形成所述記憶胞元區域中的所述堆疊結構； 形成用於所述第三多晶矽層的第三多晶矽膜；以及 對所述堆疊結構、所述第三多晶矽膜及所述虛擬邏輯閘極執行平坦化操作。
  13. 如申請專利範圍第12項所述的方法，其中所述第三介電層包括一或多個由Hf、Y、Ta、Ti、A1及Zr形成的氧化物層。
  14. 如申請專利範圍第12項所述的方法，其中： 所述第二介電層是氧化矽層、氮化矽層以及其多層中的一者，且 所述虛擬邏輯閘極不包括所述第二介電膜。
  15. 如申請專利範圍第12項所述的方法，更包括：在圖案化所述第二多晶矽膜及所述第三介電膜之後且在圖案化所述第二介電膜及所述第一多晶矽膜圖案化之前，在所述第二多晶矽層的兩側及所述虛擬邏輯閘極的兩側上形成第一側壁間隙壁。
  16. 如申請專利範圍第15項所述的方法，更包括：在形成所述第一側壁間隙壁之後且在圖案化所述第二介電膜及所述第一多晶矽膜之前，在所述第一側壁間隙壁之上形成第二側壁間隙壁。
  17. 如申請專利範圍第16項所述的方法，其中所述第二側壁間隙壁包括氧化矽層、氮化矽層以及其多層中的一者。
  18. 如申請專利範圍第11項所述的方法，其中： 至少部分移除所述第二多晶矽層時，亦至少部分移除所述記憶胞元區域中的所述第三多晶矽層，藉以形成選擇閘極空間及抹除閘極空間，且 所述導電材料亦形成於所述選擇閘極空間及所述抹除閘極空間中。
  19. 如申請專利範圍第18項所述的方法，其中： 所述記憶胞元區域中的所述第二多晶矽層被完全移除，且 所述記憶胞元區域中的所述第三多晶矽層不被完全移除，且所述導電材料形成於剩餘的所述第三多晶矽層上。
  20. 一種包括非揮發性記憶體的半導體裝置，所述非揮發性記憶體包括： 第一介電層，設置於基底上； 浮置閘極，設置於所述第一介電層上； 控制閘極； 第二介電層，設置於所述浮置閘極與所述控制閘極之間，且具有氮化矽層、氧化矽層以及其多層中的一者；以及 第三介電層，設置於所述第二介電層與所述控制閘極之間且包括介電常數比氮化矽高的介電材料。
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