TW202004917A - 半導體裝置及其製造方法 - Google Patents

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Abstract

方法包含形成鰭突出於基底之上；在鰭的上表面上方以及沿鰭的側壁形成順應性氧化層；進行非等向性氧化物沉積或非等向性電漿處理，以在鰭的上表面上方以及沿鰭的側壁形成非順應性氧化層；以及在鰭上方形成閘極電極，順應性氧化層和非順應性氧化層在鰭與閘極電極之間。

Description

半導體裝置及其製造方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其製造方法。
半導體裝置用於各種電子應用中，例如個人電腦、手機、數位相機和其他電子設備。半導體裝置的製造一般透過依序在半導體基底上方沉積絕緣層或介電層、導電層和半導體層的材料，並透過使用微影製程將各種材料層圖案化，以形成半導體基底上的電路組件和元件。
半導體工業透過持續降低最小部件(feature)的尺寸，持續改善各種電子組件(例如電晶體、二極體、電阻、電容等等)的集成密度，使得更多的組件集成於既定面積中。然而，當降低最小部件的尺寸，出現了應解決的附加問題。
在一些實施例中，提供半導體裝置的製造方法，此方法包含形成鰭突出於基底之上；在鰭的上表面上方以及沿鰭的側壁形成順應性氧化層；進行非等向性氧化物沉積或非等向性電漿處理，以在鰭的上表面上方以及沿鰭的側壁形成非順應性氧化層；以及在鰭上方形成閘極電極，其中順應性氧化層 和非順應性氧化層在鰭與閘極電極之間。
在一些其他實施例中，提供半導體裝置的製造方法，此方法包含形成鰭；在鰭的頂表面和側壁上方形成第一氧化層，其中第一氧化層為非順應性的，其中第一氧化層在鰭的頂表面上方具有第一厚度，且第一氧化層沿鰭的側壁具有第二厚度，其中第一厚度大於第二厚度；以及在鰭和第一氧化層上方形成閘極電極。
在另外一些實施例中，提供半導體結構，半導體裝置包含第一鰭式場效電晶體裝置。第一鰭式場效電晶體裝置包含第一鰭突出於基底之上；第一氧化層設置於第一鰭的頂表面上方以及沿第一鰭的側壁，其中第一氧化層為非順應性的，其中第一氧化層在第一鰭的頂表面上方比沿第一鰭的側壁更厚；以及第一閘極電極，在第一鰭和第一氧化層上方。
50‧‧‧基底
50B、50C、53‧‧‧區域
51‧‧‧分隔線
52、58‧‧‧鰭
58T‧‧‧頂表面
54‧‧‧絕緣材料
56‧‧‧隔離區
60‧‧‧虛設介電層
60C‧‧‧順應性氧化層
60N‧‧‧非順應性氧化層
60N2‧‧‧(非順應性)氧化層
62‧‧‧虛設閘極層
64‧‧‧遮罩層
72‧‧‧虛設閘極
74‧‧‧遮罩
80‧‧‧閘極密封間隙壁
82‧‧‧(磊晶)源極/汲極區
86‧‧‧閘極間隙壁
88、108‧‧‧層間介電層
90‧‧‧凹口
92‧‧‧閘極介電層
94‧‧‧閘極電極
100、200‧‧‧鰭式場效電晶體裝置
110、112‧‧‧接點
211、213、215、217、221、223、225、227、231、233‧‧‧曲線
300‧‧‧半導體裝置
310‧‧‧第一區
320‧‧‧第二區
TT、TS1、TS2‧‧‧厚度
D、T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11‧‧‧時間
1000‧‧‧方法
1010、1020、1030、1040‧‧‧方塊
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。
第1圖顯示依據一些實施例之鰭式場效電晶體(fin field-effect transistor，FinFET)的範例的三維視圖。
第2、3、4、5、6、7A圖為依據一實施例之鰭式場效電晶體裝置在製造的各種階段中的剖面示意圖。
第7B圖為第7A圖的一部份的放大視圖。
第8A圖顯示依據一實施例之形成非順應性(non-conformal) 氧化層的方法的時序圖。
第8B圖顯示依據一實施例之形成非順應性氧化層的方法的時序圖。
第9A和9B圖分別顯示依據一實施例之形成非順應性氧化層的方法和透過第9A圖的方法形成的非順應性氧化層的剖面示意圖。
第10和11圖各顯示依據一實施例之形成順應性(conformal)氧化層的方法。
第12A和12B圖分別顯示依據一實施例之形成非順應性氧化層的方法和透過第12A圖的方法形成的非順應性氧化層的剖面示意圖。
第13圖顯示依據一實施例之非等向性電漿處理的圖式。
第14A和14B圖分別顯示依據一實施例之形成非順應性氧化層的方法和透過第14A圖的方法形成的非順應性氧化層的剖面示意圖。
第15A和15B圖分別顯示依據一實施例之形成非順應性氧化層的方法和透過第15A圖的方法形成的非順應性氧化層的剖面示意圖。
第16A、16B、17A、17B、18A、18B、18C、18D、19A、19B、20A、20B、21A、21B、22A、22B、23A、23B、24A、24B為依據一實施例之第7A圖在額外加工階段的鰭式場效電晶體裝置的剖面示意圖。
第25A和25B圖顯示一實施例之鰭式場效電晶體裝置的剖面示意圖。
第26圖顯示一實施例之半導體裝置的上視圖。
第27圖為一些實施例之形成半導體結構的方法的流程圖。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
各種實施例提供用於在鰭式場效電晶體裝置的鰭的頂表面上方以及沿鰭的側壁形成非順應性介電層(也可被稱為氧化物襯墊)的製程。特別來說，非順應性氧化層在鰭的頂表面上方比沿鰭的側壁更厚。非順應性氧化層的較厚頂部(例如在鰭的頂表面上方的部分)保護鰭免於在後續蝕刻製程期間 受損，而非順應性氧化層的較薄側壁部分(例如沿鰭的側壁的部分)讓鰭式場效電晶體達到更高集成密度以及在相鄰鰭之間較容易的間隙填充。雖然以鰭式場效電晶體裝置的氧化層的上下文中描述各種實施例，但是本發明實施例的原理可用於其他應用或裝置(例如平面裝置)和其他材料。
第1圖顯示依據一些實施例之鰭式場效電晶體的範例的三維視圖。鰭式場效電晶體包括鰭58於基底50(例如半導體基底)上方。隔離區56設置於基底50上方，且在鰭58的兩側上。鰭58從相鄰隔離區56之間突出至上方。雖然隔離區56被描述/顯示為與基底50分開，此處使用的術語“基底”可用指純半導體基底或包含隔離區的半導體基底。閘極介電層92沿鰭58的側壁和頂表面上方，且閘極電極94在閘極介電層92上方。源極/汲極區82設置於鰭58相對於閘極介電層92和閘極電極94的兩側上。第1圖更顯示用於之後圖式的參考剖面。剖面A-A為沿閘極電極94的縱軸且在例如垂直於鰭式場效電晶體的源極/汲極區82之間的電流方向的方向。剖面B-B垂直於剖面A-A且沿鰭58的縱軸，並在例如鰭式場效電晶體的源極/汲極區82之間的電流方向的方向。剖面C-C平行於剖面A-A，並延伸通過鰭式場效電晶體的源極/汲極區82。為了清楚起見，後續圖式參考這些參考剖面。
第2-6、7A和16A-24B圖為依據一實施例之鰭式場效電晶體裝置在製造的各種階段中的剖面示意圖。第2-7圖顯示第1圖中的參考剖面A-A，除了第2-7圖有多個鰭/鰭式場效電晶體。在第16A-24B圖中，以“A”標記結尾的圖式沿著第1圖中 的參考剖面A-A顯示，且以“B”標記結尾的圖式沿著第1圖中的相似參考剖面B-B顯示，除了第16A-24B圖有多個鰭/鰭式場效電晶體。第18C和18D圖顯示沿第1圖的參考剖面C-C，除了第18C和18D圖有多個鰭/鰭式場效電晶體。
在第2圖中，提中基底50。基底50可為半導體基底，例如塊狀半導體、絕緣層上覆半導體(semiconductor-on-insulator，SOI)基底或類似物，基底50可為摻雜(例如摻雜p型或n型摻雜物)或未摻雜。基底50可為晶圓，例如矽晶圓。一般來說，絕緣層上覆半導體基底為形成於絕緣層上的半導體材料層。絕緣層可為例如埋置氧化(buried oxide，BOX)層、氧化矽層或類似物。絕緣層提供於基底上，一般為矽基底或玻璃基底。也可使用其他基底，例如多層或梯度(gradient)基底。在一些實施例中，基底50的半導體材料可包含矽、鍺、化合物半導體(包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP)或前述之組合。
基底50具有區域50B和50C。區域50B可用於形成n型裝置，例如N型金屬氧化物半導體(n-type metal oxide semiconductor，NMOS)電晶體(例如n型鰭式場效電晶體)。區域50C可用於形成p型裝置，例如P型金屬氧化物半導體(p-type metal oxide semiconductor，PMOS)電晶體(例如p型鰭式場效電晶體)。區域50B可與區域50C物理隔開(透過分隔線51)，且任何數量的裝置部件(例如其他主動裝置、摻雜區、隔離結構等) 可設置於區域50B與區域50C之間。在一些實施例中，區域50B和區域50C皆用於形成相同型的裝置，例如兩區域皆用於n型裝置或p型裝置。
接著，在第3圖中，鰭52形成於基底50中。鰭52為半導體條帶(strip)。在一些實施例中，鰭52可透過在基底50中蝕刻溝槽來形成於基底50中。蝕刻可為任何合適的蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、中子束蝕刻(neutral beam etch，NBE)、類似方法或前述之組合。此蝕刻可為非等向性。
鰭52可透過任何合適的方法圖案化。舉例來說，鰭52可透過使用一道或多道光微影製程(包含雙重圖案化或多重圖案化)圖案化。一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，犧牲層形成於基底上方，並透過使用光微影製程圖案化。間隔物透過使用自對準製程形成於圖案化犧牲層旁邊。接著，移除犧牲層，且可接著使用剩下的間隔物將鰭圖案化。
接著，在第4圖中，絕緣材料54形成於基底50上方以及相鄰鰭52之間。絕緣材料54可為氧化物，例如氧化矽、氮化物、類似物或前述之組合，且可透過高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、可流動化學氣相沉積(flowable CVD，FCVD)(例如在遠端電漿系統中的基於化學氣相沉積的材料沉積，並後固化 使其轉變為另一材料，例如氧化物)、類似方法或前述之組合形成。可使用透過任何合適的製程形成的其他絕緣材料。在顯示的實施例中，絕緣材料54為透過可流動化學氣相沉積製程形成的氧化矽。在形成絕緣材料之後，可進行退火製程。在一實施例中，形成絕緣材料54，使得多餘的絕緣材料54覆蓋鰭52。
接著，請參照第5圖，將平坦化製程應用至絕緣材料54。在一些實施例中，平坦化製程包含化學機械研磨(chemical mechanical polish，CMP)、回蝕刻製程、前述之組合或類似方法。平坦化製程暴露出鰭52。在完成平坦化製程之後，鰭52的頂表面和絕緣材料54的頂表面齊平。
接著，在第6圖中，將絕緣材料54凹陷，以形成隔離區56(有時也被稱為淺溝槽隔離(Shallow Trench Isolation，STI)區)。將絕緣材料54凹陷，使得在區域50B和區域50C中的鰭58(例如突出於隔離區56的上表面之上的鰭52的部分)從相鄰的隔離區56之間突出。再者，隔離區56的頂表面可具有如圖所示的平坦表面、凸面、凹面(例如凹陷)或前述之組合。隔離區56的頂表面可透過合適的蝕刻形成平坦、凸形及/或凹形。隔離區56可透過使用合適的蝕刻製程凹陷，例如對絕緣材料54的材料有選擇性的蝕刻製程。舉例來說，使用CERTAS®蝕刻的化學氧化物蝕刻或Applied Materials SICONI工具，或可使用稀釋氫氟酸(dilute hydrofluoric，dHF)。
本發明所屬技術領域中具通常知識者將容易理解關於第2-6圖所描述的製程僅為可如何形成鰭58的一範例。在一些實施例中，介電層可形成於基底50的頂表面上方；可蝕刻 溝槽穿透介電層；同質磊晶結構可磊晶成長於溝槽中；以及可將介電層凹陷，使得同質磊晶結構從介電層突出，以形成鰭58。在一些實施例中，異質磊晶結構可用於鰭52。舉例來說，可將第5圖中的鰭52凹陷，並在凹陷處磊晶成長不同於鰭52的材料。在另一實施例中，介電層可形成於基底50的頂表面上方；可蝕刻溝槽穿透介電層；異質磊晶結構可透過使用不同於基底50的材料磊晶成長於溝槽中；以及將介電層凹陷，使得異質磊晶結構從介電層突出，以形成鰭58。在磊晶成長同質磊晶或異質磊晶結構的一些實施例中，成長材料可在成長期間原位(in situ)摻雜，其可免除之前或後續的佈植，但是可一起使用原位摻雜和佈植摻雜。再者，在N型金屬氧化物半導體區域中磊晶成長不同於在P型金屬氧化物半導體區域可為有利的。在各種實施例中，鰭58可由矽鍺(SixGe1-x，其中x可在0至1的範圍)、碳化矽、純鍺或大致純鍺、第III-V族化合物半導體、第II-VI族化合物半導體或類似物形成。舉例來說，可用於形成第III-V族化合物半導體的材料包含InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP和類似物，但不限於此。
再者，在第6圖中，合適的井區(未顯示)可形成於鰭58、鰭52及/或基底50中。在一些實施例中，P型井可形成於區域50B中，且N型井可形成於區域50C中。在一些實施例中，P型井或N型井可皆形成於區域50B和區域50C中。
在有著不同井區類型的實施例中，可透過使用光阻或其他遮罩(未顯示)來達成用於區域50B和區域50C的不同 佈植步驟。舉例來說，光阻可形成於區域50B中的鰭58和隔離區56上方。將光阻圖案化以暴露出基底50的區域50C(例如P型金屬氧化物半導體區域)。光阻可透過使用旋塗技術形成，且可透過使用合適的光微影技術圖案化。在將光阻圖案化之後，進行n型雜質佈植於區域50C中，且光阻可作為遮罩來大致防止n型雜質植入區域50B(例如N型金屬氧化物半導體區域)中。N型雜質可為被植入區域中的磷、砷或類似物至濃度等於或小於1018cm-3，例如在約1017cm-3至約1018cm-3之間。在佈植之後，例如透過合適的灰化製程來移除光阻。
在區域50C的佈植之後，光阻形成於區域50C中的鰭58和隔離區56上方。將光阻圖案化以暴露出基底50的區域50B(例如N型金屬氧化物半導體區域)。光阻可透過使用旋塗技術形成，且可透過使用合適的光微影技術圖案化。在將光阻圖案化之後，進行p型雜質佈植於區域50B中，且光阻可作為遮罩來大致防止p型雜質植入區域50C(例如P型金屬氧化物半導體區域)中。P型雜質可為被植入區域中的硼、BF2或類似物至濃度等於或小於1018cm-3，例如在約1017cm-3至約1018cm-3之間。在佈植之後，例如透過合適的灰化製程來移除光阻。
在區域50B和區域50C的佈植之後，可進行退火來活化被植入的p型及/或n型雜質。在一些實施例中，磊晶鰭的成長材料可在成長期間原位摻雜，其可免除佈植，但是可一起使用原位摻雜和佈植摻雜。
接著，請參照第7A圖，虛設(dummy)介電層60形成於鰭58上(例如在鰭58的頂表面和側壁上)。雖然未顯示於第7A 圖(和後續圖式)中，但是虛設介電層60也可形成於隔離區56上方。舉例來說，虛設介電層60可沿隔離區56的上方表面從鰭58連續地延伸至相鄰鰭58。虛設介電層60可可為氧化物，例如氧化矽、氧化鍺或類似物，但是也可使用其他合適的材料，例如氮化矽。在顯示的實施例中，虛設介電層60包括鰭58的材料的氧化物。舉例來說，假如鰭58由矽形成，虛設介電層60由氧化矽形成。如第7A圖所示，虛設介電層60為非順應性層。虛設介電層60的更多細節顯示於第7B圖中，第7B圖為第7A圖的區域53的放大視圖。可以注意的是，為了簡潔起見，並非在區域53中的所有部件皆顯示於第7B圖中。在下文中參考第8、9A、9B、10、11、12A、12B、13、14A、14B、15A和15B圖討論用於形成非順應性虛設介電層60的各種實施例方法。
請參照第7B圖，設置於鰭58的頂表面上方的虛設介電層60的部分(被稱為虛設介電層60的頂部)比沿鰭58的側壁設置的虛設介電層60的部分(被稱為虛設介電層60的側壁部分)更厚。特別來說，在顯示的範例中，虛設介電層60在鰭58的頂表面上方大致為均勻的，且具有厚度TT。厚度TT可在例如約2nm至約10nm的範圍中，但是也可能為其他尺寸。沿鰭58的側壁設置的虛設介電層60具有平均厚度(例如沿垂直於鰭58的側壁的方向測量，未顯示於第7B圖中)，此平均厚度小於厚度TT。在一些實施例中，平均厚度小於厚度TT的約80%。平均厚度可在例如2nm至約5nm的範圍中，但是也可能為其他尺寸。
在形成虛設介電層60的期間，例如因為相鄰鰭58之間具有狹窄的空間，可在鰭58的底部形成比在鰭58的頂部處 更少的氧化物(例如氧化矽)。因此，沿鰭58的側壁之虛設介電層60的厚度可沿從鰭58的頂部朝鰭58的底部的方向逐漸減少。在一些實施例中，沿鰭58的側壁的虛設介電層60在鰭58的頂表面58T具有厚度TS1，且在鰭58的底表面具有厚度TS2，其中厚度TS2大於厚度TS1的約90%。如下文將詳細討論，虛設介電層60可透過單一非等向性沉積製程(請參照第8A、8B圖和其討論)形成，或可透過兩個不同的製程(請參照第9A-15B圖和其討論)形成。
再次參照第7A圖，在形成虛設介電層60之後，虛設閘極層62形成於虛設介電層60上方，且遮罩層64形成於虛設閘極層62上方。虛設閘極層62可沉積於虛設介電層60上方，並接著例如透過化學機械研磨來平坦化。遮罩層64可沉積於虛設閘極層62上方。虛設閘極層62可為導電材料，且可選自包含多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物和金屬的群組。在一實施例中，沉積非晶矽並再結晶來創建多晶矽。虛設閘極層62可透過物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積、濺鍍沉積或用於沉積導電材料的其他本領域已知並使用的技術沉積。虛設閘極層62可由相較於蝕刻隔離區具有高蝕刻選擇性的其他材料製成。遮罩層64可包含例如SiN、SiON或類似物。在顯示的範例中，形成單一的虛設閘極層62和單一的遮罩層64橫跨區域50B和區域50C。在一些實施例中，分開的虛設閘極層可形成於區域50B和區域50C中，且分開的遮罩層可形成於區域50B和區域50C中。
第8A圖顯示依據一實施例之用於形成非順應性氧化層(例如第7B圖的虛設介電層60)的電漿輔助原子層沉積(plasma-enhanced atomic layer deposition，PEALD)製程的時序圖。第8A圖的時序圖對應至電漿輔助原子層沉積製程的循環，其中電漿輔助原子層沉積製程包含複數個循環。換言之，在電漿輔助原子層沉積製程期間，進行多次(循環)第8A圖的加工。雖然時常使用電漿輔助原子層沉積來形成順應性層，但是目前揭示的方法透過控制沉積製程參數能夠形成有著特別形狀的非順應性層(例如第7B圖的虛設介電層60)，例如第7B圖顯示的形狀。因此，顯示於第8A圖的電漿輔助原子層沉積製程也可被稱為非等向性電漿輔助原子層沉積製程或非等向性沉積製程。在一些實施例中，進行顯示於第8A圖的非等向性電漿輔助原子層沉積製程來形成第7B圖的虛設介電層60。
第8A圖包含三個子圖(subplot)，且所有子圖的時間(沿X軸)對齊。曲線211顯示將用於電漿輔助原子層沉積製程的前驅物供應至沉積腔體的時間，其中第6圖的鰭式場效電晶體裝置放置於沉積腔體中，以形成虛設介電層60。前驅物的類型可取決於將形成的氧化物。舉例來說，為了形成氧化矽層作為虛設介電層60，前驅物為矽前驅物，例如氨基矽烷氣體。氨基矽烷氣體的範例包含二乙基氨基矽烷(bisdiethylaminosilane,BDEAS)和二異丙基氨基矽烷(diisopropylaminosilane,DIPAS)。相似地，為了形成氧化鍺層作為虛設介電層60，前驅物可為鍺前驅物。
如第8A圖所示，從時間T1開始，將前驅物(例如矽 前驅物)供應至沉積腔體，並在時間T2停止供應前驅物。時間T1至時間T2之間的持續時間可為約0.1秒至10秒之間，且前驅物的流量可在約1000標準立方公分/每分鐘(standard cubic centimeters per minute，sccm)至約5000sccm之間。在時間T1，氣體源包括氧氣和載體氣體(也可被稱為稀釋氣體)也供應至沉積腔體，如曲線213所示。載體氣體可包括惰性氣體，例如Ar、He、Kr或類似物，但不限於此。氣體源供應至沉積腔體直到時間T3，氣體源在時間T3停止供應。時間T1至時間T3之間的持續時間可為約1秒至300秒之間。在顯示的範例中，氧氣的流量在約50sccm至約5000sccm之間，且氧氣的流量與氧氣的流量和載體氣體的流量的總和的比值在約1%至約99%之間，例如約1%至約20%之間，或約1%至約30%之間。在顯示的實施例中，沉積腔體的壓力在約1000mTorr至約8000mTorr之間。在一些實施例中，Si前驅物形成與下方層(例如鰭58)接合的單層。
再次參照第8A圖，在時間T4，使用例如由射頻(radio frequency，RF)電源驅動的電容式耦合電漿(capacitively coupled plasma，CCP)系統將氧氣活化為電漿(例如氧電漿)。時間T1至時間T4之間的持續時間可為約0.2秒至50秒之間。在一些實施例中，氧電漿在有著含氧試樣(例如O2或H2O)的環境中產生，其中O2或H2O可來自氣體源(例如包含在氣體源中)。在一些實施例中，氧電漿將前驅物的矽氧化以形成氧化矽(例如在第7B圖中在鰭58上方的虛設介電層60)。曲線215顯示開啟射頻電源的持續時間D(例如在時間T4至時間T5之間)，以將氧氣活化為氧電漿。在一些實施例中，電容式耦合電漿系統的射頻 電源具有頻率13.56MHz。在顯示的範例中，射頻電源的功率在約10W至約1500W之間，且射頻電源開啟的持續時間(例如在時間T4至時間T5持續地開啟著)在約0.05秒至約180秒之間。
第8B圖顯示依據一實施例之用於形成非順應性氧化層(例如第7B圖的虛設介電層60)的另一電漿輔助原子層沉積製程的時序圖。在第8B圖中的相似符號表示相同或相似於第8A圖中的組件/製程，細節不重複於此。曲線217顯示打開射頻電源的時間，以產生氧電漿。不同於第8A圖中射頻電源持續地開啟一段時間D(例如在時間T4至時間T5之間)，第8B圖的電漿輔助原子層沉積製程中的射頻電源在電漿輔助原子層沉積製程的每個循環中重複地開啟和關閉。曲線217中的每個脈衝(例如時間T6至時間T7之間，時間T8至時間T9之間，以及時間T10至時間T11之間)顯示打開射頻電源以將氧氣活化的時間區段，且在脈衝之間的每個間隙(例如時間T7至時間T8之間)顯示關閉射頻電源的時間區段。脈衝之間的每個間隙可具有非常短的持續時間，例如在約0.1秒至約5秒之間。在一些實施例中，在射頻電源開啟的過渡時間期間，電漿輔助原子層沉積製程的非等向性特性(例如在鰭58上方非順應性沉積虛設介電層60)更為明顯，因此在曲線217中具有複數個脈衝(和間隙)有助於形成非順應性虛設介電層60的形狀(例如較厚的頂部和較薄的側壁部分)。可以注意的是，為了顯示目的，曲線217中的脈衝之間的間隙的持續時間可略為誇大。在一些實施例中，曲線217中的脈衝的全部持續時間(電漿輔助原子層沉積製程的每個循環期間之射頻電源的全部持續時間)在約0.05秒至約180秒。在一些 實施例中，進行第8B圖顯示的非等向性電漿輔助原子層沉積製程，以形成第7B圖的虛設介電層60。
第9A圖為形成非順應性氧化層(例如第9B圖的虛設介電層60)的另一個方法的流程圖，且第9B圖顯示鰭58以及使用第9A圖的方法在鰭58上方形成的非順應性氧化層的剖面示意圖。請參照第9A和9B圖，方法包含進行順應性氧化物沉積製程，以在鰭58的頂表面和側壁上方形成順應性氧化層60C。在下文中參考第10和11圖討論用於形成順應性氧化層60C的兩種實施例方法。接著，進行非等向性氧化物沉積製程，以在順應性氧化層60C上方形成非順應性氧化層60N。非等向性氧化物沉積製程可使用例如第8A或8B圖中顯示的電漿輔助原子層沉積製程來進行，細節不重複於此。
如第9B圖所示，非順應性氧化層60N在鰭58的頂表面上方具有較厚的頂部，且沿鰭58的側壁具有較薄的側壁部分。順應性氧化層60C和非順應性氧化層60N被統稱為虛設介電層60。關於虛設介電層60的形狀和尺寸的細節請參照第7B圖的以上討論，因此不重複於此。可以注意的是，雖然第9B圖顯示順應性氧化層60C與非順應性氧化層60N之間的界面，但是此界面可為顯示目的，且在虛設介電層60中可能無法觀察到此界面。
第10圖顯示用於形成順應性氧化層(例如第9B圖中的順應性氧化層60C)的電漿輔助原子層沉積製程的循環中的製程。顯示於第10圖的電漿輔助原子層沉積製程相似於第8A圖的電漿輔助原子層沉積製程，但是製程條件中有著不同參 數，以控制形成的氧化層的輪廓。在第10圖中，曲線221顯示將前驅物供應至沉積腔體的時間，曲線223顯示將氣體源供應至沉積腔體的時間，且曲線225顯示開啟射頻電源以將氧氣活化為氧電漿的時間。前驅物和氣體源的組成可相同或相似於第8A圖的前驅物和氣體源，因此細節不重複於此。在顯示的實施例中，進行多次(循環)第10圖中顯示的製程，以形成順應性氧化層60C。
在一些實施例中，第10圖的電漿輔助原子層沉積製程使用透過射頻電源驅動的電容式耦合電漿系統，其中射頻電源具有頻率13.56MHz以及功率在約10W至約500W之間。在電漿輔助原子層沉積製程的每個循環中，射頻電源開啟的持續時間(例如曲線225的單一脈衝的持續時間)在約1秒至約10秒之間。第10圖的電漿輔助原子層沉積製程的壓力可在約3000mTorr至約8000mTorr之間。氧氣的流量可在約2000sccm至約5000sccm之間，且氧氣的流量與氧氣的流量和載體氣體的流量的總和的比值大於約20%，例如在約20%至約90%之間，或在約20%至約80%之間。有著上述的製程條件，第10圖的電漿輔助原子層沉積製程在鰭58的頂表面和側壁上方形成順應性氧化層60C，如第9B圖所示。因此，第10圖的電漿輔助原子層沉積製程也可被稱為等向性電漿輔助原子層沉積製程或等向性沉積製程。
第11圖顯示用於形成順應性氧化層(例如第9B圖的順應性氧化層60C)的另一個實施例方法。在第11圖的範例中，進行熱氧化製程(曲線227顯示其時間)，以在鰭58的頂表面 和側壁上方形成順應性氧化層60C(例如熱氧化層)。可進行多次(循環)第11圖顯示的熱氧化製程，以形成第9B圖的順應性氧化層60C。舉例來說，熱氧化製程可為原位蒸氣產生(in-situ steam generation，ISSG)製程或快速熱氧化(rapid thermal oxidization，RTO)製程。
第12A圖顯示用於形成非順應性氧化層(例如第12B圖的虛設介電層60)的方法的流程圖，而第12B圖顯示鰭58以及使用第12A圖的方法在鰭58上方形成的非順應性氧化層的剖面示意圖。請參照第12A和12B圖，方法包含兩個步驟，其中第一步驟包含進行順應性氧化沉積製程，以在鰭58的頂表面和側壁上方形成順應性氧化層60C。順應性氧化層60C可例如透過使用第10圖中顯示的順應性電漿輔助原子層沉積製程或第11圖中顯示的熱氧化製程形成，因此細節不重複於此。接著，進行非等向性電漿處理製程(有時也被稱為非等向性氧化物處理製程)，以將鰭58的外部轉變為氧化層60N2，其中鰭58的外部係指鰭58之靠近鰭58的上表面和側壁的部分。在一些實施例中，用於非等向性電漿處理製程的電漿(例如氧電漿)經過順應性氧化層60C，並與鰭58的材料(例如矽)反應，以形成氧化層60N2(例如氧化矽)。第12B圖中的虛線標示出在非等向性電漿處理製程之後，鰭58與轉化的氧化層60N2之間的界面，其中此界面可包括或不包括如虛線所示的實線。
由於非等向性電漿處理製程的非等向性，因此鰭58的頂部相較於鰭58的側壁部分更有可能轉變為氧化物，且因此靠近鰭58的頂表面的氧化層60N2比靠近鰭58的側壁的氧化 層60N2更厚。因此，氧化層60N2為非順應性氧化層。非順應性氧化層60N2和順應性氧化層60C被統稱為虛設介電層60。關於虛設介電層60的形狀和尺寸的細節請參照第7B圖的以上討論，因此不重複於此。可以注意的是，雖然第12B圖顯示順應性氧化層60C與非順應性氧化層60N2之間的界面，但是此界面可為顯示目的，且在虛設介電層60中可能無法觀察到此界面。
第13圖顯示第12A圖之一些實施例中的非等向性電漿處理製程的循環。換句話說，在非等向性電漿處理製程期間，進行多次(循環)第13圖的製程。在第13圖的製程中，沒有將前驅物供應至沉積腔體。將氣體源(相同或相似於第8A圖的氣體源)供應至沉積腔體一段時間(相似於第8A圖)(曲線231顯示其時間)。在一些實施例中，當氣體源被供應至沉積腔體時，透過射頻電源驅動的電容式耦合電漿系統將氣體源中的氧氣活化為氧電漿。在一些實施例中，相較於第8A圖所示的非等向性電漿輔助原子層沉積製程，非等向性電漿處理製程的製程條件(曲線233顯示其時間)相同於第8A圖的製程條件，除了沒有將前驅物供應至沉積腔體。
第14A圖顯示用於形成非順應性氧化層(例如第14B圖的虛設介電層60)的方法的流程圖，而第14B圖顯示鰭58以及使用第14A圖的方法在鰭58上方形成的非順應性氧化層的剖面示意圖。請參照第14A和14B圖，方法包含進行非等向性氧化物沉積製程，以在鰭58的頂表面上方以及沿鰭58的側壁形成非順應性氧化層60N。非等向性氧化物沉積製程可透過使用例如第8A或8B圖顯示的電漿輔助原子層沉積製程來進行。接 著，在非順應性氧化層60N上方形成順應性氧化層60C。順應性氧化層60C可透過使用例如第10圖中顯示的順應性電漿輔助原子層沉積製程或第11圖中顯示的熱氧化製程形成。順應性氧化層60C和非順應性氧化層60N被統稱為虛設介電層60。關於虛設介電層60的形狀和尺寸的細節請參照第7B圖的以上討論，因此不重複於此。可以注意的是，雖然第14B圖顯示順應性氧化層60C與非順應性氧化層60N之間的界面，但是此界面可為顯示目的，且在虛設介電層60中可能無法觀察到此界面。
第15A圖顯示用於形成非順應性氧化層(例如第15B圖的虛設介電層60)的方法的流程圖，而第15B圖顯示鰭58以及使用第15A圖的方法在鰭58上方形成的非順應性氧化層的剖面示意圖。請參照第15A和15B圖，方法包含進行非等向性氧化物處理製程，以將鰭58的外部轉變為非順應性氧化層60N2，其中在非等向性氧化物處理製程之後，非順應性氧化層60N2設置於鰭58的上表面上方以及沿鰭58的側壁。非等向性氧化物處理製程可透過使用第13圖中顯示的非等向性氧化物處理製程來進行。接著，在非順應性氧化層60N2上方形成順應性氧化層60C。順應性氧化層60C可例如透過使用第10圖中顯示的順應性電漿輔助原子層沉積製程或第11圖中顯示的熱氧化製程形成。順應性氧化層60C和非順應性氧化層60N2被統稱為虛設介電層60。關於虛設介電層60的形狀和尺寸的細節請參照第7B圖的以上討論，因此不重複於此。可以注意的是，雖然第15B圖顯示順應性氧化層60C與非順應性氧化層60N2之間的界面，但是此界面可為顯示目的，且在虛設介電層60中可能無法 觀察到此界面。
以上討論用於形成非順應性虛設介電層60的各種實施例方法。非順應性虛設介電層60具有厚的頂部和薄的側壁部分，其中厚的頂部保護鰭58免受後續在取代閘極製程的蝕刻製程中受損，而薄的側壁部分使得鰭式場效電晶體彼此更靠近地設置，以達到更高的集成密度，及/或使得相鄰鰭58之間更容易地間隙填充。因為在先進製造製程節點中部件尺寸持續縮減，上述特徵為特別有利的。
顯示於第9B、12B、14B和15B圖的非順應性虛設介電層60各包括兩層氧化物(例如第9B圖中的順應性氧化層60C和非順應性氧化層60N，第12N圖的順應性氧化層60C和非順應性氧化層60N2)。在其他實施例中，第9B、12B、14B和15B圖的非順應性虛設介電層60的兩層中的一層(例如順應性氧化層60C)由不同於氧化物的材料形成，例如氮化矽、氮氧化矽或類似物，在此情況中，在非順應性虛設介電層60的兩層中具有界面。這些和其他變化完全包括在本發明實施例的範圍內。
第16A-24B圖顯示接續第7A圖的製程之在製造鰭式場效電晶體裝置中的各種額外步驟。第16A-24B圖顯示區域50B或區域50C中的部件。舉例來說，第16A-24B圖顯示的結構可適用於區域50B和區域50C。在每個圖式的相關文本中描述區域50B和區域50C的結構中的差異(如果有的話)。
在第16A和16B圖中，遮罩層64可透過使用合適的光微影和蝕刻技術圖案化以形成遮罩74。接著，遮罩74的圖案可透過合適的蝕刻技術轉移至虛設閘極層62和虛設介電層 60，以形成虛設閘極72。虛設閘極72覆蓋鰭58的各自通道區。遮罩74的圖案可用於將每個虛設閘極72與相鄰虛設閘極隔開。虛設閘極72也可具有與各自的磊晶鰭52/58大致垂直的長度方向。
再者，在第16A和16B圖中，閘極密封間隙壁80可形成於虛設閘極72、遮罩74及/或鰭58的暴露表面上。熱氧化或沉積之後進行非等向性蝕刻可形成閘極密封間隙壁80。
在形成閘極密封間隙壁80之後，可進行用於輕摻雜源極/汲極(lightly doped source/drain，LDD)區(未明確顯示)的佈植。在有著不同裝置類型的實施例中，相似於上述第6圖的佈植，遮罩(例如光阻)可形成於區域50B上方，同時暴露出區域50C，且可將合適類型(例如n型或p型)的雜質植入區域50C中暴露的鰭58中。接著，可移除遮罩。之後，遮罩(例如光阻)可形成於區域50C上方，同時暴露出區域50B，且可將合適類型的雜質植入區域50B中暴露的鰭58中。接著，可移除遮罩。n型雜質可為任何前述的n型雜質，且p型雜質可為任何前述的p型雜質。輕摻雜源極/汲極區具有雜質的濃度在約1015cm-3至約1016cm-3。可使用任何退火來活化植入的雜質。
接著，在第17A和17B圖中，閘極間隙壁86沿虛設閘極72和遮罩74的側壁形成於閘極密封間隙壁80上。閘極間隙壁86可透過順應性沉積材料，接著非等向性蝕刻此材料來形成。閘極間隙壁86的材料可為氮化矽、SiCN、前述之組合或類似物。
接著，在第18A和18B圖中，磊晶源極/汲極區82(有 時也被簡稱為源極/汲極區)形成於鰭58中。磊晶源極/汲極區82形成於鰭58中，使得每個虛設閘極72設置於各對相鄰的磊晶源極/汲極區82之間。在一些實施例中，磊晶源極/汲極區82可延伸進入鰭52中。在一些實施例中，閘極間隙壁86用於將磊晶源極/汲極區82與虛設閘極72隔開合適的橫向距離，使得磊晶源極/汲極區82不會使後續形成最終的鰭式場效電晶體裝置的閘極短路。
區域50B(例如N型金屬氧化物半導體區)中的磊晶源極/汲極區82可透過將區域50C(例如P型金屬氧化物半導體區)遮蔽，接著蝕刻區域50B中的鰭58的源極/汲極區，以在鰭58中形成凹口。接著，區域50B中的磊晶源極/汲極區82磊晶成長於凹口中。磊晶源極/汲極區82可包含任何合適的材料，例如適用於n型鰭式場效電晶體的材料。舉例來說，假如鰭58為矽，區域50B中的磊晶源極/汲極區82可包含矽、SiC、SiCP、SiP或類似物。區域50B中的磊晶源極/汲極區82可具有從鰭58的各自表面凸起的表面，且可具有多面。
區域50C(例如P型金屬氧化物半導體區)中的磊晶源極/汲極區82可透過將區域50B(例如N型金屬氧化物半導體區)遮蔽，接著蝕刻區域50C中的鰭58的源極/汲極區，以在鰭58中形成凹口。接著，區域50C中的磊晶源極/汲極區82磊晶成長於凹口中。磊晶源極/汲極區82可包含任何合適的材料，例如適用於p型鰭式場效電晶體的材料。舉例來說，假如鰭58為矽，區域50C中的磊晶源極/汲極區82可包含SiGe、SiGeB、Ge、GeSn或類似物。區域50C中的磊晶源極/汲極區82可具有從鰭58 的各自表面凸起的表面，且可具有多面。
可將磊晶源極/汲極區82及/或鰭58植入摻雜物以形成源極/汲極區，此製程相似於上述用於形成輕摻雜源極/汲極區的製程，接著進行退火。源極/汲極區可具有雜質濃度在約1019cm-3至約1021cm-3之間。用於源極/汲極區的n型雜質及/或p型雜質可為前述的任何雜質。在一些實施例中，磊晶源極/汲極區82可在成長期間原位摻雜。
由於用於在區域50B和區域50C中形成磊晶源極/汲極區82的磊晶製程，因此磊晶源極/汲極區82具有多面橫向向外擴展超過鰭58的側壁。在一些實施例中，如第18C圖所示，這些面導致同一個鰭式場效電晶體裝置的相鄰磊晶源極/汲極區82合併。在其他實施例中，如第18D圖所示，在完成磊晶製程之後，相鄰的磊晶源極/汲極區82保持分開。
接著，在第19A和19B圖中，層間介電層(interlayer dielectric layer，ILD)88設置於第18A和18B圖顯示的結構上方。層間介電層88可由介電材料或半導體材料形成，且可透過任何合適的方法沉積，例如化學氣相沉積、電漿輔助化學氣相沉積(plasma-enhanced CVD，PECVD)或可流動化學氣相沉積。介電材料可包含磷矽酸鹽玻璃(Phospho-Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass，BSG)、硼摻雜磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、未摻雜矽酸鹽玻璃(undoped Silicate Glass，USG)或類似物。半導體材料可包含非晶矽、矽鍺(SixGe1-x，其中x可在大致0至1之間)、純鍺或類似物。可使用透過任何合適的製程形成的其他絕緣物或半 導體材料在一些實施例中，接觸蝕刻停止層(contact etch stop layer，CESL)(未顯示)設置於層間介電層88與磊晶源極/汲極區82、遮罩74以及閘極間隙壁86之間。
接著，在第20A和20B圖中，可進行平坦化製程(例如化學機械研磨)，使層間介電層88的頂表面與虛設閘極72的頂表面齊平。平坦化製程也可移除虛設閘極72上的遮罩74以及閘極密封間隙壁80和閘極間隙壁86沿遮罩74的側壁的部分。在平坦化製程之後，虛設閘極72、閘極密封間隙壁80、閘極間隙壁86和層間介電層88的頂表面齊平。因此，虛設閘極72的頂表面從層間介電層88暴露出來。
在第21A和21B圖中，在蝕刻步驟中移除虛設閘極72和虛設介電層60在暴露的虛設閘極72正下方的部分，以形成凹口90。在一些實施例中，虛設閘極72透過非等向性乾蝕刻製程移除。舉例來說，蝕刻製程可包含乾蝕刻製程，乾蝕刻製程使用反應氣體選擇性地蝕刻虛設閘極72而不蝕刻層間介電層88或閘極間隙壁86。每個凹口90暴露出各自鰭58的通道區。每個通道區設置於各對相鄰的磊晶源極/汲極區82之間。在移除製程期間，虛設介電層60可用作當虛設閘極72被蝕刻時的蝕刻停止層。在移除虛設閘極72之後，可接著移除虛設介電層60。形成凹口90的蝕刻製程可能過蝕刻(overetch)並損壞透過凹口90暴露出的鰭58的頂部。在一些實施例中，非順應性虛設介電層60的厚的頂部防止或減少過蝕刻的發生，因此改善半導體製造製程的產率。
接著，在第22A和22B圖中，形成用於取代閘極的 閘極介電層92和閘極電極94。閘極介電層92順應性沉積於凹口90中，例如沉積於鰭58的頂表面和側壁上以及閘極密封間隙壁80/閘極間隙壁86的側壁上。閘極介電層92也可形成於層間介電層88的頂表面上。依據一些實施例，閘極介電層92包括氧化矽、氮化矽或前述之多層。在一些實施例中，閘極介電層92為高介電常數(high-k)介電材料，且在這些實施例中，閘極介電層92可具有介電常數值大於約7.0，且可包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb和前述之組合的金屬氧化物或矽酸鹽。閘極介電層92的形成方法可包含分子束沉積(Molecular-Beam Deposition，MBD)、原子層沉積(atomic layer deposition，ALD)、電漿輔助化學氣相沉積和類似方法。
閘極電極94各自沉積於閘極介電層92上方，並填充凹口90的剩下部分。閘極電極94可為含金屬材料，例如TiN、TaN、TaC、Co、Ru、Al、前述之組合或前述之多層。舉例來說，雖然圖中顯示單一層的閘極電極94，任何數量的功函數調整層可沉積於凹口90中。在填充閘極電極94之後，可進行平坦化製程(例如化學機械研磨)來移除閘極介電層92和閘極電極94的材料的多餘部分，其中多餘部分在層間介電層88的頂表面上方。閘極電極94和閘極介電層92的剩下部分因此形成最終鰭式場效電晶體裝置的取代閘極。閘極電極94和閘極介電層92可被統稱為閘極結構或閘極堆疊。閘極堆疊可沿鰭58的通道區的側壁延伸。
在區域50B和區域50C中之閘極介電層92的形成可同時發生，使得在每一區域中的閘極介電層92由相同材料形 成，且閘極電極94的形成可同時發生，使得在每一區域中的閘極電極94由相同材料形成。在一些實施例中，在每一區域中的閘極介電層92可由不同的製程形成，使得閘極介電層92可為不同材料，且在每一區域中的閘極電極94可由不同的製程形成，使得閘極電極94可為不同材料。當使用不同製程時，可使用各種遮罩步驟來遮蔽並暴露出合適的區域。
接著，在第23A和23B圖中，層間介電層108設置於層間介電層88上方。在一實施例中，層間介電層108為透過可流動化學氣相沉積方法形成的可流動膜。在一些實施例中，層間介電層108由介電材料形成，例如磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼摻雜磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃或類似物，且層間介電層108可透過任何合適的方法沉積，例如化學氣相沉積或電漿輔助化學氣相沉積。
接著，在第24A和24B圖中，形成接點110和112通過層間介電層108及/或層間介電層88，以形成鰭式場效電晶體裝置100。在一些實施例中，在形成接點112之前，可進行退火製程，以在磊晶源極/汲極區82與接點112之間的界面形成矽化物。接點110電性連接至閘極電極94，且接點112電性連接至磊晶源極/汲極區82。第24A和24B圖在相同剖面中顯示接點110和112。然而，在其他實施例中，接點110和112可設置於不同剖面中。再者，第24A和24B圖中的接點110和112僅為顯示目的，且並非意圖以任何方式限制。舉例來說，接點110可如顯示的與鰭52垂直對齊，或可設置於閘極電極94上的不同位置。再者，接點112可在形成接點110之前、同時或之後形成。
第21A-24B圖顯示取代閘極製程，其中第20A和20B圖中所示之設置於通道區和虛設閘極72上方的非順應性虛設介電層60分別被順應性閘極介電層92和閘極電極94取代。在其他實施例中，不進行取代閘極製程，例如第25A和25B圖所示的閘極先製(gate first)製程。取而代之的是，如第25A和25B圖所示，層間介電層88和108形成於第20A和20B圖所示的結構上方，且接點110和112形成於層間介電層108及/或88中以電性連接至虛設閘極72和磊晶源極/汲極區82。因此，在第25A和25B圖的範例中，非順應性虛設介電層60和虛設閘極72保留在形成之最終的鰭式場效電晶體裝置200中，且分別作為最終的鰭式場效電晶體裝置200的閘極介電層和閘極電極。
第26圖顯示半導體裝置300(例如半導體晶粒)的上視圖。在第26圖的實施例中，有著順應性閘極介電層92(如第24A和24B圖所示)的一個或多個鰭式場效電晶體裝置100形成於半導體裝置300的第一區310中，且有著非順應性虛設介電層60(有時也被稱為非順應性閘極介電層)(如第25A和25B圖所示)的一個或多個鰭式場效電晶體裝置200形成於半導體裝置300的第二區320中。換句話說，半導體裝置300在同一基底50上具有有著順應性閘極介電層92的鰭式場效電晶體裝置100和有著非順應性虛設介電層60的鰭式場效電晶體裝置200。鰭式場效電晶體裝置100可具有較低的閘極電阻和較快的轉換速度(例如因為形成金屬閘極)，而鰭式場效電晶體裝置200可由於較少製程步驟而具有較低生產成本。因此，在同一半導體晶粒的不同區域中形成兩種類型的鰭式場效電晶體裝置(例如鰭式場效 電晶體裝置100和200)可為有利於達成裝置效能與裝置成本之間的平衡。
本發明實施例可達成各種優點。舉例來說，非順應性虛設介電層60在鰭58上方具有厚的頂部以及沿鰭58的側壁具有薄的側壁部分。厚的頂部保護鰭58免受後續在取代閘極製程的蝕刻製程中受損，而薄的側壁部分使得鰭式場效電晶體達到更高的鰭式場效電晶體的集成密度，且由於薄的側壁部分提供更大的空間，因此使得相鄰鰭58之間更容易地間隙填充。因為在先進製造製程節點中部件尺寸持續縮減，上述特徵為特別有利的。
第27圖顯示依據一些實施例之製造半導體結構的方法1000的流程圖。應當理解的是，第27圖所示的實施例方法僅為許多可能的實施例方法的一個範例。本發明所屬技術領域中具通常知識者可理解許多變化、替代和修改。舉例來說，可增加、移除、取代、重新排列和重複第27圖所示的各種步驟。
請參照第27圖，在方塊1010中，形成鰭突出於基底。在方塊1020中，在鰭的上表面上方以及沿鰭的側壁形成順應性氧化層。在方塊1030中，進行非等向性氧化物沉積或非等向性電漿處理，以在鰭的上表面上方以及沿鰭的側壁形成非順應性氧化層。在方塊1040中，在鰭上方形成閘極電極，其中順應性氧化層和非順應性氧化層在鰭與閘極電極之間。
在一實施例中，一方法包含形成鰭突出於基底之上；在鰭的上表面上方以及沿鰭的側壁形成順應性氧化層；進行非等向性氧化物沉積或非等向性電漿處理，以在鰭的上表面 上方以及沿鰭的側壁形成非順應性氧化層；以及在鰭上方形成閘極電極，順應性氧化層和非順應性氧化層在鰭與閘極電極之間。在一實施例中，設置於鰭的上表面上方的非順應性氧化層比沿鰭的側壁設置的非順應性氧化層更厚。在一實施例中，非等向性氧化物沉積或非等向性電漿處理在形成順應性氧化層之前進行。在一實施例中，非等向性氧化物沉積或非等向性電漿處理在形成順應性氧化層之後進行。在一實施例中，非等向性氧化物沉積為電漿製程，其中電漿製程包含複數個循環，且其中電漿製程透過使用包含矽的前驅物和包含氧氣的氣體源進行。在一實施例中，使用射頻電源驅動的電容式耦合電漿系統將氧氣活化為電漿，其中射頻電源的功率在約10W至約1500W之間。在一實施例中，射頻電源在電漿製程的每個循環中重複地開啟和關閉。在一實施例中，射頻電源在電漿製程的每個循環中持續地開啟持續時間約0.05秒至約180秒之間。在一實施例中，氣體源更包含載體氣體，其中電漿製程的壓力在約1000mTorr至約8000mTorr之間，氧氣的流量在約50sccm至約5000sccm之間，且氧氣的流量與氣體源的總流量的比值在約1%至約20%之間。在一實施例中，非等向性電漿處理將鰭的外部轉變為非順應性氧化層，其中非順應性氧化層在鰭的上表面比沿鰭的側壁更厚。在一實施例中，非等向性電漿處理包含複數個循環且透過使用包含氧氣和載體氣體的氣體源進行，在非等向性電漿處理的每個循環中，氧氣活化為電漿的持續時間在約0.05秒至約180秒之間，且非等向性電漿處理的功率在約10W至約1500W之間。在一實施例中，非等向性電漿處理的壓力在 約1000mTorr至約8000mTorr之間，氧氣的流量在約50sccm至約5000sccm之間，且氧氣的流量與氣體源的總流量的比值在約1%至約20%之間。
在一實施例中，一方法包含形成鰭；在鰭的頂表面和側壁上方形成第一氧化層，其中第一氧化層為非順應性的，其中第一氧化層在鰭的頂表面上方具有第一厚度，且第一氧化層沿鰭的側壁具有第二厚度，其中第一厚度大於第二厚度；以及在鰭和第一氧化層上方形成閘極電極。在一實施例中，此方法更包含在形成第一氧化層之後以及形成閘極電極之前，在第一氧化層上方形成第二氧化層，第二氧化層為順應性的。在一實施例中，此方法更包含在形成第一氧化層之前，在鰭上方形成第二氧化層，第二氧化層為順應性的，第二氧化層在鰭與第一氧化層之間。在一實施例中，形成第一氧化層的步驟包含進行非等向性電漿輔助原子層沉積製程。在一實施例中，形成第一氧化層的步驟包含進行非等向性電漿處理製程。
在一實施例中，半導體裝置包含第一鰭式場效電晶體裝置。第一鰭式場效電晶體裝置包含第一鰭突出於基底之上；第一氧化層設置於第一鰭的頂表面上方以及沿第一鰭的側壁，其中第一氧化層為非順應性的，其中第一氧化層在第一鰭的頂表面上方比沿第一鰭的側壁更厚；以及第一閘極電極，在第一鰭和第一氧化層上方。在一實施例中，第一氧化層沿第一鰭的側壁的平均厚度小於第一氧化層在第一鰭的頂表面上方的厚度的80%。在一實施例中，半導體裝置更包含第二鰭式場效電晶體裝置，其中第二鰭式場效電晶體裝置包含第二鰭突出 於基底之上；第二氧化層設置於第二鰭的頂表面上方以及沿第二鰭的側壁，其中第二氧化層為順應性的；以及第二閘極電極在第二鰭和第二氧化層上方。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明進行各種改變、置換或修改。
1000‧‧‧方法
1010、1020、1030、1040‧‧‧方塊

Claims (20)

  1. 一種半導體裝置的製造方法，包括：形成一鰭突出於一基底之上；在該鰭的上表面上方以及沿該鰭的側壁形成一順應性氧化層；進行一非等向性氧化物沉積或一非等向性電漿處理，以在該鰭的上表面上方以及沿該鰭的側壁形成一非順應性氧化層；以及在該鰭上方形成一閘極電極，其中該順應性氧化層和該非順應性氧化層在該鰭與該閘極電極之間。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中設置於該鰭的上表面上方的該非順應性氧化層比沿該鰭的側壁設置的該非順應性氧化層更厚。
  3. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該非等向性氧化物沉積或該非等向性電漿處理在形成該順應性氧化層之前進行。
  4. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該非等向性氧化物沉積或該非等向性電漿處理在形成該順應性氧化層之後進行。
  5. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該非等向性氧化物沉積為一電漿製程，其中該電漿製程包括複數個循環，且其中該電漿製程透過使用包括一矽的一前驅物和包括一氧氣的一氣體源進行。
  6. 如申請專利範圍第5項所述之半導體裝置的製造方法，其中 使用一射頻電源驅動的一電容式耦合電漿系統將該氧氣活化為電漿，其中該射頻電源的功率在約10W至約1500W之間。
  7. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中該射頻電源在該電漿製程的每個循環中重複地開啟和關閉。
  8. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中該射頻電源在該電漿製程的每個循環中持續地開啟一持續時間約0.05秒至約180秒之間。
  9. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中該氣體源更包括一載體氣體，其中該電漿製程的壓力在約1000mTorr至約8000mTorr之間，該氧氣的流量在約50sccm至約5000sccm之間，且該氧氣的流量與該氣體源的總流量的比值在約1%至約20%之間。
  10. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該非等向性電漿處理將該鰭的外部轉變為該非順應性氧化層，其中該非順應性氧化層在該鰭的上表面比沿該鰭的側壁更厚。
  11. 如申請專利範圍第10項所述之半導體裝置的製造方法，其中該非等向性電漿處理包括複數個循環且透過使用包括一氧氣和一載體氣體的一氣體源進行，在該非等向性電漿處理的每個循環中，該氧氣活化為電漿的一持續時間在約0.05秒至約180秒之間，且該非等向性電漿處理的功率在約10W至約1500W之間。
  12. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中該非等向性電漿處理的壓力在約1000mTorr至約8000mTorr之間，該氧氣的流量在約50sccm至約5000sccm之間，且該氧氣的流量與該氣體源的總流量的比值在約1%至約20%之間。
  13. 一種半導體裝置的製造方法，包括：形成一鰭；在該鰭的頂表面和側壁上方形成一第一氧化層，其中該第一氧化層為非順應性的，其中該第一氧化層在該鰭的頂表面上方具有一第一厚度，且該第一氧化層沿該鰭的側壁具有一第二厚度，其中該第一厚度大於該第二厚度；以及在該鰭和該第一氧化層上方形成一閘極電極。
  14. 如申請專利範圍第13項所述之半導體裝置的製造方法，更包括：在形成該第一氧化層之後以及形成該閘極電極之前，在該第一氧化層上方形成一第二氧化層，該第二氧化層為順應性的。
  15. 如申請專利範圍第13項所述之半導體裝置的製造方法，更包括：在形成該第一氧化層之前，在該鰭上方形成一第二氧化層，該第二氧化層為順應性的，該第二氧化層在該鰭與該第一氧化層之間。
  16. 如申請專利範圍第13項所述之半導體裝置的製造方法，其中形成該第一氧化層的步驟包括進行一非等向性電漿輔助 原子層沉積製程。
  17. 如申請專利範圍第13項所述之半導體裝置的製造方法，其中形成該第一氧化層的步驟包括進行一非等向性電漿處理製程。
  18. 一種半導體裝置，包括：一第一鰭式場效電晶體裝置，包括：一第一鰭，突出於一基底之上；一第一氧化層，設置於該第一鰭的頂表面上方以及沿該第一鰭的側壁，其中該第一氧化層為非順應性的，其中該第一氧化層在該第一鰭的頂表面上方比沿該第一鰭的側壁更厚；以及一第一閘極電極，在該第一鰭和該第一氧化層上方。
  19. 如申請專利範圍第18項所述之半導體裝置，其中該第一氧化層沿該第一鰭的側壁的平均厚度小於該第一氧化層在該第一鰭的頂表面上方的厚度的80%。
  20. 如申請專利範圍第18項所述之半導體裝置，更包括：一第二鰭式場效電晶體裝置，其中該第二鰭式場效電晶體裝置包括：一第二鰭，突出於該基底之上；一第二氧化層，設置於該第二鰭的頂表面上方以及沿該第二鰭的側壁，其中該第二氧化層為順應性的；以及一第二閘極電極，在該第二鰭和該第二氧化層上方。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI767554B (zh) * 2020-02-19 2022-06-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112928164B (zh) * 2019-12-05 2023-10-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20220054482A (ko) * 2020-10-23 2022-05-03 삼성전자주식회사 반도체 장치
US20230008494A1 (en) * 2021-07-08 2023-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistor devices and methods of forming same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6713335B2 (en) * 2002-08-22 2004-03-30 Chartered Semiconductor Manufacturing Ltd. Method of self-aligning a damascene gate structure to isolation regions
KR100634372B1 (ko) * 2004-06-04 2006-10-16 삼성전자주식회사 반도체 소자들 및 그 형성 방법들
US7488650B2 (en) * 2005-02-18 2009-02-10 Infineon Technologies Ag Method of forming trench-gate electrode for FinFET device
US7608549B2 (en) 2005-03-15 2009-10-27 Asm America, Inc. Method of forming non-conformal layers
KR100657824B1 (ko) 2005-12-27 2006-12-14 주식회사 하이닉스반도체 핀 트랜지스터 및 그 제조 방법
US8946811B2 (en) * 2006-07-10 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Body-tied, strained-channel multi-gate device and methods of manufacturing same
KR101511933B1 (ko) 2008-10-31 2015-04-16 삼성전자주식회사 핀 전계 효과 트랜지스터의 제조방법
BR122016009112A2 (pt) 2013-06-26 2019-08-27 Intel Corp estrutura semicondutora e método para fabricação de uma estrutura semicondutora
US9812336B2 (en) 2013-10-29 2017-11-07 Globalfoundries Inc. FinFET semiconductor structures and methods of fabricating same
US9257558B2 (en) 2014-07-10 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with gate oxide layer
US9786765B2 (en) * 2016-02-16 2017-10-10 Globalfoundries Inc. FINFET having notched fins and method of forming same
US10685873B2 (en) 2016-06-29 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Etch stop layer for semiconductor devices
US10347745B2 (en) * 2016-09-19 2019-07-09 Globalfoundries Inc. Methods of forming bottom and top source/drain regions on a vertical transistor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI767554B (zh) * 2020-02-19 2022-06-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

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