TWI575705B - 半導體積體電路 - Google Patents

Description

半導體積體電路

本發明有關於一種半導體積體電路，尤指一種整合多閘極(multi-gate)電晶體元件與其他積體電路構成元件如電阻與/或橫向擴散金氧半導體元件的半導體積體電路。

當元件發展至65奈米技術世代後，使用傳統平面式的金氧半導體(metal-oxide-semiconductor，MOS)電晶體製程係難以持續微縮，因此，習知技術係提出以立體或非平面(non-planar)多閘極電晶體元件如鰭式場效電晶體(Fin Field effect transistor，FinFET)元件取代平面電晶體元件之解決途徑。

由於FinFET元件的製程能與傳統的邏輯元件製程整合，因此具有相當的製程相容性。更重要的是，由於FinFET元件的立體結構增加了閘極與鰭片狀之矽基體的接觸面積，因此可增加閘極對於通道區域的載子控制，從而降低小尺寸元件面臨的由源極引發的能帶降低(drain induced barrier lowering，DIBL)效應以及短通道效應(short channel effect)。此外，由於FinFET元件中同樣長度的閘極具有更大的通道寬度，因此可獲得加倍的汲極驅動電流。

雖然FinFET元件可獲得較高的汲極驅動電流，但FinFET元件仍然面對許多待解決的問題。舉例來說，基底上可能包含各種 尺寸大小不同的半導體結構，以及各種尺寸大小不同的隔離結構，且該等半導體結構與隔離結構難以整合，使得電路設計者難以在不增加製程成本的前提下達成目標。

因此，本發明之一目的係在於提供一種整合多閘極電晶體元件與其他積體電路構成元件如電阻與/或橫向擴散金氧半導體元件的半導體積體電路，使電路設計者得以在不再增加製程成本的前提下，獲得具有不同尺寸的構成元件的半導體積體電路。

本發明係提供一種半導體積體電路，該半導體積體電路包含有一基底、一設置於該基底上之多閘極電晶體元件、以及一設置於該基底內之n井電阻(n-well resistor)。該基底內包含有複數個第一隔離結構與至少一第二隔離結構，且該等第一隔離結構之深度小於該第二隔離結構之深度。該多閘極電晶體元件包含複數個鰭片結構，且該等鰭片結構係互相平行並藉由該等第一隔離結構彼此分離。該n井電阻包含至少一個該第一隔離結構，且該n井電阻係藉由該第二隔離結構與該多閘極電晶體元件電性隔離。

本發明另提供一種半導體積體電路，該半導體積體電路包含有一基底、一設置於該基底上之多閘極電晶體元件、以及一設置於該基底上之橫向擴散金氧半導體(lateral-diffusion metal-oxide-semiconductor，以下簡稱為LDMOS)元件。該基底包含有複數個第一隔離結構與至少一第二隔離結構，且該等第一隔離結構之深度小於該第二隔離結構之深度。該多閘極電晶體元件更包含複數個第一鰭片結構與一第一閘極電極。該等第一鰭片結構係互相 平行設置於基底上，且該等藉由該等第一隔離結構彼此分離。該第一閘極電極係設置於該基底上並與該等第一鰭片結構交錯排列，且該第一閘極電極係覆蓋部份各該第一鰭片結構。該LDMOS元件包含一第二閘極電極，設置於該基底上且覆蓋部份一該第一隔離結構，且該LDMOS元件係藉由該第二隔離結構與該多閘極電晶體元件電性隔離。

本發明更提供一種半導體積體電路，該半導體積體電路包含有一基底、一設置於該基底上之多閘極電晶體元件、以及一設置於該基底上之LDMOS元件。該基底包含有複數個第一隔離結構與複數個第二隔離結構，且該等第一隔離結構之深度小於該等第二隔離結構之深度。該多閘極電晶體元件更包含複數個第一鰭片結構與一第一閘極電極，該第一鰭片結構係互相平行設置於基底上，且藉由該等第一隔離結構彼此分離。該第一閘極電極係設置於該基底上並與該等第一鰭片結構交錯排列，且該第一閘極電極係覆蓋部份各該第一鰭片結構。該LDMOS元件包含一第二閘極電極，設置於該基底上且覆蓋部份一該第二隔離結構，該LDMOS元件係藉由另一該第二隔離結構與該多閘極電晶體元件電性隔離。

根據本發明所提供之半導體積體電路，係將具有鰭片結構的多閘極電晶體元件與n井電阻和/或符合高壓需求的LDMOS元件整合，並藉由不同尺寸的第一隔離結構與第二隔離結構提供不同元件之間需要的電性隔離，以及作為元件本身需要的電性隔離。換句話說，本發明所提供之半導體積體電路係提供電路設計者高彈性的整合條件，使電路設計者得以在不再增加製程成本的前提下，獲得具有不同尺寸的構成元件的半導體積體電路。

10‧‧‧基底

12a、12b、12c‧‧‧軸心層

14‧‧‧側壁層

16‧‧‧鰭片結構

18‧‧‧第一凹槽

20‧‧‧第二凹槽

22‧‧‧第一隔離結構

24‧‧‧第二隔離結構

100‧‧‧半導體積體電路

110‧‧‧多閘極電晶體元件區域

112‧‧‧多閘極電晶體元件

114‧‧‧閘極電極

114a‧‧‧閘極介電層

114b‧‧‧閘極導電層

116a‧‧‧源極/汲極延伸區域

116b‧‧‧源極/汲極

118‧‧‧側壁子

120‧‧‧n井電阻區域

122‧‧‧n井電阻

124‧‧‧n型井區

130‧‧‧橫向擴散金氧半導體元件區域

132‧‧‧橫向擴散金氧半導體元件

134‧‧‧閘極電極

134a‧‧‧閘極介電層

134b‧‧‧閘極導電層

136a‧‧‧源極

136b‧‧‧汲極

138‧‧‧側壁子

D₁、D₂‧‧‧間距

W_A、W_B、W_c‧‧‧寬度

第1A圖至第3B圖為本發明所提供之一種隔離結構之製作方法之一較佳實施例示意圖，其中第1B圖、第2B圖與第3B圖分別為第1A圖、第2A圖與第3A圖中沿A-A’剖線所得之剖面示意圖。

第4圖為本發明所提供之半導體積體電路之一較佳實施例之上視圖。

第5圖為第4圖中沿B-B’剖線所得之剖面示意圖。

第6圖為本發明所提供之半導體積體電路之一變化型之剖面示意圖。

第7圖為本發明所提供之半導體積體電路之另一變化型之剖面示意圖。

第8圖為第4圖中沿C-C’剖線所得之剖面示意圖。

第9圖為第4圖中沿D-D’剖線所得之剖面示意圖。

第10圖為本發明所提供之半導體積體電路之另一變化型之剖面示意圖。

請參閱第1A圖至第3B圖，第1A圖至第3B圖係為本發明所提供之一種隔離結構之製作方法之一較佳實施例示意圖，且第1B圖、第2B圖與第3B圖分別為第1A圖、第2A圖與第3A圖中沿A-A’剖線所得之剖面示意圖。首先需注意的是，本發明所提供之隔離結構之製作方法係可採用多閘極電晶體元件之鰭片結構製作方法，即側壁子影像轉移(spacer image transfer，SIT)方法，故可以與多閘極電晶體元件的鰭片結構整合製作。如第1A圖與第1B圖所 示，首先提供一基底10，基底10至少包含一矽材料層；基底10表面可形成一墊層(圖未示)，而該墊層可包含氧化物、氮化物或其他適合的材料。接下來，在基底10與墊層表面形成一軸心(mandrel)層12a、12b、12c。值得注意的是，軸心層12a、12b、12c的寬度係可依照製程以及產品要求不同。舉例來說，軸心層12a具有一寬度W_A、軸心層12b具有另一寬度W_B、軸心層12c則具有另一寬度W_C，且寬度W_A、寬度W_B與寬度W_C不同，此外軸心層12a、12b、12c更可具有相同或不同的形狀。另外，軸心層12a、12b、12c之間的間距D₁、D₂可如本較佳實施例不同，當然亦可依照不同的產品以及製程要求相同。接下來於軸心層12a、12b、12c的兩側壁上分別形成一側壁層14，在本較佳實施例中側壁層14的寬度相同，然而熟習該項技藝之人士應可利用其他合適的方式，依照產品或製程的要求而形成寬度不同的側壁層14。

請參閱第2A圖與第2B圖。接下來，移除軸心層12a、12b、12c，並且利用各側壁層14作為一蝕刻遮罩進行一蝕刻製程，用以蝕刻基底10，而於基底內形成複數個鰭片結構16，且鰭片結構16彼此之間係藉由第一凹槽18彼此分離。熟習該項技藝之人士應知，部份鰭片結構16可作為多閘極電晶體元件中源極/汲極的形成之處，然而依製程需要，部份鰭片結構16亦可作為降低微負載效應(micro-loading effect)的虛設鰭片結構。

請參閱第3A圖與第3B圖。值得注意的是，本較佳實施例不僅採用了側壁影像轉移方法，更採用了雙重淺溝隔離(dual shallow trench isolation，dual STI)製程。如第3A圖與第3B圖所示，在蝕刻基底10形成第一凹槽18之後，移除非必要的側壁層14，並 針對部分第一凹槽18蝕刻，以於部分第一凹槽18之底部形成一第二凹槽20。在形成第二凹槽20之後，於第一凹槽18與第二凹槽20之內形成填滿第一凹槽18與第二凹槽20的絕緣材料，並且在填滿第一凹槽18與第二凹槽20之後才進行回蝕刻製程，降低絕緣材料的頂部表面並形成第一隔離結構22與第二隔離結構24，且如此一來第一隔離結構22與第二隔離結構24雖具有不同的深度，但其頂部表面係共平面(示於第5圖至第6圖)。當然，本較佳實施例亦可在在填滿第一凹槽18與第二凹槽20之後，僅對某些區域內的絕緣材料進行回蝕刻，使得相同區域內第一隔離結構22頂部與第二隔離結構24的頂部共平面(示於第9圖)，而不同區域內的第一隔離結構22頂部非共平面，和/或不同區域內的第二隔離結構24頂部非共平面(示於第10圖)。

此外，本較佳實施例亦可第一凹槽18之內填入一絕緣材料，隨後回蝕刻該等絕緣材料，使該等絕緣材料的頂部表面低於鰭片結構16。而後，本較佳實施例可再於絕緣材料之上形成另一保護層，並針對某些側壁層14與某些第一凹槽18再次進行蝕刻，以於第一凹槽18之內形成一更深的第二凹槽20。隨後再利用一絕緣材料將第二凹槽填20滿並移除保護層，最後形成如第3圖所示的第一隔離結構22與第二隔離結構24。如第3圖所示，第一隔離結構22與第二隔離結構24的深度不同，且第一隔離結構22與第二隔離結構24的頂部表面非共平面(non-coplanar)。但該領域中具通常知識者應知，第一隔離結構22與第二隔離結構24的製作步驟並不限於上述說明，端賴產品與製程所需係可採用不同的製程步驟，使不同區域或相同區域內的隔離結構22/24的頂部而共平面或非共平面。

值得注意的是，第二隔離結構24的深度較佳為達到可提供元件或主動區域之間有效電性隔離的深度。另外，第一隔離結構22係可提供同一多閘極電晶體元件中不同鰭片結構的電性隔離，且第一隔離結構22的深度如第3圖所示較小，因此可以提供較大的製程自由度。該領域中具通常知識者應知，製程的自由度越大，對製程條件改變的容忍度也越大，越有利於半導體元件的製作。是以，本發明於此係提供整合了側壁影像轉移與與雙重淺溝隔離製程，故可於基底10上形成所需的鰭片結構16以及具有不同深度的第一隔離結構22與第二隔離結構24，用以滿足不同元件或不同結構之間的電性隔離要求，更可提升製程自由度，增加製程與積體電路設計的彈性。

請參閱第4圖，第4圖係為本發明所提供之半導體積體電路之一較佳實施例之上視圖。如第4圖所示，本較佳實施例所提供之半導體積體電路100係形成於一基底10上，且基底10上定義有至少一多閘極電晶體元件區域110、一n井電阻區域120與一LDMOS元件區域130。另外值得注意的是，為了清楚表示多閘極電晶體元件區域110、n井電阻區域120與LDMOS元件區域130內鰭片結構的相對關係，第4圖中僅繪示該等元件內部的鰭片結構與部份閘極電極，然而熟習該項技藝之人士可根據後續圖式以及說明輕易瞭解各元件中其他構成元件(elements)與鰭片結構的關係。另外，第4圖所繪示之多閘極電晶體元件區域110、n井電阻區域120與LDMOS元件區域130之相對關係與大小僅為一簡單例示，熟習該項技藝之人士應知之多閘極電晶體元件區域110、n井電阻區域120與LDMOS元件區域130可具有其他排列方式與大小。同理，多閘極電晶體元件區域110、n井電阻區域120與LDMOS元件區域130 內鰭片結構之排列方式與數量亦僅為例示，熟習該項技藝之人士應知其排列方式與數量並不限於此。

請參閱第4圖與第5圖，第5圖係為第4圖中沿B-B’剖線所得之剖面示意圖。如第4圖與第5圖所示，本較佳實施例所提供之積體電路100之多閘極電晶體元件區域110內係設置有至少一多閘極電晶體元件112，而n井電阻區域120內係設置有至少一n井電阻122，且多閘極電晶體元件112與n井電阻122係藉由一第二隔離結構24電性隔離。如前所述，由於第二隔離結構24深度較深，故可提供有效的電性隔離，避免兩個不同的元件之間發生不良的電性接觸。

如第4圖與第5圖所示，多閘極電晶體元件112包含複數個鰭片結構16，且鰭片結構16係互相平行並藉由第一隔離結構22彼此分離。如前所述，第一隔離結構22深度較第二隔離結構24深度小，故可提升鰭片結構的製程自由度。多閘極電晶體元件112更包含一閘極電極114，設置於基底10上並與鰭片結構16交錯(intersectional)排列，且如第4圖與第5圖所示，閘極電極114覆蓋部份各鰭片結構16。閘極電極114包含一閘極介電層114a與一閘極導電層114b，閘極介電層114a可包含習知介電材料如氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)等介電材料。而在本較佳實施例中，閘極介電層114a更可包含高介電常數(high-K)材料，例如氧化鉿(HfO)、矽酸鉿(HfSiO)或、鋁、鋯、鑭等金屬的金屬氧化物或金屬矽酸鹽(metal silicates)等，但不限於此。另外，當本較佳實施例之閘極介電層114a採用high-K材料時，本發明可與金屬閘極(metal gate)製程整合，以提供足以匹配high-K閘極介電層的控制電 極。

多閘極電晶體元件112之鰭片結構16內可分別形成一源極/汲極延伸區域(source/drain extension region)116a(示於第8圖)，閘極電極114之側壁可分別形成一側壁子118(示於第8圖)，且閘極電極114兩側之鰭片結構16內可分別形成一源極/汲極116b(示於第8圖)。此外，本較佳實施例亦可採用選擇性磊晶成長(selective epitaxial growth，SEG)製程，於閘極電極114兩側之鰭片結構116表面形成一磊晶層(圖未示)。由於上述閘極介電層114a、閘極導電層114b、源極/汲極延伸區域116a、側壁子118、與磊晶源極/汲極116b等之製作係為熟習該項技藝之人士所知者，故於此皆不再贅述。

請繼續參閱第4圖與第5圖。本較佳實施例所提供之半導體積體電路100之n井電阻122包含一n型井區124以及至少一對鰭片結構16，鰭片結構16係用以作為n井電阻122的兩個端點。更重要的是，n井電阻122係如第4圖與第5圖所示包含至少一個第一隔離結構22，且鰭片結構16係設置於第一隔離結構22之兩端，使得電流必須如第5圖所示由一端點繞過第一隔離結構22的底部經由n型井區124到達另一端點。值得注意的是，雖然n井電阻122與多閘極電晶體元件112內的第一隔離結構22之深度相同，但設置於n井電阻122內之第一隔離結構22之面積較佳為大於設置於多閘極電晶體元件112內之第一隔離結構22之面積，以增加電流途徑，更加提升n井電阻122的電性表現。

另外請參閱第6圖，第6圖係為本發明所提供之半導體積 體電路之一變化型之剖面示意圖。值得注意的是，第6圖之上視圖係與第4圖所示相同，故本變化型可一併參考第4圖，且本變化型中與前述較佳實施例相同之元件皆已相同之符號說明。本變化型與前述較佳實施例不同之處在於，本變化型中n井電阻122內更包含至少一第二隔離結構24，且設置於n井電阻122內的第一隔離結構22與第二隔離結構24係如第6圖所示共平面。如前所述，第二隔離結構24之深度較第一隔離結構22之深度大，因此當電流如第6圖所示由一端點繞過第一隔離結構22與第二隔離結構24的底部經由n型井區124到達另一端點時，會獲得更長的電流途徑，故可更加提升n井電阻122的電阻。

另外請參閱第7圖，第7圖係為本發明所提供之半導體積體電路之另一變化型之剖面示意圖，值得注意的是，第7圖之上視圖係與第4圖所示相同，故本變化型可一併參考第7圖，且本變化型中與前述較佳實施例相同之元件皆已相同之符號說明。本變化型與前述較佳實施例不同之處在於，本變化型中n井電阻122內更包含至少一第二隔離結構24，且設置於n井電阻122內的第一隔離結構22與第二隔離結構24因製程關係所致係為非共平面：如第7圖所示，n井電阻122內的第二隔離結構24之頂部表面係高於n井電阻122內的第一隔離結構22之頂部表面。如前所述，第二隔離結構24之深度較第一隔離結構22之深度大，因此當電流如第6圖所示由一端點繞過第一隔離結構22與第二隔離結構24的底部經由n型井區124到達另一端點時，會獲得更長的電流途徑，故可更加提升n井電阻122的電阻。

請參閱第4圖與第8圖至第9圖，第8圖係為第4圖中沿 C-C’剖線所得之剖面示意圖，第9圖則為第4圖中沿D-D’剖線所得之剖面示意圖。如第4圖與第8圖所示，本較佳實施例所提供之半導體積體電路100之多閘極電晶體元件區域110內係設置有至少一多閘極電晶體元件112，而LDMOS元件區域130內係設置有至少一LDMOS元件132，且多閘極電晶體元件112與LDMOS元件132係藉由一第二隔離結構24電性隔離。如前所述，由於第二隔離結構24深度較深，故可提供有效的電性隔離，避免兩個不同的元件之間發生不良的電性接觸。

如前所述，多閘極電晶體元件112包含複數個鰭片結構16，且鰭片結構16係互相平行並藉由第一隔離結構22彼此分離。如前所述，第一隔離結構22深度較第二隔離結構24深度小，故可提升鰭片結構的製程自由度。多閘極電晶體元件112更包含閘極電極114，設置於基底10上並與鰭片結構16交錯排列，且閘極電極114係覆蓋部分各鰭片結構16，如第8圖所示。閘極電極114包含一閘極介電層114a與一閘極導電層114b。多閘極電晶體元件112之鰭片結構16內可分別形成一源極/汲極延伸區域116a，閘極電極114之側壁可分別形成一側壁子118，且閘極電極114兩側之鰭片結構16內可分別形成一源極/汲極116b。

請參閱第4圖與第8圖至第9圖。本較佳實施例中LDMOS元件132係包含一閘極電極134與至少一鰭片結構16，閘極電極134與鰭片結構16交錯設置，且覆蓋部分鰭片結構16。另外閘極電極134係包含一閘極介電層134a與一閘極導電層134b，且閘極電極134的側壁係分別形成有一側壁子138。如前所述，在進行側壁影像轉移時，可根據不同的產品需求調整鰭片結構的寬度與形狀，故本 較佳實施例中設置於LDMOS元件132內的鰭片結構16之寬度可大於設置於多閘極電晶體元件112內之鰭片結構16，但不限於此。熟習該技藝之人士應知，設置於LDMOS元件132與多閘極電晶體元件112內的鰭片結構16之寬度、形狀與數量亦可相等。

另外請重新參閱第1圖至第3圖，同時參閱第8圖至第9圖。在製作隔離結構所需之第一凹槽22之後，本較佳實施例可先於第一凹槽22填滿一絕緣材料，隨後回蝕刻該等絕緣材料。值得注意的是，在此一回蝕刻步驟時，本較佳實施例係可於LDMOS元件區域130形成一保護層(圖未示)，故LDMOS元件區域130內的第一凹槽22內的絕緣材料之表面並未降低，並於此時即完成LDMOS元件區域130內第一隔離結構22的製作，如第3圖與第8圖所示。而其他區域則依序進行回蝕刻製程、第二凹槽蝕刻製程以及第二凹槽填充製程，而獲得如第3圖與第9圖所示的第一隔離結構22與第二隔離結構24。是以，LDMOS元件區域130內的第一隔離結構22雖與其他區域內的第一隔離結構22具有相同的深度，但LDMOS元件區域130內的第一隔離結構22的頂部表面與其他區域內的第一隔離結構22的頂部表面係如第8圖與第9圖所示非共平面。另外，LDMOS元件區域130內的第一隔離結構22可視為設置於鰭片結構16之內。

請繼續參閱第8圖與第9圖。本較佳實施例中，LDMOS元件132的閘極電極134覆蓋部份第一隔離結構22。LDMOS元件132更包含一源極區域136a與一汲極區域136b，而LDMOS元件132的第一隔離結構22不僅設置於鰭片結構16之內，更是設置於鰭片結構16之內且靠近汲極區域136b處。此外，LDMOS元件132 的鰭片結構16內尚可包含其他的構成元素，例如基體區域、n型漂移井區等高壓元件要求的摻雜區域，由於該等摻雜區域形成的位置係為熟習該項技藝之人士所知者，故於此係不再贅述。

請參閱第10圖，第10圖係為本發明所提供之半導體積體電路之另一變化型之剖面示意圖。值得注意的是，第10圖之上視圖係與第4圖所示相同，故本變化型可一併參考第4圖，且本變化型中與前述較佳實施例相同之元件皆已相同之符號說明。本變化型與前述較佳實施例不同之處在於，本變化型中LDMOS元件132內係包含一第二隔離結構24。如前所述，第二隔離結構24之深度較第一隔離結構22之深度大，因此當高壓電流繞過第二隔離結構24的底部時，會獲得更長的電流途徑，故可更加提升LDMOS元件132的耐壓能力。

綜上所述，本發明所提供之半導體積體電路，係將具有鰭片結構的多閘極電晶體元件與n井電阻和/或符合高壓需求的LDMOS元件整合，並藉由不同尺寸的第一隔離結構與第二隔離結構提供不同元件之間需要的電性隔離，以及作為元件本身需要的電性隔離。換句話說，本發明所提供之半導體積體電路係提供電路設計者高彈性的整合條件，使電路設計者得以在不再增加製程成本的前提下，獲得具有不同尺寸的構成元件的半導體積體電路。

10‧‧‧基底

16‧‧‧鰭片結構

22‧‧‧第一隔離結構

24‧‧‧第二隔離結構

100‧‧‧半導體積體電路

110‧‧‧多閘極電晶體元件區域

112‧‧‧多閘極電晶體元件

114‧‧‧閘極電極

114a‧‧‧閘極介電層

114b‧‧‧閘極導電層

120‧‧‧n井電阻區域

122‧‧‧n井電阻

124‧‧‧n型井區

A-A’‧‧‧剖線

Claims (13)

1. 一種半導體積體電路，包含有：一基底，包含有複數個第一隔離結構與至少一第二隔離結構設置於該基底內，且該等第一隔離結構之深度小於該第二隔離結構之深度；一多閘極電晶體元件，設置於該基底上，該多閘極電晶體元件包含複數個鰭片結構，且該等鰭片結構係互相平行並藉由該等第一隔離結構彼此分離；以及一n井電阻(n-well resistor)，設置於該基底上，該n井電阻包含至少一個該第一隔離結構與至少一第二隔離結構，該n井電阻係藉由該第二隔離結構與該多閘極電晶體元件電性隔離，且設置於該n井電阻內的該第二隔離結構之頂部表面高於設置於該n井電阻內的該第一隔離結構之頂部表面。
2. 如申請專利範圍第1項所述之半導體積體電路，其中該多閘極電晶體元件更包含一閘極電極，設置於該基底上並與該等鰭片結構交錯(intersectional)排列，且該閘極電極覆蓋部份各該鰭片結構。
3. 如申請專利範圍第1項所述之半導體積體電路，其中設置於該n井電阻內之該第一隔離結構之面積大於設置於該多閘極電晶體元件內之該等第一隔離結構之面積。
4. 如申請專利範圍第1項所述之半導體積體電路，該n井電阻更包含兩個該鰭片結構，且該等鰭片結構分別設置於該第一隔離結構之兩端。
5. 如申請專利範圍第1項所述之半導體積體電路，該n井電阻更包含兩個該鰭片結構，且該等鰭片結構分別設置於該第二隔離結構之兩端。
6. 一種半導體積體電路，包含有：一基底，包含有複數個第一隔離結構與至少一第二隔離結構設置於該基底內，且該等第一隔離結構之深度小於該第二隔離結構之深度；一多閘極電晶體元件，設置於該基底上，該多閘極電晶體元件更包含：複數個第一鰭片結構，互相平行設置於基底上，且該等第一鰭片結構藉由該等第一隔離結構彼此分離；以及一第一閘極電極，設置於該基底上並與該等第一鰭片結構交錯排列，且覆蓋部份各該第一鰭片結構；以及一橫向擴散金氧半導體(lateral-diffusion metal-oxide-semiconductor，LDMOS)元件，該橫向擴散金氧半導體元件包含一第二閘極電極，設置於該基底上且覆蓋部份一該第一隔離結構，且該橫向擴散金氧半導體元件係藉由該第二隔離結構與該多閘極電晶體元件電性隔離。
7. 如申請專利範圍第6項所述之半導體積體電路，其中該橫向擴散金氧半導體元件更包含至少一第二鰭片結構，設置於該基底上。
8. 如申請專利範圍第7項所述之半導體積體電路，其中該第二閘極電極與該第二鰭片結構交錯排列，且覆蓋部份該第二鰭片結構。
9. 如申請專利範圍第8項所述之半導體積體電路，其中該第二鰭片結構更包含一汲極區域，該橫向擴散金氧半導體結構內之該第一隔離結構係設置於該第二鰭片結構中，且靠近該汲極區域。
10. 一種半導體積體電路，包含有：一基底，包含有複數個第一隔離結構與複數個第二隔離結構設置於該基底內，且該等第一隔離結構之深度小於該等第二隔離結構之深度；一多閘極電晶體元件，設置於該基底上，該多閘極電晶體元件更包含：複數個第一鰭片結構，互相平行設置於基底上，且該等第一鰭片結構藉由該等第一隔離結構彼此分離；以及一第一閘極電極，設置於該基底上並與該等第一鰭片結構交錯排列，且覆蓋部份各該第一鰭片結構；以及一橫向擴散金氧半導體元件，該橫向擴散金氧半導體元件包含一第二閘極電極，設置於該基底上且覆蓋部份一該第二隔離結構，該橫向擴散金氧半導體元件係藉由另一該第二隔離結構與該多閘極電晶體元件電性隔離。
11. 如申請專利範圍第10項所述之半導體元件，其中該橫向擴散金氧半導體結構內更包含至少一第二鰭片結構，設置於該基底上。
12. 如申請專利範圍第11項所述之半導體元件，其中該第二閘極電極係於該第二鰭片結構交錯排列，且覆蓋部份該第二鰭片結構。
13. 如申請專利範圍第12項所述之半導體元件，其中該第二鰭 片結構更包含一汲極區域，該橫向擴散金氧半導體結構內之該第二隔離結構係設置於該第二鰭片結構中，且靠近該汲極區域。